JP4073947B2 - プロセッサシステム - Google Patents

Description

本発明は、本発明はデータあるいは命令を格納するメモリ装置に同期型ダイナミックメモリを用いるプロセッサ及びコントローラに関する。

従来のプロセッサシステムにおいて、データあるいは命令を格納する主記憶装置は価格の安い汎用のダイナミックメモリを用いて構成していた。例えば、ＩＣＣＤ'91 (International Conference on Computer Design) プロシーディングの第１３２頁乃至第１３３頁に複数個のダイナミックメモリを用いたワークステーションの主記憶装置の一般的な構成例を見ることができる。

このような汎用のダイナミックメモリの仕様は日立ＩＣメモリハンドブック２（’９１．９）の第３８９頁から第３９３頁に見られる。このように従来のダイナミックメモリはチップの入力信号としてクロック入力を持たず、リード／ライト時にはチップの内部で他の制御入力信号から内部動作クロックを発生していた。また、内部にそのダイナミックメモリの動作モードを規定するモードレジスタがなく、このため従来のダイナミックメモリでは動作モードは基本的には単一であった。また、ダイナミックメモリの内部は単一のバンクで構成されていた。

一方、非特許文献１には、従来よりも２〜４倍高速にアクセスできるダイナミックメモリとして、複数のバンクを持ち、内蔵レジスタでその動作モード(／ＲＡＳ遷移もしくは／ＣＡＳ遷移からの遅延、連続してアクセス可能なワード数(ラップ長)、連続してアクセスするときの入出力データのアドレスの順番等)が設定されることが可能な同期型ダイナミックメモリが紹介されている。

日経エレクトロニクス1992.5.11(no.553) pp.143-147

上記のようにクロック入力を持たない汎用ダイナミックメモリで主記憶装置を構成するプロセッサシステムでは、クロック信号を各ダイナミックメモリチップに直接入力して、それに同期して各チップを動かすことができない。

従って、プロセッサシステムのシステムクロックをベースに汎用ダイナミックメモリ用の制御信号をチップのＡＣ特性に適合するタイミングでチップ外部で作成する必要が有る。

一方、汎用ダイナミックメモリの内部ではこの制御信号からさらに内部動作クロックを発生し、内部動作を制御していた。このように汎用ダイナミックメモリを用いたプロセッサシステムではシステムクロックから内部動作クロックまでのオーバーヘッドが大きく、システムクロックに同期して高速に動作する主記憶装置を構築することが困難であった。

また、内部にそのダイナミックメモリの動作モードを規定するモードレジスタのない単一モードの汎用ダイナミックメモリで主記憶装置を構成したプロセッサシステムでは、汎用ダイナミックメモリのモードに合わせて主記憶を構成する必要があるために、性能あるいはコスト面でそのプロセッサシステムに最適な主記憶装置を構築することが困難であった。

また、内部が単一のバンクで構成されている汎用ダイナミックメモリで主記憶装置を構成したプロセッサシステムでは、主記憶装置を複数バンクに構成にするためには、それに合わせて複数の汎用ダイナミックメモリが必要になり、性能あるいはコスト面でそのプロセッサシステムに最適な主記憶装置を構築することが困難であった。

これに対して、クロック入力を持ち、複数のバンクを持つとともに、内蔵レジスタでその動作モードが設定されることが可能な同期型ダイナミックメモリを主記憶装置に用いることにより、上述の問題を解消することが可能となる。

一方、従来のプロセッサは主記憶装置が内部が単一のバンクの汎用ダイナミックメモリで構成されていることを前提としているため、実際に複数のバンクを持つとともに、内蔵レジスタでその動作モードが設定されることが可能な同期型ダイナミックメモリを主記憶装置に用いると、この複数のバンクのアクセス制御と内蔵レジスタへの動作モードの設定の制御とを実現する具体的手段が従来のプロセッサと同期型ダイナミックメモリのいずれにも配置されていないと言う問題がある。また、この具体的手段を従来のプロセッサと同期型ダイナミックメモリのいずれかに配置すると、汎用性の高いプロセッサもしくは同期型ダイナミックメモリとならないと言う問題がある。

前記課題を解決するために本発明の代表的実施形態によるプロセッサは、プロセッサコアーと、入力されるクロック信号に基づいて動作する同期式メモリを制御するための制御装置コアーとを具備し、前記同期式メモリは、第１バンク及び第２バンクを含む複数のバンクを有し、前記プロセッサコアーは、前記同期式メモリに対するアクセスアドレスを出力し、前記アクセスアドレスは、行アドレスフィールド、列アドレスフィールド及びバンクフィールドを含み、前記制御装置コアーは、第１アクセスにおける前記バンクフィールドのビットと前記第１アクセスの後に続く第２アクセスにおける前記バンクフィールドのビットとを比較し、不一致の場合には、前記第１アクセスと前記第２アクセスとを並列して動作させるための制御信号を出力することが可能である。

更に望ましくは、前記制御装置コアーは、前記第１アクセスにおけるアクセスアドレスを記憶する第１レジスタと、前記第２アクセスにおけるアクセスアドレスを記憶する第２レジスタと、前記第１アクセスにおけるバンクフィールドのビットと前記第２アクセスにおけるバンクフィールドのビットとを比較する比較器とを更に具備する。

本発明によれば、二つのバンクを並列動作できるため高いスループットの主記憶装置の構築が可能になる。

《プロセッサシステムの全体構成》
図１はプロセッサシステムの構成図である。１０１はシングルチップで構成されるマイクロプロセッサユニット（以下、ＭＰＵと略す）である。１０２は主記憶装置（以下、ＭＳと略す）であり、同期型ダイナミックメモリを複数チップ用いて構成されている。１０４はＭＳ１０２の制御部であり、シングルチップで構成されている。１０３はこのプロセッサシステムのクロックジェネレータ（以下、ＣＧと略す）である。ＣＧ１０３はＭＰＵ１０１、ＭＳ１０２、ＭＣ１０４にクロック信号１５０、１５１、１５２を供給している。これらのクロック信号はそれぞれ同期している。本実施例では１５０、１５１、１５２は同一周波数で同期したクロック信号である。しかしながら、１５０と１５１、１５０と１５２はそれぞれが１：Ｎ（Ｎは整数）、あるいはＮ：１の関係があれば良い。１５０、１５１、１５２はそれぞれ同期した信号である。このため、このプロセッサシステムの各部は一つのシステムクロックに同期して動作する。

１５３はＭＰＵ１５３とＭＣ１０４とを接続するプロセッサバスでアドレス、データ、および制御信号からなる。このうちデータバス１５４はＭＳ１０２にも接続されている。このデータバス１５４により、ＭＳ１０２からのデータは直接ＭＰＵ１０１に送られる。

１５６はＭＣ１０４から同期型ダイナミックメモリＭＳ１０２に対するアドレスや制御信号である。このＭＣ１０４は入出力バス１５７にも接続される。この入出力バス１５７には入出力デバイス１０６やイニシャルプログラムローディングやオペレーティングシステムブートおよびシステム初期設定用のプログラムが格納されているリードオンリメモリ（以下、ＲＯＭと略す）１０５が接続されている。

《ＭＰＵの内部構成とプロセッサバス》
図２はＭＰＵ１０１の内部構成とプロセッサバス１５３の内訳を示す。２０１は命令処理部であり、命令をデコードし、デコード情報を基に演算、データ（オペランド）の取り出し、データ（オペランド）の格納、分岐等の処理をする部分である。２０２は命令を一時的に格納し、命令処理部２０１からの要求に従って高速に命令を供給するための命令キャッシュ部である。２０３はデータを一時的に格納し、命令処理部２０１からの要求に従って高速にデータを供給するためのデータキャッシュ部である。命令キャッシュ部２０２、および、データキャッシュ部２０３におけるキャッシュのブロック長は両方共に１６バイトである。すなわち、プロセッサバス１５３のデータ幅が４バイトであるのでキャッシュミス時に対応するブロックの１６バイトを４回に分けてＭＳ１０２からそれぞれのキャッシュに転送される。２０４はプロセッサバスを制御するバス制御部である。命令キャッシュ部２０２、データキャッシュ部２０３、あるいは、命令処理部２０１からの要求に従って、プロセッサバス１５３を起動し、必要な命令やデータを外部から取ってきたり、あるいは、外部に転送したりする。

尚、プロセッサバス１５３の内訳は次の通りである。
ＰＤ０−ＰＤ３１（１５４）：データバス、４バイト幅。入出力信号。データ
バス１５４はＭＳ１０２に直接接続されている。ＰＤ０は最上位ビット、ＰＤ３１は最下位ビット。
ＰＡ０−ＰＡ３１（２５０）：アドレスバス、３２ビット幅、４ギガバイトの
アドレッシングが可能。出力信号。ＰＡ０は最上位ビット、ＰＡ３１は最下位ビット。
ＰＢＳ（２５１）：バススタート信号。出力信号。
ＰＲ／Ｗ（２５２）：リード／ライト指示信号。Ｈの時、リード。Ｌの時、ラ
イト。出力信号。
ＰＢＬ（２５３）：ブロック転送指示。出力信号。
ＰＤＣ（２５４）：転送終了指示。入力信号。

《プロセッサバス空間の領域割当て》
本システムでは、ＰＡ０−ＰＡ３１（２５０）によってアドレッシングされる４ギガバイトの空間がアドレスの上位２ビットによって図３に示すように４領域に分割されている。
ＭＳ領域（３０１）：ＭＳ１０２が割り当てられている領域。
ＭＣレジスタ領域（３０２）：ＭＣ１０４の内部レジスタが割り当てられてい
る領域。
Ｉ／Ｏレジスタ領域（３０３）：Ｉ／Ｏデバイス１０６の内部レジスタが割り
当てられている領域。
ＲＯＭ領域（３０４）：ＲＯＭ１０５が割り当てられている領域。

《ＭＳ領域とＭＣレジスタ領域の内部割当て》
図４はＭＳ領域３０１とＭＣレジスタ領域３０２の内部割当てを示す。Ｈ’００００００００からＨ’００３ＦＦＦＦＦはバンク０のためのサブ領域となっている。このバンクは同期型ダイナミックメモリ内部の一つのバンクに対応している。Ｈ’００４００００からＨ’００７ＦＦＦＦＦはバンク１のためのサブ領域となっている。このバンクは同期型ダイナミックメモリ内部のもう一方のバンクに対応している。ＭＣレジスタ領域３０２のアドレスＨ’４０００００００は８ビット長のＭＯＤＥレジスタが割り当てられている。ＭＰＵ１０１がこのＭＯＤＥレジスタに適当な値を書き込むことにより、同期型ダイナミックメモリ内部のモードレジスタに値が設定され、同期型ダイナミックメモリの動作モードが決定される。

《同期型ＤＲＡＭの内部構成》
図５（Ａ）はＭＳ１０２を構成するシングルチップの同期型ダイナミックメモリ５０１の内部構成をしめす。ＭＳ１０２はこのチップ４つで構成されている。このチップのメモリはバンク０（５０２）、バンク１（５０３）の二つのメモリバンクからなる。各メモリバンクは１，０４８，５７６ワード×８ビット構成である。このため、チップ全体で１６Ｍビット（＝８Ｍバイト）の容量をもつ。ＲＦＡＤＲ５０４はリフレッシュ用の行アドレスを作成するアドレスカウンタである。ＣＭＲ５０５はこのチップ５０１の動作モードを決めるモードレジスタである。５０６はこのチップ５０１の内部制御回路である。この回路はチップ外部からの制御信号、およびＣＭＲ５０５に設定された値に従って、内部的な動作信号をチップ外部から入力されたクロック信号に同期して作成する。

《同期型ＤＲＡＭのインターフェース信号》
この同期型ダイナミックメモリ５０１のインターフェース信号は、次の通りである。
Ａ０−Ａ１０（５５０）：アドレス信号。入力。行アドレスおよび列アドレスが入力される。行アドレスはＡ０−Ａ１０の１１ビットが使われる。列アドレスはＡ０−Ａ８の９ビットが使われる。列アドレス入力時のＡ１０はバンク指定に使われる。ＣＭＲ５０５設定時のモード情報はＡ０−Ａ７から入力される。
Ｉ／Ｏ０−Ｉ／Ｏ７（５５１）：データ信号。入出力。リード／ライト時のデータ信号用インターフェース。
ＣＬＫ（５５２）：クロック信号。入力。この信号に立上りエッジに同期してこのチップの入力信号上の値が内部に取り込まれる。また、出力はこの信号に立上りエッジに同期してこのチップの外部に送出される。
／ＷＥ（５５３）：ライトエネーブル信号。入力。データ書き込みを指示する時にアサート（Ｌｏｗレベル、以下、Ｌ）する。
／ＣＡＳ（５５４）：列アドレスストローブ信号。入力。列アドレスを送りこむ時にアサート（Ｌ）にする。
／ＲＡＳ０，／ＲＡＳ１（５５５）：行アドレスストローブ信号。入力。行アドレスを送りこむ時にアサート（Ｌ）にする。この信号は各バンクに対応して、各バンクの動作起動指示信号になっている。
／ＤＱＭ（５５６）：データマスク信号。入力。リード時にはＩ／Ｏ０−Ｉ／Ｏ７（５５１）の出力エネーブル信号になる。リード時、この信号がアサート（Ｌ）されないと出力５５１はハイインピーダンス状態のままである。ライト時にはライトエネーブル信号になる。ライト時、この信号がアサート（Ｌ）されることにより、実際にデータが書き込まれる。

《モードレジスタのフィールド構成》
図５（Ｂ）はＣＭＲ５０５のフィールド構成とその内容を示す。ＲＬフィールド、ＣＬフィールド、ＷＬフィールドはそれぞれアドレスのＡ０−Ａ２、Ａ３−Ａ４、Ａ５−Ａ７であり、モード設定時にはこれらの対応するアドレスビット上の値を取り込む。ＲＬフィールドは／ＲＡＳ遅延を現す。例えば、ここに１００を設定すると、リード時に／ＲＡＳのアサートから４クロック後にデータが読み出される。ＣＬフィールドは／ＣＡＳ遅延を現す。例えば、ここに１０を設定すると、リード時に／ＣＡＳのアサートから２クロック後にデータが読み出される。ＷＬフィールドはラップ長を現す。このチップは同一の行アドレスで指定される行のデータを列アドレスで指定した場所からクロックに同期して連続的に読み出す機能を持つ。この時、ＷＬフィールドで指定した長さで列アドレスがラップアラウンドする。例えば、ＷＬフィールドで０００を指定すると、ラップ長が４となり、０−１−２−３、１−２−３−０、２−３−０−１、３−０−１−２のようにラップアラウンドしていく。

《主記憶の構成》
図６は同期型ダイナミックメモリ５０１を４つ（６０１，６０２，６０３，６０４）用いたＭＳ１０２の構成を示す。各チップの８ビットデータ信号はデータバス１５４の各バイト位置に接続される。クロック信号１５１は各チップのＣＬＫ５５２に、Ａ０−Ａ１０（６５１）、／ＷＥ，／ＣＡＳ（６５２）、／ＲＡＳ０，／ＲＡＳ１（６５３）、／ＤＱＭ（６５４）は各チップ共通に対応する入力信号に接続される。６５１、６５２、６５３、６５４はＭＣ１０４からの出力信号である。

《主記憶制御部の内部構成および行、列、バンクのビット割付け》
図７はＭＣ１０４の内部構成を示す。内部はリクエスト制御部７０１、内部レジスタ制御部７０２、ＭＳ制御部７０４、Ｉ／Ｏ制御部７０９から構成される。リクエスト制御部７０１はＭＰＵ１０１からプロセッサバス１５３上に発行されるバスサイクルの上位アドレス２ビットを解析してＭＳ領域３０１、ＭＣレジスタ領域３０２、Ｉ／Ｏレジスタ領域３０３、ＲＯＭ領域３０４のどの領域に対するバスサイクルであるかを判定し、対応する各制御部に制御を渡す。

内部レジスタ制御部７０２にはＭＣ１０４内の制御レジスタが置かれている。その一つに同期型ダイナミックメモリの動作モードを指定するＭＯＤＥレジスタ７０３がある。内部レジスタ制御部７０２はアドレスバスＰＡ０−ＰＡ３１(２５０)のアドレス信号を監視して、プロセッサ１０１からのアドレスが同期型ダイナミックメモリ５０１のモードレジスタ５０５をアクセスすることを検出し、この検出結果に応答してこのアクセス時の設定情報(データバスＰＤ０−ＰＤ３１(１５４)からの情報)を同期型ダイナミックメモリ５０１のモードレジスタ５０５に転送する。すなわち、ＭＰＵ１０１からこのＭＯＤＥ７０３に値が書き込まれると、内部レジスタ制御部７０２はＭＳ制御部７０４に指示を出し、ＭＯＤＥ７０３に書き込まれた情報をセレクタ７０６を介してＡ０−Ａ７に送出して、同期型ダイナミックメモリ５０１のＣＭＲ５０５に書き込むサイクルを実行させる。 ＭＳ制御部７０４はＭＳ１０２を構成する同期型ダイナミックメモリ５０１のアドレス信号Ａ０−Ａ１０（６５１）制御し、またＤＲＡＭアクセス制御部７０７は制御信号／ＷＥ，／ＣＡＳ（６５２）、／ＲＡＳ０，／ＲＡＳ１（６５３）、／ＤＱＭ（６５４）を生成する。

ＭＡＤＲ０（７０５ａ），ＭＡＤＲ１（７０５ｂ）はＭＰＵ１０１からＭＳ領域に対して発行されたバスサイクルのアクセスアドレスを保持するレジスタである。この２本のレジスタはＦＩＦＯ（ファーストイン・ファーストアウト）構成になっている。最初のバスサイクルのアドレスがＭＡＤＲ１（７０５ｂ）にラッチされ、後のバスサイクルのアドレスがＭＡＤＲ０（７０５ａ）にラッチさる。最初のバスサイクルのアドレス保持が必要なくなると、ＭＡＤＲ０（７０５ａ）の内容がＭＡＤＲ１（７０５ｂ）に移される。７０５ｂの内容は行アドレス・フィールドと列アドレス・フィールドとバンク・フィールドに分けられる。

各フィールドのビット位置は図８（Ａ）に示される。第９ビットがバンク・フィールドＣＡ１０、第１０ビット−第２０ビットが行アドレス・フィールドＲＡ０−ＲＡ１０、第２１ビット−第２９ビットが列アドレス・フィールドＣＡ０−ＣＡ８である。

ＭＳ制御部７０４が行アドレスを送出する時はセレクタ７０６によりＲＡ０−ＲＡ１０がＡ０−Ａ１０（６５１）に転送される。

ＭＳ制御部７０４が列アドレスを送出する時はセレクタ７０６によりＣＡ０−ＣＡ８がＡ０−Ａ８（６５１）に転送され、この時同時にバンク・フィールドＣＡ１０がＡ１０（６５１）に転送される。

ＣＭＰ７１４はＭＡＤＲ０（７０５ａ）とＭＡＤＲ１（７０５ｂ）のバンク・フィールドを比較する比較器である。比較が一致した場合には同一バンクに対するアクセスであるためにひとつの同期型ダイナミックメモリの二つのサイクルの並列動作はできない。しかし、比較が一致しない場合にはひとつの同期型ダイナミックメモリの異なったバンクに対するアクセスであるために二つのサイクルの並列動作は可能であるためにＤＲＡＭ制御７０７により並列動作できるように制御信号(／ＲＡＳ０，／ＲＡＳ１)が生成される。これによりＭＳ１０２のスループットを向上させている。

ＲＦＴＩＭＥ７０８はリフレッシュタイマである。これは同期型ダイナミックメモリ５０１のリフレッシュサイクルを実行させるために一定の時間間隔でＤＲＡＭ制御７０７にリフレッシュ要求を出す。

Ｉ／Ｏ制御部７０９は入出力バス１５７上のバスサイクルを制御するＩ／Ｏ制御信号７５８を生成する。

尚、本実施例とは別に図８（Ｂ）に示されるような行アドレス・フィールドと列アドレス・フィールドとバンク・フィールドのビット割付けも可能である。

このプロセッサシステムの初期動作時は、ＲＯＭ１０５内から初期動作プログラムが読み出され実行される。このプログラムでは最初に同期型ダイナミックメモリ５０１のモード設定を行う。

《プロセッサシステムの初期動作時》
図９にこの時のタイムチャートを示す。ＭＰＵ１０１はＭＣ１０４内のＭＯＤＥレジスタ７０３のアドレスＭＡ、およびモード設定値ＭＤのライト・バスサイクルをプロセッサバス１５３上に発行する（クロック２−４）。これを受けて、ＭＣ１０４のＭＳ制御部７０４はＭＳ１０２に対して、／ＲＡＳ０，／ＲＡＳ１，／ＣＡＳ，／ＷＥをアサートし、Ａ０−Ａ７に設定値を流すことにより、モード設定サイクルを発行する。これで全ての同期型ダイナミックメモリ５０１のモード設定が行われる（クロック５）。クロック１０はリフレッシュサイクルを示す。これは、／ＲＡＳ０，／ＲＡＳ１，／ＣＡＳをアサートすることにより実行される。

《二つの異なるメモリバンクでの二つのアクセスの並列動作》
図１０には二つのリード・ブロック転送サイクルのケースを示す。／ＲＡＳ遅延４クロック、／ＣＡＳ遅延１クロック、ラップ長４のケースである。クロック２とクロック６でＭＰＵ１０１からリード・ブロック転送サイクル（ＰＢＬがアサートされている）要求が出されている。これはＭＰＵ１０１の内部キャッシュがミスする時などに発行される。最初のブロック転送サイクルはバンク０に対するものであり、このためクロック３でＭＳ１０２に対しては／ＲＡＳ０がアサートされ、バンク０の起動がかかる。この時、同時に行アドレスＡｒがＡ０−Ａ１０から流される。クロック６では／ＣＡＳがアサートされると同時に行アドレスＡｃが流される。読み出しデータをデータバスＰＤ０−ＰＤ３１に流すために、／ＤＱＭがクロック７からアサートされている。４ワードの１ブロックの読み出しデータＡ，Ａ＋１，Ａ＋２，Ａ＋３はクロック８、９、１０、１１同期して連続的に読み出される。この１ブロックが読み出されている最中に次のバスサイクル（バンク１へのアクセス）の起動が始まり（クロック８で／ＲＡＳ１アサート）、これに対するデータＢ，Ｂ＋１，Ｂ＋２，Ｂ＋３はクロック１３から４クロック期間連続的に読み出される。ＭＰＵ１０１はＰＤＣのアサートにより読み出しデータが来たことを知らされる。

図１１にはデータＡ，Ａ＋１，Ａ＋２，Ａ＋３のリード・ブロック転送サイクルの後、データＢ，Ｂ＋１，Ｂ＋２，Ｂ＋３のライト・ブロック転送サイクルが発行されたケースを示す。／ＲＡＳ遅延４クロック、／ＣＡＳ遅延１クロック、ラップ長４のケースである。クロック６でＭＰＵ１０１からライト・ブロック転送サイクル（ＰＲ／Ｗ＝Ｌ）要求が出されている。これはＭＰＵ１０１の内部キャッシュがミスする時などに発行される。最初のブロック転送サイクルはバンク０に対するものであり、このためクロック３でＭＳ１０２に対しては／ＲＡＳ０がアサートされ、バンク０の起動がかかる。この時、同時に行アドレスＡｒがＡ０−Ａ１０から流される。クロック６では／ＣＡＳがアサートされると同時に行アドレスＡｃが流される。読み出しデータをデータバスＰＤ０−ＰＤ３１に流すために、／ＤＱＭがクロック７からアサートされている。読み出しデータはクロック８、９、１０、１１とクロックに同期して連続的に読み出される。読み出されている最中に次のバスサイクル（バンク１へのアクセス）の起動が始まり（クロック８で／ＲＡＳ１アサート）、クロック１２でＰＤＣがアサートされると、ＭＰＵ１０１はクロック１３から４クロック期間連続的にデータバスＰＤ０−ＰＤ３１上にデータを出す。

図１０、図１１に示されるように、二つのバンクを並列動作できるため高いスループットの主記憶装置の構築が可能になっている。

《他の実施例》
以上本発明の実施例を説明したが、本発明はこれらの具体的な実施例に限定されるものではなく、その基本的技術思想の範囲内で種々の変形が可能であることは言うまでもない。本発明では、例えば下記の実施例を採用することができる。

図１２は本発明の他の実施例によるプロセッサシステムの構成図であり、図１の実施例との相違は、プロセッサ(MPU)と主記憶制御装置(104)とは同一チップ内の独立コアーでそれぞれ構成されていることである。従って、同一チップ内に主記憶制御装置(MC)のコアーを追加することにより、汎用性の高い従来のプロセッサコアーおよび従来のメモリチップを使用することが可能となる。

このように本発明の代表的実施形態によれば、主記憶装置(MS)を構成するメモリの複数のバンクのアクセス制御と内蔵レジスタの動作モードの設定制御とを実現する手段がプロセッサ(MPU)と主記憶装置(MS)とに接続された主記憶制御装置(MC)内部に配置されているため、汎用性の高い従来のプロセッサおよび従来のメモリを使用することが可能となる。

また、本発明の好適な実施形態では、プロセッサ(MPU)と主記憶制御装置(104)とはそれぞれ別チップで構成されているので、主記憶制御装置(MC)を追加することにより、汎用性の高い従来のプロセッサチップおよび従来のメモリチップを使用することが可能となる。

また、本発明の他の好適な実施形態では、プロセッサ(MPU)と主記憶制御装置(104)とは同一チップ内の独立コアーでそれぞれ構成されているので、同一チップ内に主記憶制御装置(MC)のコアーを追加することにより、汎用性の高い従来のプロセッサコアーおよび従来のメモリチップを使用することが可能となる。

本発明の実施例によるプロセッサシステムの構成図である。 ＭＰＵの内部構成図である。 プロセッサバス空間の領域割当てを示す図である。 ＭＳ領域およびＭＣレジスタ領域の説明図である 同期型ダイナミックメモリの内部構成と同期型ダイナミックメモリの内部のコマンドレジスタのフィールド構成を示す図である。 主記憶装置（ＭＳ）の構成を示す図である。 主記憶装置制御部（ＭＣ）の内部構成を示す図である。 行、列、バンクアドレスのビット割付けを示す図である。 モード設定およびリフレッシュサイクルのタイムチャートである。 二つのリード・ブロック転送サイクルのタイムチャートである。 リード・ブロック転送サイクル／ライト・ブロック転送サイクルのタイムチャートである。 プロセッサと主記憶装置が同一チップ内の独立コアで構成されている他の実施例によるプロセッサシステムの構成図である。

符号の説明

１０１ マイクロプロセッサ（ＭＰＵ）
１０２ 同期型ダイナミックメモリを用いた主記憶装置（ＭＳ）
１０３ クロックジェネレータ（ＣＧ）
１０４ 主記憶装置の制御部（ＭＣ）
１０５ ＲＯＭ
１０６ Ｉ／Ｏデバイス
２０２ ＭＰＵの命令キャッシュ部
２０３ ＭＰＵのデータキャッシュ部
５０１ 同期型ダイナミックメモリ
５０２および５０３ 同期型ダイナミックメモリ内のバンク
５０４ リフレッシュアドレスカウンタ
５０５ 同期型ダイナミックメモリ内のモードレジスタ
５５２ 同期型ダイナミックメモリのクロック入力信号
６０１，６０２，６０３，６０４ ＭＳを構成する同期型ダイナミックメモリ
７０３ ＭＣ内部の同期型ダイナミックメモリ用モードレジスタ
７０５ａ，７０５ｂ ＭＳアクセス用アドレスレジスタ
７１４ ＭＳアクセス用アドレスレジスタのバンクフィールド比較器
７０８ リフレッシュタイマ

Claims (7)

1. プロセッサコアーと制御装置コアーとを有するプロセッサと、複数の同期型メモリを有するプロセッサシステムであって、
   前記プロセッサと前記複数の同期型メモリとは、外部バスで接続されており、
   前記プロセッサコアー及び前記制御装置コアーは、内部バスを介して接続され、
   前記複数の同期型メモリは、入力されるクロック信号に基づいて動作し、
   前記制御装置コアーは、前記複数の同期型メモリの動作モードを指定するため前記プロセッサコアーからアドレス信号により指定されデータ信号により情報を書き込まれるモードレジスタと前記モードレジスタの情報に基づき前記複数の同期型メモリのモードを設定する制御手段とを有し、前記モードレジスタの情報に基づいたモード設定信号又は前記プロセッサコアーから出力される前記複数の同期型メモリに対するアクセスアドレス信号を選択して前記外部バスを介して前記複数の同期型メモリに出力し、
   前記複数の同期型メモリは、前記同期したクロック信号が共通に入力されることを特徴とするプロセッサシステム。
2. 前記内部バスは、前記プロセッサコアーと前記モードレジスタとを接続するアドレスバス及びデータバスとを具備し、
   前記アドレス信号は、前記アドレスバスを介して伝達され、
   前記データ信号は、前記データバスを介して伝達されることを特徴とする請求項１に記載のプロセッサシステム。
3. プロセッサコアー及び制御装置コアーとを有するプロセッサと、複数の同期型メモリとを有するプロセッサシステムであって、
   前記プロセッサコアー及び前記制御装置コアーは、内部バスを介して接続され、
   前記プロセッサと前記複数の同期型メモリとは外部バスで接続され、
   前記複数の同期型メモリは、入力されるクロック信号に基づいて動作し、
   前記内部バスのバス空間は、第１メモリ領域と第２メモリ領域とを含み、
   前記制御装置コアーは、前記プロセッサコアーが前記第１メモリ領域にアクセスすることを検出した場合に、前記プロセッサコアーから出力されるアドレス信号を前記プロセッサのアドレス端子から前記複数の同期型メモリへアクセスアドレス信号として出力し、
   前記制御装置コアーは、前記プロセッサコアーが前記２メモリ領域にアクセスしたことを検出した場合に、当該アクセスによって定められた情報に基づいて前記複数の同期式メモリの動作モードを決定するモード設定信号を前記プロセッサの前記アドレス端子から前記複数の同期型メモリへ出力し、
   前記複数の同期型メモリは、前記クロック信号が共通に入力されることを特徴とするプロセッサシステム。
4. 前記制御装置コアーは、前記アクセスアドレス信号と前記モード設定信号を選択するための選択回路を更に有することを特徴とする請求項１乃至３の何れか一つに記載のプロセッサシステム。
5. 前記プロセッサコアーは、ロウアドレス信号とカラムアドレス信号とをあわせた信号を前記アクセスアドレス信号として出力し、
   前記制御装置コアーは、前記ロウアドレス信号と前記カラムアドレス信号とを異なるタイミングで出力することを特徴とする請求項１乃至４の何れか一つに記載のプロセッサシステム。
6. 前記プロセッサは、前記クロックジェネレータからクロック信号が入力され、
   前記複数の同期式メモリは、前記クロックジェネレータからクロック信号が入力されることを特徴とする請求項１乃至５の何れか一つに記載のプロセッサシステム。
7. 前記複数の同期型メモリは、各々前記アクセスアドレス信号に対応した所定ビット数のデータを前記外部バスにおける所定のバイト位置に出力することを特徴とする請求項１乃至６の何れか一つに記載のプロセッサシステム。

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