JP2002197864A - マルチポートメモリおよびその制御方法 - Google Patents
マルチポートメモリおよびその制御方法Info
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- JP2002197864A JP2002197864A JP2000399052A JP2000399052A JP2002197864A JP 2002197864 A JP2002197864 A JP 2002197864A JP 2000399052 A JP2000399052 A JP 2000399052A JP 2000399052 A JP2000399052 A JP 2000399052A JP 2002197864 A JP2002197864 A JP 2002197864A
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- signal
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- Memory System (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 本発明は、複数のランダムアクセスポートを
有するマルチポートメモリに関し、ランダムアクセス可
能なクロック同期式のマルチポートメモリを提供するこ
とを目的とする。 【解決手段】 複数の入出力ポートにそれぞれ供給され
るクロック信号およびアドレス信号に基づいて、複数の
メモリコアのいずれかが動作する。制御回路は、同一の
メモリコアを示すアドレス信号を複数の入出力ポートで
受けたとき、先に受けたアドレス信号に応じてメモリコ
アを動作させる。制御回路は、アドレス信号を比較する
だけでよいため、簡易に構成できる。この結果、チップ
サイズを小さくできる。各入出力ポートがそれぞれクロ
ック端子を有しているため、入出力ポート毎にクロック
信号の周波数を設定できる。すなわち、マルチポートメ
モリに様々な動作周波数の複数のコントローラを接続で
きる。
有するマルチポートメモリに関し、ランダムアクセス可
能なクロック同期式のマルチポートメモリを提供するこ
とを目的とする。 【解決手段】 複数の入出力ポートにそれぞれ供給され
るクロック信号およびアドレス信号に基づいて、複数の
メモリコアのいずれかが動作する。制御回路は、同一の
メモリコアを示すアドレス信号を複数の入出力ポートで
受けたとき、先に受けたアドレス信号に応じてメモリコ
アを動作させる。制御回路は、アドレス信号を比較する
だけでよいため、簡易に構成できる。この結果、チップ
サイズを小さくできる。各入出力ポートがそれぞれクロ
ック端子を有しているため、入出力ポート毎にクロック
信号の周波数を設定できる。すなわち、マルチポートメ
モリに様々な動作周波数の複数のコントローラを接続で
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のランダムア
クセスポートを有するマルチポートメモリに関する。本
発明は、特に、記憶素子としてDRAMのメモリセルを有す
るマルチポートメモリに関する。
クセスポートを有するマルチポートメモリに関する。本
発明は、特に、記憶素子としてDRAMのメモリセルを有す
るマルチポートメモリに関する。
【０００２】
【従来の技術】マルチポートメモリは、入出力端子を２
セット以上有しており（複数の入出力ポートを有す
る）、各入出力ポートが独立して信号を受け、受けた信
号に対応するメモリ動作を実行する。読み出し動作およ
び書き込み動作は、通常のメモリと異なり、同時に実行
可能である。例えば、システム中に複数のバスが存在
し、複数のコントローラ（CPU等）がそれぞれのバスを
使用する場合に、マルチポートメモリの入出力ポートを
それぞれのバスに接続することで、専用の制御ロジック
（FIFOロジック等）を使用することなく、システムを構
成できる。
セット以上有しており（複数の入出力ポートを有す
る）、各入出力ポートが独立して信号を受け、受けた信
号に対応するメモリ動作を実行する。読み出し動作およ
び書き込み動作は、通常のメモリと異なり、同時に実行
可能である。例えば、システム中に複数のバスが存在
し、複数のコントローラ（CPU等）がそれぞれのバスを
使用する場合に、マルチポートメモリの入出力ポートを
それぞれのバスに接続することで、専用の制御ロジック
（FIFOロジック等）を使用することなく、システムを構
成できる。
【０００３】また、マルチポートメモリは、画像メモリ
（一般には、デュアルポートメモリ）としても開発され
ている。画像メモリは、任意のメモリセルにアクセス可
能なランダムアクセスポートと、表示装置側にデータを
入出力可能なシリアルアクセスポートとを有している。
この種のマルチポートメモリは、記憶素子領域にSRAMま
たはDRAMのメモリコアを採用している。
（一般には、デュアルポートメモリ）としても開発され
ている。画像メモリは、任意のメモリセルにアクセス可
能なランダムアクセスポートと、表示装置側にデータを
入出力可能なシリアルアクセスポートとを有している。
この種のマルチポートメモリは、記憶素子領域にSRAMま
たはDRAMのメモリコアを採用している。
【０００４】
【発明が解決しようとする課題】しかしながら、従来、
異なるクロック信号を複数の入出力ポートでそれぞれ受
け、これ等クロック信号に同期して一つの記憶素子領域
をランダムアクセスするマルチポートメモリは、提案さ
れていない。すなわち、この種のクロック同期式のマル
チポートメモリの詳細な回路およびその制御方法は、未
だ明らかではない。
異なるクロック信号を複数の入出力ポートでそれぞれ受
け、これ等クロック信号に同期して一つの記憶素子領域
をランダムアクセスするマルチポートメモリは、提案さ
れていない。すなわち、この種のクロック同期式のマル
チポートメモリの詳細な回路およびその制御方法は、未
だ明らかではない。
【０００５】また、従来のマルチポートメモリ（特にデ
ュアルポートメモリ）は、入出力ポート毎にビット線お
よびセンスアンプ等を有している。このため、メモリコ
アのレイアウトサイズが大きくなり、マルチポートメモ
リのチップサイズが大きくなるという問題があった。本
発明の目的は、ランダムアクセス可能なクロック同期式
のマルチポートメモリを提供することにある。
ュアルポートメモリ）は、入出力ポート毎にビット線お
よびセンスアンプ等を有している。このため、メモリコ
アのレイアウトサイズが大きくなり、マルチポートメモ
リのチップサイズが大きくなるという問題があった。本
発明の目的は、ランダムアクセス可能なクロック同期式
のマルチポートメモリを提供することにある。
【０００６】本発明の別の目的は、互いに異なるクロッ
ク信号を両入出力ポートで受けるマルチポートメモリを
確実に動作することにある。本発明の別の目的は、他の
入出力ポートの状態にかかわらず、常にコマンド信号を
受け付け、メモリコアを動作可能なマルチポートメモリ
を提供することにある。
ク信号を両入出力ポートで受けるマルチポートメモリを
確実に動作することにある。本発明の別の目的は、他の
入出力ポートの状態にかかわらず、常にコマンド信号を
受け付け、メモリコアを動作可能なマルチポートメモリ
を提供することにある。
【０００７】本発明の別の目的は、マルチポートメモリ
のチップサイズを小さくすることにある。
のチップサイズを小さくすることにある。
【０００８】
【課題を解決するための手段】請求項１のマルチポート
メモリおよび請求項８のマルチポートメモリの制御方法
では、複数の入出力ポートにそれぞれ供給されるクロッ
ク信号およびアドレス信号に基づいて、複数のメモリコ
アのいずれかが動作する。入出力ポートは、クロック信
号を受けるクロック端子、クロック信号に同期して供給
されるアドレス信号を受けるアドレス端子、およびデー
タ信号を入出力するデータ入出力端子を有している。制
御回路は、メモリコアにそれぞれ対応して形成されてい
る。
メモリおよび請求項８のマルチポートメモリの制御方法
では、複数の入出力ポートにそれぞれ供給されるクロッ
ク信号およびアドレス信号に基づいて、複数のメモリコ
アのいずれかが動作する。入出力ポートは、クロック信
号を受けるクロック端子、クロック信号に同期して供給
されるアドレス信号を受けるアドレス端子、およびデー
タ信号を入出力するデータ入出力端子を有している。制
御回路は、メモリコアにそれぞれ対応して形成されてい
る。
【０００９】制御回路は、同一のメモリコアを示すアド
レス信号を複数の入出力ポートで受けたとき、先に受け
たアドレス信号に応じてメモリコアを動作させる。すな
わち、先にアドレス信号を受けた入出力ポートに対して
メモリ動作が実行される。例えば、メモリコアは、同時
に動作するセンスアンプ領域に対応して割り当てられて
おり、上位のアドレス信号により選択される。メモリコ
ア内のメモリセルは、下位のアドレス信号に応じて選択
される。そして、下位のアドレス信号に応じて選択され
たメモリセルに対するデータ信号が、先に受けた上位の
アドレス信号に対応する入出力ポートを介して外部に入
出力される。
レス信号を複数の入出力ポートで受けたとき、先に受け
たアドレス信号に応じてメモリコアを動作させる。すな
わち、先にアドレス信号を受けた入出力ポートに対して
メモリ動作が実行される。例えば、メモリコアは、同時
に動作するセンスアンプ領域に対応して割り当てられて
おり、上位のアドレス信号により選択される。メモリコ
ア内のメモリセルは、下位のアドレス信号に応じて選択
される。そして、下位のアドレス信号に応じて選択され
たメモリセルに対するデータ信号が、先に受けた上位の
アドレス信号に対応する入出力ポートを介して外部に入
出力される。
【００１０】制御回路は、アドレス信号を比較するだけ
でよいため、簡易に構成できる。この結果、チップサイ
ズを小さくできる。各入出力ポートがそれぞれクロック
端子を有しているため、入出力ポート毎にクロック信号
の周波数を設定できる。すなわち、マルチポートメモリ
に様々な動作周波数の複数のコントローラを接続でき
る。
でよいため、簡易に構成できる。この結果、チップサイ
ズを小さくできる。各入出力ポートがそれぞれクロック
端子を有しているため、入出力ポート毎にクロック信号
の周波数を設定できる。すなわち、マルチポートメモリ
に様々な動作周波数の複数のコントローラを接続でき
る。
【００１１】請求項２のマルチポートメモリでは、アド
レス信号は、このアドレス信号を取り込むクロック信号
のエッジより所定のセットアップ時間だけ前に確定され
る。制御回路は、クロック信号のエッジより前に確定す
るアドレス信号を使用してアドレス信号の先着を判断す
る。このため、例えば、先に受けたクロック信号のエッ
ジを利用してアドレス信号の先着を判断できる。この結
果、メモリコアが動作を開始する前に優先させる入出力
ポートを決定することができ、メモリ動作を高速に実行
できる。アドレス信号が常に所定のタイミング（クロッ
ク信号のエッジ）で比較されるため、メモリ動作に関係
しないアドレス信号が誤って比較されることを防止でき
る。
レス信号は、このアドレス信号を取り込むクロック信号
のエッジより所定のセットアップ時間だけ前に確定され
る。制御回路は、クロック信号のエッジより前に確定す
るアドレス信号を使用してアドレス信号の先着を判断す
る。このため、例えば、先に受けたクロック信号のエッ
ジを利用してアドレス信号の先着を判断できる。この結
果、メモリコアが動作を開始する前に優先させる入出力
ポートを決定することができ、メモリ動作を高速に実行
できる。アドレス信号が常に所定のタイミング（クロッ
ク信号のエッジ）で比較されるため、メモリ動作に関係
しないアドレス信号が誤って比較されることを防止でき
る。
【００１２】請求項３のマルチポートメモリおよび請求
項９のマルチポートメモリの制御方法では、複数の入出
力ポートにそれぞれ供給されるクロック信号およびアド
レス信号に基づいて、複数のメモリコアのいずれかが動
作する。入出力ポートは、クロック信号を受けるクロッ
ク端子、クロック信号に同期して供給されるアドレス信
号を受けるアドレス端子、およびデータ信号を入出力す
るデータ入出力端子を有している。制御回路は、メモリ
コアにそれぞれ対応して形成されている。
項９のマルチポートメモリの制御方法では、複数の入出
力ポートにそれぞれ供給されるクロック信号およびアド
レス信号に基づいて、複数のメモリコアのいずれかが動
作する。入出力ポートは、クロック信号を受けるクロッ
ク端子、クロック信号に同期して供給されるアドレス信
号を受けるアドレス端子、およびデータ信号を入出力す
るデータ入出力端子を有している。制御回路は、メモリ
コアにそれぞれ対応して形成されている。
【００１３】制御回路は、同一のメモリコアを示すアド
レス信号を複数の入出力ポートで受けたとき、まず、先
に受けたアドレス信号に応じてメモリコアを動作させ
る。その後、制御回路は、順次に受けたアドレス信号に
応じてメモリコアを動作させる。例えば、メモリコア
は、上位のアドレス信号により選択され、メモリコア内
のメモリセルは、下位のアドレス信号に応じて選択され
る。そして、下位のアドレス信号に応じて選択されたメ
モリセルに対するデータ信号が、順次、各アドレス信号
に対応する入出力ポートを介して外部に入出力される。
したがって、メモリ動作の要求を受けた全ての入出力ポ
ートに対して、メモリ動作を必ず実行できる。
レス信号を複数の入出力ポートで受けたとき、まず、先
に受けたアドレス信号に応じてメモリコアを動作させ
る。その後、制御回路は、順次に受けたアドレス信号に
応じてメモリコアを動作させる。例えば、メモリコア
は、上位のアドレス信号により選択され、メモリコア内
のメモリセルは、下位のアドレス信号に応じて選択され
る。そして、下位のアドレス信号に応じて選択されたメ
モリセルに対するデータ信号が、順次、各アドレス信号
に対応する入出力ポートを介して外部に入出力される。
したがって、メモリ動作の要求を受けた全ての入出力ポ
ートに対して、メモリ動作を必ず実行できる。
【００１４】すなわち、マルチポートメモリは、常に動
作可能状態（レディー状態）になっている。マルチポー
トメモリに接続されるコントローラは、マルチポートメ
モリのビジー状態を認識する必要はない。この結果、こ
れ等コントローラ自身の制御（ハードウエア、ソフトウ
エア）が容易になる。制御回路は、アドレス信号を比較
するだけでよいため、簡易に構成できる。この結果、チ
ップサイズを小さくできる。
作可能状態（レディー状態）になっている。マルチポー
トメモリに接続されるコントローラは、マルチポートメ
モリのビジー状態を認識する必要はない。この結果、こ
れ等コントローラ自身の制御（ハードウエア、ソフトウ
エア）が容易になる。制御回路は、アドレス信号を比較
するだけでよいため、簡易に構成できる。この結果、チ
ップサイズを小さくできる。
【００１５】各入出力ポートがそれぞれクロック端子を
有しているため、入出力ポート毎にクロック信号の周波
数を設定できる。すなわち、マルチポートメモリに様々
な動作周波数の複数のコントローラを接続できる。請求
項４のマルチポートメモリでは、入出力ポートは、メモ
リコアの動作を制御するコマンド信号をクロック信号に
同期して受けるコマンド端子をそれぞれ備えている。各
入出力ポートにおいて、メモリコアを活性化させるコマ
ンド信号は、読み出し動作および書き込み動作に必要な
メモリコアの動作期間の２倍以上の供給間隔で供給され
る。例えば、マルチポートメモリが、２つの入出力ポー
トおよび４つの入出力ポートを有するとき、コマンド信
号の供給間隔をそれぞれ上記動作期間の２倍および４倍
にすることで、マルチポートメモリは、外部のコントロ
ーラに対して常に動作可能状態になる。
有しているため、入出力ポート毎にクロック信号の周波
数を設定できる。すなわち、マルチポートメモリに様々
な動作周波数の複数のコントローラを接続できる。請求
項４のマルチポートメモリでは、入出力ポートは、メモ
リコアの動作を制御するコマンド信号をクロック信号に
同期して受けるコマンド端子をそれぞれ備えている。各
入出力ポートにおいて、メモリコアを活性化させるコマ
ンド信号は、読み出し動作および書き込み動作に必要な
メモリコアの動作期間の２倍以上の供給間隔で供給され
る。例えば、マルチポートメモリが、２つの入出力ポー
トおよび４つの入出力ポートを有するとき、コマンド信
号の供給間隔をそれぞれ上記動作期間の２倍および４倍
にすることで、マルチポートメモリは、外部のコントロ
ーラに対して常に動作可能状態になる。
【００１６】なお、例えば、コマンド信号が所定の供給
間隔を空けずに供給されたとき、供給されたコマンド信
号を無効にすることで、誤動作が防止される。異なる入
出力ポートにコマンド信号がそれぞれ供給された場合に
は、その間隔が上記供給間隔に満たないときにも、供給
されたコマンド信号は、受け付け可能である。
間隔を空けずに供給されたとき、供給されたコマンド信
号を無効にすることで、誤動作が防止される。異なる入
出力ポートにコマンド信号がそれぞれ供給された場合に
は、その間隔が上記供給間隔に満たないときにも、供給
されたコマンド信号は、受け付け可能である。
【００１７】請求項５〜請求項７のマルチポートメモリ
および請求項１０のマルチポートメモリの制御方法で
は、メモリセルに対して読み書きされるデータは、バッ
ファを介してデータ入出力端子およびメモリセルに伝達
される。バッファは、メモリコアの複数のメモリセルに
対応する所定のビット数のデータを保持する。例えば、
読み出し動作および書き込み動作の開始時に、所定のビ
ット数のデータが、メモリセルからバッファに一度に転
送される。読み出し動作において、この後、個々のアド
レス信号に対応するデータは、バッファから読み出さ
れ、入出力端子を介して外部に出力される。書き込み動
作において、この後、個々のアドレス信号に対応するデ
ータは、バッファに書き込まれ、書き込み動作の終了時
に、バッファに保持されているデータが、メモリセルに
一度に書き込まれる。
および請求項１０のマルチポートメモリの制御方法で
は、メモリセルに対して読み書きされるデータは、バッ
ファを介してデータ入出力端子およびメモリセルに伝達
される。バッファは、メモリコアの複数のメモリセルに
対応する所定のビット数のデータを保持する。例えば、
読み出し動作および書き込み動作の開始時に、所定のビ
ット数のデータが、メモリセルからバッファに一度に転
送される。読み出し動作において、この後、個々のアド
レス信号に対応するデータは、バッファから読み出さ
れ、入出力端子を介して外部に出力される。書き込み動
作において、この後、個々のアドレス信号に対応するデ
ータは、バッファに書き込まれ、書き込み動作の終了時
に、バッファに保持されているデータが、メモリセルに
一度に書き込まれる。
【００１８】この結果、いわゆるページ動作を容易に実
行できる。一般にページ動作中は、メモリコア（センス
アンプ等）を活性化しておく必要がある。このため、バ
ッファがない場合には、一方の入出力ポートに対するペ
ージ動作中に、他方の入出力ポートに対するメモリ動作
は実行できない。本発明では、動作の開始時にメモリセ
ルに保持しているデータをバッファに転送することで、
メモリコアをすぐに非活性化できる。したがって、マル
チポートメモリを接続するコントローラは、ページ動作
をする場合にも、マルチポートメモリのビジー状態を認
識する必要がない。
行できる。一般にページ動作中は、メモリコア（センス
アンプ等）を活性化しておく必要がある。このため、バ
ッファがない場合には、一方の入出力ポートに対するペ
ージ動作中に、他方の入出力ポートに対するメモリ動作
は実行できない。本発明では、動作の開始時にメモリセ
ルに保持しているデータをバッファに転送することで、
メモリコアをすぐに非活性化できる。したがって、マル
チポートメモリを接続するコントローラは、ページ動作
をする場合にも、マルチポートメモリのビジー状態を認
識する必要がない。
【００１９】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明のマルチポートメモリ
の第１の実施形態を示している。この実施形態は、請求
項１、請求項２、および請求項８に対応している。マル
チポートメモリＭは、シリコン基板上にCMOSプロセスを
使用して形成されている。
用いて説明する。図１は、本発明のマルチポートメモリ
の第１の実施形態を示している。この実施形態は、請求
項１、請求項２、および請求項８に対応している。マル
チポートメモリＭは、シリコン基板上にCMOSプロセスを
使用して形成されている。
【００２０】マルチポートメモリＭは、２つの入出力ポ
ートPORT-A、PORT-B、これ等ポートPORT-A、PORT-Bに信
号を入出力する入出力回路１０、および複数のメモリブ
ロックMBを有している。メモリブロックMBは、DRAMのメ
モリコア（メモリセル、センスアンプ列SA等を有す
る）、および図示しない制御回路・デコーダ等を有して
いる。メモリセルは、データ信号の値に応じた電荷を蓄
えるキャパシタを有している。メモリコアは、ポートPO
RT-AまたはポートPORT-Bを介して供給される行アドレス
信号に応じていずれかが選択される。一つのメモリコア
内のセンスアンプ列SAの全センスアンプは、メモリコア
の選択に応答して同時に活性化される。すなわち、後述
するアクティブコマンドACTに応じてメモリコアが活性
化され、メモリコア内の全てのメモリセル領域が選択さ
れる。読み出しデータまたは書き込みデータは、センス
アンプの活性化後に供給される列アドレス信号に応じて
所定のメモリセルに読み書きされる。
ートPORT-A、PORT-B、これ等ポートPORT-A、PORT-Bに信
号を入出力する入出力回路１０、および複数のメモリブ
ロックMBを有している。メモリブロックMBは、DRAMのメ
モリコア（メモリセル、センスアンプ列SA等を有す
る）、および図示しない制御回路・デコーダ等を有して
いる。メモリセルは、データ信号の値に応じた電荷を蓄
えるキャパシタを有している。メモリコアは、ポートPO
RT-AまたはポートPORT-Bを介して供給される行アドレス
信号に応じていずれかが選択される。一つのメモリコア
内のセンスアンプ列SAの全センスアンプは、メモリコア
の選択に応答して同時に活性化される。すなわち、後述
するアクティブコマンドACTに応じてメモリコアが活性
化され、メモリコア内の全てのメモリセル領域が選択さ
れる。読み出しデータまたは書き込みデータは、センス
アンプの活性化後に供給される列アドレス信号に応じて
所定のメモリセルに読み書きされる。
【００２１】図２は、マルチポートメモリＭの入出力回
路１０およびメモリブロックMBの詳細を示している。図
中の太線で示した信号線は、複数本で構成されている。
入出力回路１０は、入出力ポートPORT-A、PORT-Bにそれ
ぞれ対応して、モードレジスタ１２ａ、１２ｂ、クロッ
クバッファ１４ａ、１４ｂ、データの入出力バッファ１
６ａ、１６ｂ、アドレスバッファ／レジスタ１８ａ、１
８ｂ、コマンドバッファ２０ａ、２０ｂおよびビジーバ
ッファ２２ａ、２２ｂを有している。モードレジスタ１
２ａ、１２ｂは、マルチポートメモリＭの動作モードを
外部から設定するためのレジスタである。
路１０およびメモリブロックMBの詳細を示している。図
中の太線で示した信号線は、複数本で構成されている。
入出力回路１０は、入出力ポートPORT-A、PORT-Bにそれ
ぞれ対応して、モードレジスタ１２ａ、１２ｂ、クロッ
クバッファ１４ａ、１４ｂ、データの入出力バッファ１
６ａ、１６ｂ、アドレスバッファ／レジスタ１８ａ、１
８ｂ、コマンドバッファ２０ａ、２０ｂおよびビジーバ
ッファ２２ａ、２２ｂを有している。モードレジスタ１
２ａ、１２ｂは、マルチポートメモリＭの動作モードを
外部から設定するためのレジスタである。
【００２２】クロックバッファ１４ａ、アドレスバッフ
ァ／レジスタ１８ａ、およびコマンドバッファ２０ａ
は、外部から供給されるクロック信号CLKA、アドレス信
号ADDA、コマンド信号CMDAをメモリブロックMBに伝えて
いる。入出力バッファ１６ａは、データ信号DQAをメモ
リブロックMBに入出力している。ビジーバッファ２２ａ
は、ビジー信号/BSYAを外部に出力している。クロック
バッファ１４ｂ、アドレスバッファ／レジスタ１８ｂ、
およびコマンドバッファ２０ｂは、外部から供給される
クロック信号CLKB、アドレス信号ADDB、コマンド信号CM
DBをメモリブロックMBに伝えている。入出力バッファ１
６ｂは、データ信号DQBをメモリブロックMBに入出力し
ている。ビジーバッファ２２ｂは、ビジー信号/BSYBを
外部に出力している。クロック信号CLKA、CLKB、アドレ
ス信号ADDA、ADDB、コマンド信号CMDA、CMDB、データ信
号DQA、DQB、およびビジー信号/BSYA、/BSYBは、それぞ
れクロック端子、アドレス端子、コマンド端子、データ
入出力端子、およびビジー端子を介して伝達される。メ
モリコアの動作を制御するコマンド信号CMDA、CMDBとし
て、アクティブコマンドACTおよび動作コマンド（読み
出しコマンドRD、書き込みコマンドWR）等が供給され
る。
ァ／レジスタ１８ａ、およびコマンドバッファ２０ａ
は、外部から供給されるクロック信号CLKA、アドレス信
号ADDA、コマンド信号CMDAをメモリブロックMBに伝えて
いる。入出力バッファ１６ａは、データ信号DQAをメモ
リブロックMBに入出力している。ビジーバッファ２２ａ
は、ビジー信号/BSYAを外部に出力している。クロック
バッファ１４ｂ、アドレスバッファ／レジスタ１８ｂ、
およびコマンドバッファ２０ｂは、外部から供給される
クロック信号CLKB、アドレス信号ADDB、コマンド信号CM
DBをメモリブロックMBに伝えている。入出力バッファ１
６ｂは、データ信号DQBをメモリブロックMBに入出力し
ている。ビジーバッファ２２ｂは、ビジー信号/BSYBを
外部に出力している。クロック信号CLKA、CLKB、アドレ
ス信号ADDA、ADDB、コマンド信号CMDA、CMDB、データ信
号DQA、DQB、およびビジー信号/BSYA、/BSYBは、それぞ
れクロック端子、アドレス端子、コマンド端子、データ
入出力端子、およびビジー端子を介して伝達される。メ
モリコアの動作を制御するコマンド信号CMDA、CMDBとし
て、アクティブコマンドACTおよび動作コマンド（読み
出しコマンドRD、書き込みコマンドWR）等が供給され
る。
【００２３】アドレス信号ADDA、ADDBは、行アドレス信
号RAと列アドレス信号CAとに分けて供給される。入出力
ポートPORT-Aにおいて、行アドレス信号RA、列アドレス
信号CA、およびコマンド信号CMDAは、クロック信号CLKA
の立ち上がりエッジに同期して供給される。入出力ポー
トPORT-Bにおいて、行アドレス信号RA、列アドレス信号
CA、およびコマンド信号CMDBは、クロック信号CLKBの立
ち上がりエッジに同期して供給される。このように、マ
ルチポートメモリＭは、入出力ポートPORT-A、PORT-Bか
らそれぞれ専用のクロック信号CLKA、CLKBを受け、これ
等クロック信号CLKA、CLKBに同期して動作する。
号RAと列アドレス信号CAとに分けて供給される。入出力
ポートPORT-Aにおいて、行アドレス信号RA、列アドレス
信号CA、およびコマンド信号CMDAは、クロック信号CLKA
の立ち上がりエッジに同期して供給される。入出力ポー
トPORT-Bにおいて、行アドレス信号RA、列アドレス信号
CA、およびコマンド信号CMDBは、クロック信号CLKBの立
ち上がりエッジに同期して供給される。このように、マ
ルチポートメモリＭは、入出力ポートPORT-A、PORT-Bか
らそれぞれ専用のクロック信号CLKA、CLKBを受け、これ
等クロック信号CLKA、CLKBに同期して動作する。
【００２４】メモリブロックMBは、入出力ポートPORT-
A、PORT-Bに対応して、それぞれクロックバッファ２４
ａ、２４ｂ、コマンドラッチ２６ａ、２６ｂ、データラ
ッチ２８ａ、２８ｂ、行アドレスラッチ３０ａ、３０
ｂ、行アドレスバッファ３１ａ、３１ｂ、および列アド
レスラッチ３２ａ、３２ｂを有している。メモリブロッ
クMBは、入出力ポートPORT-A、PORT-Bに共通に、調停回
路３４、制御信号ラッチ３６、列アドレスカウンタ３
８、およびメモリコア４０を有している。メモリコア４
０は、クロックに同期してコマンド信号RAS、CAS、WE、
行アドレス信号RA、列アドレス信号CAを取り込むSDRAM
（Synchronous DRAM）タイプのメモリコアである。
A、PORT-Bに対応して、それぞれクロックバッファ２４
ａ、２４ｂ、コマンドラッチ２６ａ、２６ｂ、データラ
ッチ２８ａ、２８ｂ、行アドレスラッチ３０ａ、３０
ｂ、行アドレスバッファ３１ａ、３１ｂ、および列アド
レスラッチ３２ａ、３２ｂを有している。メモリブロッ
クMBは、入出力ポートPORT-A、PORT-Bに共通に、調停回
路３４、制御信号ラッチ３６、列アドレスカウンタ３
８、およびメモリコア４０を有している。メモリコア４
０は、クロックに同期してコマンド信号RAS、CAS、WE、
行アドレス信号RA、列アドレス信号CAを取り込むSDRAM
（Synchronous DRAM）タイプのメモリコアである。
【００２５】入出力ポートPORT-Aに対応するモードレジ
スタ１２ａ、クロックバッファ２４ａ、コマンドラッチ
２６ａ、データラッチ２８ａ、行アドレスバッファ３１
ａ、列アドレスラッチ３２ａは、調停回路３４から出力
されるイネーブル信号/ENAの活性化時に動作する。入出
力ポートPORT-Bに対応するモードレジスタ１２ｂ、クロ
ックバッファ２４ｂ、コマンドラッチ２６ｂ、データラ
ッチ２８ｂ、行アドレスバッファ３１ｂ、列アドレスラ
ッチ３２ｂは、調停回路３４から出力されるイネーブル
信号/ENBの活性化時に動作する。
スタ１２ａ、クロックバッファ２４ａ、コマンドラッチ
２６ａ、データラッチ２８ａ、行アドレスバッファ３１
ａ、列アドレスラッチ３２ａは、調停回路３４から出力
されるイネーブル信号/ENAの活性化時に動作する。入出
力ポートPORT-Bに対応するモードレジスタ１２ｂ、クロ
ックバッファ２４ｂ、コマンドラッチ２６ｂ、データラ
ッチ２８ｂ、行アドレスバッファ３１ｂ、列アドレスラ
ッチ３２ｂは、調停回路３４から出力されるイネーブル
信号/ENBの活性化時に動作する。
【００２６】すなわち、イネーブル信号/ENAの活性化時
に、クロックバッファ２４ａは、クロック信号CLKAをメ
モリコア４０のクロック端子CLKに出力し、コマンドラ
ッチ２６ａは、ラッチしたコマンド信号CMDAを制御信号
ラッチ３６に出力し、行アドレスバッファ３１ａは、ラ
ッチした行アドレス信号RA（例えば、上位アドレスに対
応する）をメモリコア４０の行アドレス端子RAに出力
し、列アドレスラッチ３２ａは、ラッチした列アドレス
信号CA（例えば、下位アドレスに対応する）を列アドレ
スカウンタ３８に出力し、データラッチ２８ａは、メモ
リコア４０のデータ入出力端子DQおよび入出力バッファ
１６ａにデータ信号を入出力する。
に、クロックバッファ２４ａは、クロック信号CLKAをメ
モリコア４０のクロック端子CLKに出力し、コマンドラ
ッチ２６ａは、ラッチしたコマンド信号CMDAを制御信号
ラッチ３６に出力し、行アドレスバッファ３１ａは、ラ
ッチした行アドレス信号RA（例えば、上位アドレスに対
応する）をメモリコア４０の行アドレス端子RAに出力
し、列アドレスラッチ３２ａは、ラッチした列アドレス
信号CA（例えば、下位アドレスに対応する）を列アドレ
スカウンタ３８に出力し、データラッチ２８ａは、メモ
リコア４０のデータ入出力端子DQおよび入出力バッファ
１６ａにデータ信号を入出力する。
【００２７】同様に、イネーブル信号/ENBの活性化時
に、クロックバッファ２４ｂは、クロック信号CLKBをメ
モリコア４０のクロック端子CLKに出力し、コマンドラ
ッチ２６ｂは、ラッチしたコマンド信号CMDBを制御信号
ラッチ３６に出力し、行アドレスバッファ３１ｂは、ラ
ッチした行アドレス信号RAをメモリコア４０の行アドレ
ス端子RAに出力し、列アドレスラッチ３２ｂは、ラッチ
した列アドレス信号CAを列アドレスカウンタ３８に出力
し、データラッチ２８ｂは、メモリコア４０のデータ入
出力端子DQおよび入出力バッファ１６ｂにデータ信号を
入出力する。
に、クロックバッファ２４ｂは、クロック信号CLKBをメ
モリコア４０のクロック端子CLKに出力し、コマンドラ
ッチ２６ｂは、ラッチしたコマンド信号CMDBを制御信号
ラッチ３６に出力し、行アドレスバッファ３１ｂは、ラ
ッチした行アドレス信号RAをメモリコア４０の行アドレ
ス端子RAに出力し、列アドレスラッチ３２ｂは、ラッチ
した列アドレス信号CAを列アドレスカウンタ３８に出力
し、データラッチ２８ｂは、メモリコア４０のデータ入
出力端子DQおよび入出力バッファ１６ｂにデータ信号を
入出力する。
【００２８】制御信号ラッチ３６は、受けたコマンド信
号CMDA、CMDBに応じてメモリコア４０を動作させるため
の行アドレスストローブ信号RAS、列アドレスストロー
ブ信号CAS、およびライトイネーブル信号WEを生成し、
生成した信号をメモリコア４０に出力する。また、制御
信号ラッチ３６は、読み出し動作および書き込み動作を
示す読み書きコマンド信号RWCMDを調停回路３４に出力
する。
号CMDA、CMDBに応じてメモリコア４０を動作させるため
の行アドレスストローブ信号RAS、列アドレスストロー
ブ信号CAS、およびライトイネーブル信号WEを生成し、
生成した信号をメモリコア４０に出力する。また、制御
信号ラッチ３６は、読み出し動作および書き込み動作を
示す読み書きコマンド信号RWCMDを調停回路３４に出力
する。
【００２９】列アドレスカウンタ３８は、モードレジス
タ１２ａ、１２ｂからのバースト長の情報、およびアド
レス信号ADDA、ADDBに応じて列アドレス信号CAを生成
し、メモリコア４０に出力する。調停回路３４は、アド
レス比較回路４２および調停制御回路４４を有してい
る。アドレス比較回路４２は、入出力ポートPORT-A、PO
RT-Bから供給されるアドレス信号ADDA、ADDBのうち行ア
ドレス信号RAを比較し、これ等信号の先着を判断する。
調停制御回路４４は、アドレス比較回路４２の比較結果
に応じて、ビジー信号/BSYA、/BSYBおよび内部回路を動
作させるためのイネーブル信号/ENA、/ENBを生成する。
タ１２ａ、１２ｂからのバースト長の情報、およびアド
レス信号ADDA、ADDBに応じて列アドレス信号CAを生成
し、メモリコア４０に出力する。調停回路３４は、アド
レス比較回路４２および調停制御回路４４を有してい
る。アドレス比較回路４２は、入出力ポートPORT-A、PO
RT-Bから供給されるアドレス信号ADDA、ADDBのうち行ア
ドレス信号RAを比較し、これ等信号の先着を判断する。
調停制御回路４４は、アドレス比較回路４２の比較結果
に応じて、ビジー信号/BSYA、/BSYBおよび内部回路を動
作させるためのイネーブル信号/ENA、/ENBを生成する。
【００３０】図３は、アドレス比較回路４２の詳細を示
している。アドレス比較回路４２は、２つのアドレス一
致回路４２ａおよびアドレスの先着を判断する比較器４
２ｂを有している。アドレス一致回路４２ａは、アドレ
ス信号ADDA、ADDBのうち行アドレス信号RAの各ビットを
比較する複数のEOR回路４２ｃ、およびEOR回路４２ｃに
それぞれ対応する複数のnMOSトランジスタ４２ｄを有し
ている。nMOSトランジスタ４２ｄは、ゲートをEOR回路
４２ｃの出力に接続し、ソースを接地し、ドレインを互
いに接続している。各EOR回路４２ｃは、入出力ポートP
ORT-A、PORT-Bの行アドレス信号RAのビット値が一致し
たとき、低レベルを出力し、行アドレス信号RAのビット
値が一致しないとき、高レベルを出力する。nMOSトラン
ジスタ４２ｄは、EOR回路４２ｃからの低レベルを受け
てオフし、高レベルを受けてオンする。すなわち、アド
レス一致回路４２ａから出力される一致信号/COIN1、/C
OIN2は、行アドレス信号RAの全ビットが一致したときに
フローティングになり、行アドレス信号が１ビットでも
異なるときに低レベルになる。２つのアドレス一致回路
４２ａは、図１に示したメモリブロックMBにおける図の
上側の端および下側の端（入出力回路１０側）にそれぞ
れ配置されている。アドレス一致回路４２ａを入出力回
路１０に近接して配置することで、アドレス信号ADDA、
ADDBのアドレス一致回路４２ａまでの伝搬遅延時間を短
くできる。この結果、アドレス信号ADDA、ADDBを早いタ
イミングで比較でき、高速動作が可能になる。
している。アドレス比較回路４２は、２つのアドレス一
致回路４２ａおよびアドレスの先着を判断する比較器４
２ｂを有している。アドレス一致回路４２ａは、アドレ
ス信号ADDA、ADDBのうち行アドレス信号RAの各ビットを
比較する複数のEOR回路４２ｃ、およびEOR回路４２ｃに
それぞれ対応する複数のnMOSトランジスタ４２ｄを有し
ている。nMOSトランジスタ４２ｄは、ゲートをEOR回路
４２ｃの出力に接続し、ソースを接地し、ドレインを互
いに接続している。各EOR回路４２ｃは、入出力ポートP
ORT-A、PORT-Bの行アドレス信号RAのビット値が一致し
たとき、低レベルを出力し、行アドレス信号RAのビット
値が一致しないとき、高レベルを出力する。nMOSトラン
ジスタ４２ｄは、EOR回路４２ｃからの低レベルを受け
てオフし、高レベルを受けてオンする。すなわち、アド
レス一致回路４２ａから出力される一致信号/COIN1、/C
OIN2は、行アドレス信号RAの全ビットが一致したときに
フローティングになり、行アドレス信号が１ビットでも
異なるときに低レベルになる。２つのアドレス一致回路
４２ａは、図１に示したメモリブロックMBにおける図の
上側の端および下側の端（入出力回路１０側）にそれぞ
れ配置されている。アドレス一致回路４２ａを入出力回
路１０に近接して配置することで、アドレス信号ADDA、
ADDBのアドレス一致回路４２ａまでの伝搬遅延時間を短
くできる。この結果、アドレス信号ADDA、ADDBを早いタ
イミングで比較でき、高速動作が可能になる。
【００３１】比較器４２ｂは、一致信号/COIN1、/COIN2
およびクロック信号CLKA、CLKBを受け、先着信号/FST
A、/FSTBを出力する。図４は、比較器４２ｂの詳細を示
している。比較器４２ｂは、クロック信号CLKA、CLKBの
立ち上がりエッジに同期して、それぞれ正のパルスPLS
A、PLSBを生成するパルス発生器４２ｅ、およびパルスP
LSA、PLSBを入力端子で受けるフリップフロップ４２ｆ
を有している。比較器４２ｂは、パルスPLSA、PLSBを出
力するインバータの入力でそれぞれ一致信号/COIN1、/C
OIN2を受けている。比較器４２ｂ内でパルスを生成する
NANDゲートは、その素子サイズを小さくして形成されて
いる。このため、NANDゲートが出力する信号と一致信号
/COIN1、/COIN2とが衝突したとき、一致信号/COIN1、/C
OIN2が優先される。フリップフロップ４２ｆは、パルス
PLSAを受けたときに先着信号/FSTAを低レベルにし、パ
ルスPLSBを受けたときに先着信号/FSTBを低レベルにす
る。
およびクロック信号CLKA、CLKBを受け、先着信号/FST
A、/FSTBを出力する。図４は、比較器４２ｂの詳細を示
している。比較器４２ｂは、クロック信号CLKA、CLKBの
立ち上がりエッジに同期して、それぞれ正のパルスPLS
A、PLSBを生成するパルス発生器４２ｅ、およびパルスP
LSA、PLSBを入力端子で受けるフリップフロップ４２ｆ
を有している。比較器４２ｂは、パルスPLSA、PLSBを出
力するインバータの入力でそれぞれ一致信号/COIN1、/C
OIN2を受けている。比較器４２ｂ内でパルスを生成する
NANDゲートは、その素子サイズを小さくして形成されて
いる。このため、NANDゲートが出力する信号と一致信号
/COIN1、/COIN2とが衝突したとき、一致信号/COIN1、/C
OIN2が優先される。フリップフロップ４２ｆは、パルス
PLSAを受けたときに先着信号/FSTAを低レベルにし、パ
ルスPLSBを受けたときに先着信号/FSTBを低レベルにす
る。
【００３２】図５は、入出力ポートPORT-A、PORT-Bに供
給された行アドレス信号が一致したときの比較器４２ｂ
の動作を示している。この例では、クロック信号CLKA、
CLKBの周期は同一である。図３に示したアドレス一致回
路４２ａは、行アドレス信号RAが一致したとき、一致信
号/COIN1、/COIN2をいずれもフローティング（Hi-Z）に
する。このため、クロック信号CLKA、CLKBの立ち上がり
エッジに同期してそれぞれパルスPLSA、PLSBが生成され
る（図５（ａ））。図４に示したフリップフロップ４２
ｆは、先に受けたパルスPLSAに応答して先着信号/FSTA
を活性化する（図５（ｂ））。後に受けたパルスPLSBに
応答する先着信号/FSTBは、先着信号/FSTAの非活性化後
に活性化される（図５（ｃ））。
給された行アドレス信号が一致したときの比較器４２ｂ
の動作を示している。この例では、クロック信号CLKA、
CLKBの周期は同一である。図３に示したアドレス一致回
路４２ａは、行アドレス信号RAが一致したとき、一致信
号/COIN1、/COIN2をいずれもフローティング（Hi-Z）に
する。このため、クロック信号CLKA、CLKBの立ち上がり
エッジに同期してそれぞれパルスPLSA、PLSBが生成され
る（図５（ａ））。図４に示したフリップフロップ４２
ｆは、先に受けたパルスPLSAに応答して先着信号/FSTA
を活性化する（図５（ｂ））。後に受けたパルスPLSBに
応答する先着信号/FSTBは、先着信号/FSTAの非活性化後
に活性化される（図５（ｃ））。
【００３３】図６は、入出力ポートPORT-A、PORT-Bに供
給された行アドレス信号RAが一致しないときの比較器４
２ｂの動作を示している。この例においても、クロック
信号CLKA、CLKBの周期は同一である。アドレス一致回路
４２ａは、行アドレス信号RAが１ビットでも一致しない
場合、一致信号/COIN1、/COIN2をいずれも低レベルにす
る（図６（ａ））。このため、図４に示したパルス発生
器４２ｅは、クロック信号CLKA、CLKBにかかわらずパル
スPLSA、PLSBを強制的に低レベルにする（図６
（ｂ））。この結果、先着信号/FSTA、/FSTBは、高レベ
ルに保持される（図６（ｃ））。
給された行アドレス信号RAが一致しないときの比較器４
２ｂの動作を示している。この例においても、クロック
信号CLKA、CLKBの周期は同一である。アドレス一致回路
４２ａは、行アドレス信号RAが１ビットでも一致しない
場合、一致信号/COIN1、/COIN2をいずれも低レベルにす
る（図６（ａ））。このため、図４に示したパルス発生
器４２ｅは、クロック信号CLKA、CLKBにかかわらずパル
スPLSA、PLSBを強制的に低レベルにする（図６
（ｂ））。この結果、先着信号/FSTA、/FSTBは、高レベ
ルに保持される（図６（ｃ））。
【００３４】図７は、クロック信号CLKA、CLKBの周期が
異なる場合、入出力ポートPORT-A、PORT-Bに供給された
行アドレス信号RAが一致したときの比較器４２ｂの動作
を示している。この例では、クロック信号CLKBの周期
は、クロック信号CLKAの周期の２倍に設定されている。
行アドレス信号RAは、クロック信号CLKA、CLKBの立ち上
がりエッジに同期してそれぞれ取り込まれる。図中、実
線の行アドレス信号RAは、入出力ポートPORT-A、PORT-B
を介して供給された信号を示し、破線の行アドレス信号
RAは、図２に示した行アドレスラッチ３０ａ、３０ｂに
ラッチされた信号を示している。
異なる場合、入出力ポートPORT-A、PORT-Bに供給された
行アドレス信号RAが一致したときの比較器４２ｂの動作
を示している。この例では、クロック信号CLKBの周期
は、クロック信号CLKAの周期の２倍に設定されている。
行アドレス信号RAは、クロック信号CLKA、CLKBの立ち上
がりエッジに同期してそれぞれ取り込まれる。図中、実
線の行アドレス信号RAは、入出力ポートPORT-A、PORT-B
を介して供給された信号を示し、破線の行アドレス信号
RAは、図２に示した行アドレスラッチ３０ａ、３０ｂに
ラッチされた信号を示している。
【００３５】行アドレス信号RAが一致したとき、一致信
号/COIN1、/COIN2は、図５と同様にいずれもフローティ
ング（Hi-Z）になる。一致信号/COIN1、/COIN2がフロー
ティングになることで、図４に示したパルス発生器４２
ｅが有効になり、クロック信号CLKA、CLKBの立ち上がり
エッジに同期してそれぞれパルスPLSA、PLSBおよび先着
信号/FSTA、/FSTBが生成される。
号/COIN1、/COIN2は、図５と同様にいずれもフローティ
ング（Hi-Z）になる。一致信号/COIN1、/COIN2がフロー
ティングになることで、図４に示したパルス発生器４２
ｅが有効になり、クロック信号CLKA、CLKBの立ち上がり
エッジに同期してそれぞれパルスPLSA、PLSBおよび先着
信号/FSTA、/FSTBが生成される。
【００３６】図８は、図２に示した調停回路３４におけ
る調停制御回路４４を示している。調停制御回路４４
は、入出力ポートPORT-A、PORT-Bにそれぞれ対応して、
制御回路４４ａ、４４ｂを有している。制御回路４４ａ
は、リセット信号RESETA、遅延クロック信号DCLKA、ア
クティブコマンド信号ACTA、先着信号/FSTA,およびビジ
ー信号/BSYAを受け、イネーブル信号/ENAおよびビジー
信号/BSYBを出力している。制御回路４４ｂは、リセッ
ト信号RESETB、遅延クロック信号DCLKB、アクティブコ
マンド信号ACTB、先着信号/FSTB、およびビジー信号/BS
YBを受け、イネーブル信号/ENBおよびビジー信号/BSYA
を出力している。
る調停制御回路４４を示している。調停制御回路４４
は、入出力ポートPORT-A、PORT-Bにそれぞれ対応して、
制御回路４４ａ、４４ｂを有している。制御回路４４ａ
は、リセット信号RESETA、遅延クロック信号DCLKA、ア
クティブコマンド信号ACTA、先着信号/FSTA,およびビジ
ー信号/BSYAを受け、イネーブル信号/ENAおよびビジー
信号/BSYBを出力している。制御回路４４ｂは、リセッ
ト信号RESETB、遅延クロック信号DCLKB、アクティブコ
マンド信号ACTB、先着信号/FSTB、およびビジー信号/BS
YBを受け、イネーブル信号/ENBおよびビジー信号/BSYA
を出力している。
【００３７】リセット信号RESETA、RESETBは、入出力ポ
ートPORT-A、PORT-Bに対応する読み出し動作および書き
込み動作が完了したときにそれぞれ所定の期間活性化さ
れる。遅延クロック信号DCLKA、DCLKBは、クロック信号
CLKA、CLKBを遅延させた信号である。アクティブコマン
ド信号ACTA、ACTBは、入出力ポートPORT-A、PORT-Bにア
クティブコマンドACTが供給されたとき活性化される。
ートPORT-A、PORT-Bに対応する読み出し動作および書き
込み動作が完了したときにそれぞれ所定の期間活性化さ
れる。遅延クロック信号DCLKA、DCLKBは、クロック信号
CLKA、CLKBを遅延させた信号である。アクティブコマン
ド信号ACTA、ACTBは、入出力ポートPORT-A、PORT-Bにア
クティブコマンドACTが供給されたとき活性化される。
【００３８】図９は、入出力ポートPORT-A、PORT-Bに供
給された行アドレス信号が一致したときの調停制御回路
４４の動作を示している。この例では、クロック信号CL
KA、CLKBの周期は同一である。クロック信号CLKAに同期
してアクティブコマンドACTが供給され、その直後にク
ロック信号CLKBに同期してアクティブコマンドACTが供
給される。
給された行アドレス信号が一致したときの調停制御回路
４４の動作を示している。この例では、クロック信号CL
KA、CLKBの周期は同一である。クロック信号CLKAに同期
してアクティブコマンドACTが供給され、その直後にク
ロック信号CLKBに同期してアクティブコマンドACTが供
給される。
【００３９】制御回路４４ａは、遅延クロック信号DCLK
Aの立ち上がりエッジに同期して低レベルの先着信号/FS
TAを取り込み、ビジー信号/BSYBを活性化する（図９
（ａ））。制御回路４４ａは、アクティブコマンド信号
ACTAの活性化およびビジー信号/BSYAの非活性化を受
け、イネーブル信号/ENAを活性化する（図９（ｂ））。
制御回路４４ｂは、遅延クロック信号DCLKBの立ち上が
りエッジに同期して高レベルの先着信号/FSTBを取り込
むため、ビジー信号/BSYAは活性化されない（図９
（ｃ））。制御回路４４ｂは、アクティブコマンド信号
ACTBの活性化を受けるが、ビジー信号/BSYBが活性化さ
れているため、イネーブル信号/ENBを活性化しない（図
９（ｄ））。
Aの立ち上がりエッジに同期して低レベルの先着信号/FS
TAを取り込み、ビジー信号/BSYBを活性化する（図９
（ａ））。制御回路４４ａは、アクティブコマンド信号
ACTAの活性化およびビジー信号/BSYAの非活性化を受
け、イネーブル信号/ENAを活性化する（図９（ｂ））。
制御回路４４ｂは、遅延クロック信号DCLKBの立ち上が
りエッジに同期して高レベルの先着信号/FSTBを取り込
むため、ビジー信号/BSYAは活性化されない（図９
（ｃ））。制御回路４４ｂは、アクティブコマンド信号
ACTBの活性化を受けるが、ビジー信号/BSYBが活性化さ
れているため、イネーブル信号/ENBを活性化しない（図
９（ｄ））。
【００４０】イネーブル信号/ENAの活性化により、入出
力ポートPORT-Aに供給された信号が、メモリコア４０に
伝達される。メモリコア４０は、活性化され、入出力ポ
ートPORT-Aを介して供給される読み出しコマンドRDに応
じて読み出し動作を実行する。読み出し動作の完了後、
制御回路４４ａは、リセット信号RESETAの活性化を受
け、イネーブル信号/ENAおよびビジー信号/BSYBを非活
性化する（図９（ｅ））。
力ポートPORT-Aに供給された信号が、メモリコア４０に
伝達される。メモリコア４０は、活性化され、入出力ポ
ートPORT-Aを介して供給される読み出しコマンドRDに応
じて読み出し動作を実行する。読み出し動作の完了後、
制御回路４４ａは、リセット信号RESETAの活性化を受
け、イネーブル信号/ENAおよびビジー信号/BSYBを非活
性化する（図９（ｅ））。
【００４１】次に、上述したマルチポートメモリＭの動
作を説明する。図１０は、入出力ポートPORT-A、PORT-B
に供給された行アドレス信号RAが一致したときの動作を
示している。この例では、クロック信号CLKA、CLKBの周
期は同一であり、クロック信号CLKAの位相は、クロック
信号CLKBの位相より若干進んでいる。入出力ポートPORT
-A、PORT-Bにおけるバースト長は、モードレジスタ１２
ａ、１２ｂによってともに"４"に設定されている。バー
スト長は、１回の書き込み動作または読み出し動作で入
出力されるデータの数である。
作を説明する。図１０は、入出力ポートPORT-A、PORT-B
に供給された行アドレス信号RAが一致したときの動作を
示している。この例では、クロック信号CLKA、CLKBの周
期は同一であり、クロック信号CLKAの位相は、クロック
信号CLKBの位相より若干進んでいる。入出力ポートPORT
-A、PORT-Bにおけるバースト長は、モードレジスタ１２
ａ、１２ｂによってともに"４"に設定されている。バー
スト長は、１回の書き込み動作または読み出し動作で入
出力されるデータの数である。
【００４２】入出力ポートPORT-Aは、クロック信号CLKA
の立ち上がりエッジに同期してアクティブコマンドACT
（コマンド信号CMDA）および行アドレス信号RA（アドレ
ス信号ADDA）を受ける（図１０（ａ））。入出力ポート
PORT-Bは、入出力ポートPORT-Aによる信号の受信直後
に、クロック信号CLKBの立ち上がりエッジに同期してア
クティブコマンドACT（コマンド信号CMDB）および行ア
ドレス信号RA（アドレス信号ADDB）を受ける（図１０
（ｂ））。ここで、コマンド信号CMDA、CMDB、アドレス
信号ADDA、ADDBは、クロック信号CLKA、CLKBの立ち上が
りエッジに対してそれぞれ所定のセットアップ時間tSだ
け前に確定される（タイミング仕様）。
の立ち上がりエッジに同期してアクティブコマンドACT
（コマンド信号CMDA）および行アドレス信号RA（アドレ
ス信号ADDA）を受ける（図１０（ａ））。入出力ポート
PORT-Bは、入出力ポートPORT-Aによる信号の受信直後
に、クロック信号CLKBの立ち上がりエッジに同期してア
クティブコマンドACT（コマンド信号CMDB）および行ア
ドレス信号RA（アドレス信号ADDB）を受ける（図１０
（ｂ））。ここで、コマンド信号CMDA、CMDB、アドレス
信号ADDA、ADDBは、クロック信号CLKA、CLKBの立ち上が
りエッジに対してそれぞれ所定のセットアップ時間tSだ
け前に確定される（タイミング仕様）。
【００４３】ポートPORT-Bに供給された行アドレス信号
RAは、ポートPORT-Aに供給された行アドレス信号RAと同
じため、図５に示したように、先着信号/FSTA、/FSTBが
順次生成される。調停制御回路４４は、図９で説明した
ように、先着信号/FSTA、/FSTBに応じてイネーブル信号
/ENAおよびビジー信号/BSYBを活性化する（図１０
（ｃ）、（ｄ））。このように、アドレス信号の先着
は、セットアップ時間tS内に供給された行アドレス信号
RAを使用して、位相の早いクロック信号（この例ではCL
KA）の立ち上がりエッジで判断される。この後、イネー
ブル信号/ENAの活性化により、行アドレス信号RAに対応
するメモリコア４０が動作する（図１０（ｅ））。
RAは、ポートPORT-Aに供給された行アドレス信号RAと同
じため、図５に示したように、先着信号/FSTA、/FSTBが
順次生成される。調停制御回路４４は、図９で説明した
ように、先着信号/FSTA、/FSTBに応じてイネーブル信号
/ENAおよびビジー信号/BSYBを活性化する（図１０
（ｃ）、（ｄ））。このように、アドレス信号の先着
は、セットアップ時間tS内に供給された行アドレス信号
RAを使用して、位相の早いクロック信号（この例ではCL
KA）の立ち上がりエッジで判断される。この後、イネー
ブル信号/ENAの活性化により、行アドレス信号RAに対応
するメモリコア４０が動作する（図１０（ｅ））。
【００４４】入出力ポートPORT-Bに接続されたCPU等の
コントローラは、ビジー信号/BSYBを受けてマルチポー
トメモリＭに供給したアクティブコマンドACTが無効で
あると判断する。入出力ポートPORT-Aは、次のクロック
信号CLKAの立ち上がりエッジに同期して読み出しコマン
ドRD（コマンド信号CMDA）および列アドレス信号CA（ア
ドレス信号ADDA）を受ける（図１０（ｆ））。入出力ポ
ートPORT-Bは、次のクロック信号CLKBの立ち上がりエッ
ジに同期して読み出しコマンドRD（コマンド信号CMDB）
および列アドレス信号CA（アドレス信号ADDB）を受ける
（図１０（ｇ））。読み出しコマンドRD（または書き込
みコマンドWR）は、アクティブコマンドACTの供給後、
次のクロック信号CLKA、CLKBに同期して供給される（タ
イミング仕様）。なお、入出力ポートPORT-Bに接続され
たコントローラは、ビジー信号/BSYBに応じて読み出し
コマンドRDおよび列アドレス信号CAを出力しない場合も
ある。
コントローラは、ビジー信号/BSYBを受けてマルチポー
トメモリＭに供給したアクティブコマンドACTが無効で
あると判断する。入出力ポートPORT-Aは、次のクロック
信号CLKAの立ち上がりエッジに同期して読み出しコマン
ドRD（コマンド信号CMDA）および列アドレス信号CA（ア
ドレス信号ADDA）を受ける（図１０（ｆ））。入出力ポ
ートPORT-Bは、次のクロック信号CLKBの立ち上がりエッ
ジに同期して読み出しコマンドRD（コマンド信号CMDB）
および列アドレス信号CA（アドレス信号ADDB）を受ける
（図１０（ｇ））。読み出しコマンドRD（または書き込
みコマンドWR）は、アクティブコマンドACTの供給後、
次のクロック信号CLKA、CLKBに同期して供給される（タ
イミング仕様）。なお、入出力ポートPORT-Bに接続され
たコントローラは、ビジー信号/BSYBに応じて読み出し
コマンドRDおよび列アドレス信号CAを出力しない場合も
ある。
【００４５】メモリブロックMBは、入出力ポートPORT-A
に供給された列アドレス信号CAに対応するメモリセルか
ら読み出したデータを、データ信号DQA（Q0-Q3）として
順次出力する（図１０（ｈ））。データ信号DQAは、読
み出しコマンドRDの受け付けから２クロック後に出力さ
れる。メモリコア４０は、バースト長（＝４）に対応す
る数のデータ信号DQAを出力した後、プリチャージ動作
を実行し（図１０（ｉ））、メモリサイクルを完了す
る。イネーブル信号/ENAは、読み出し動作の完了に応答
して非活性化される（図１０（ｊ））。ここで、プリチ
ャージ動作は、メモリセルに入出力するデータを伝える
ビット線を所定の電位にチャージし、行アドレスに関係
する回路を非活性化する動作である。すなわち、プリチ
ャージ動作は、メモリ動作の都度自動的に実行される。
プリチャージ動作のタイミングは、モードレジスタに保
持された入出力ポートPORT-A、PORT-Bのバースト長のう
ち、大きい方に依存して設定される。この実施形態で
は、バースト長が"4"の場合、メモリサイクル（読み出
し動作および書き込み動作に要する期間）は、４クロッ
クサイクルに固定される。すなわち、読み出し動作およ
び書き込み動作は、アクティブコマンドの受け付けから
常に所定の時間後に終了する。
に供給された列アドレス信号CAに対応するメモリセルか
ら読み出したデータを、データ信号DQA（Q0-Q3）として
順次出力する（図１０（ｈ））。データ信号DQAは、読
み出しコマンドRDの受け付けから２クロック後に出力さ
れる。メモリコア４０は、バースト長（＝４）に対応す
る数のデータ信号DQAを出力した後、プリチャージ動作
を実行し（図１０（ｉ））、メモリサイクルを完了す
る。イネーブル信号/ENAは、読み出し動作の完了に応答
して非活性化される（図１０（ｊ））。ここで、プリチ
ャージ動作は、メモリセルに入出力するデータを伝える
ビット線を所定の電位にチャージし、行アドレスに関係
する回路を非活性化する動作である。すなわち、プリチ
ャージ動作は、メモリ動作の都度自動的に実行される。
プリチャージ動作のタイミングは、モードレジスタに保
持された入出力ポートPORT-A、PORT-Bのバースト長のう
ち、大きい方に依存して設定される。この実施形態で
は、バースト長が"4"の場合、メモリサイクル（読み出
し動作および書き込み動作に要する期間）は、４クロッ
クサイクルに固定される。すなわち、読み出し動作およ
び書き込み動作は、アクティブコマンドの受け付けから
常に所定の時間後に終了する。
【００４６】データQ1を出力するクロック信号CLKAに同
期して、入出力ポートPORT-Aに次のアクティブコマンド
ACTが供給される（図１０（ｋ））。このとき、コマン
ド信号CMDBは、入出力ポートPORT-Bに供給されないた
め、図３に示したアドレス比較回路４２での行アドレス
信号RAの比較は不一致になる。このため、ビジー信号/B
SYA、/BSYBは活性化されず、イネーブル信号/ENAのみ活
性化される（図１０（ｌ））。先着信号/FSTA、/FSTB
は、図６に示したように高レベルに保持される。
期して、入出力ポートPORT-Aに次のアクティブコマンド
ACTが供給される（図１０（ｋ））。このとき、コマン
ド信号CMDBは、入出力ポートPORT-Bに供給されないた
め、図３に示したアドレス比較回路４２での行アドレス
信号RAの比較は不一致になる。このため、ビジー信号/B
SYA、/BSYBは活性化されず、イネーブル信号/ENAのみ活
性化される（図１０（ｌ））。先着信号/FSTA、/FSTB
は、図６に示したように高レベルに保持される。
【００４７】そして、上述と同様に入出力ポートPORT-A
に供給される行アドレス信号RAに応じてメモリコア４０
が動作する（図１０（ｍ））。メモリブロックMBは、次
のクロック信号CLKAに同期して供給される読み出しコマ
ンドRDおよび列アドレス信号CAに応じて、データ信号DQ
A（Q0-Q3）を順次出力する（図１０（ｎ））。入出力ポ
ートPORT-Aに対応するメモリコア４０の動作が完了した
後、アクティブコマンドACTおよび読み出しコマンドRD
が入出力ポートPORT-Bに順次供給される（図１０
（ｏ））。このとき、コマンド信号CMDAは、入出力ポー
トPORT-Aに供給されないため、入出力ポートPORT-Bに対
応してメモリコア４０が動作し、データ信号DQBが出力
される（図１０（ｐ））。
に供給される行アドレス信号RAに応じてメモリコア４０
が動作する（図１０（ｍ））。メモリブロックMBは、次
のクロック信号CLKAに同期して供給される読み出しコマ
ンドRDおよび列アドレス信号CAに応じて、データ信号DQ
A（Q0-Q3）を順次出力する（図１０（ｎ））。入出力ポ
ートPORT-Aに対応するメモリコア４０の動作が完了した
後、アクティブコマンドACTおよび読み出しコマンドRD
が入出力ポートPORT-Bに順次供給される（図１０
（ｏ））。このとき、コマンド信号CMDAは、入出力ポー
トPORT-Aに供給されないため、入出力ポートPORT-Bに対
応してメモリコア４０が動作し、データ信号DQBが出力
される（図１０（ｐ））。
【００４８】なお、特に図示していないが、メモリセル
のキャパシタに電荷を再書き込みするリフレッシュ動作
は、リフレッシュするメモリコア４０を指定する行アド
レス信号RAと、リフレッシュコマンドとが、クロック信
号の立ち上がりエッジに同期して供給されることで実行
される。リフレッシュは、入出力ポートPORT-A、PORT-B
のいずれからも要求できる。このように、リフレッシュ
動作は、外部から供給されるアドレス信号に応じてメモ
リコア４０単位で実行される。
のキャパシタに電荷を再書き込みするリフレッシュ動作
は、リフレッシュするメモリコア４０を指定する行アド
レス信号RAと、リフレッシュコマンドとが、クロック信
号の立ち上がりエッジに同期して供給されることで実行
される。リフレッシュは、入出力ポートPORT-A、PORT-B
のいずれからも要求できる。このように、リフレッシュ
動作は、外部から供給されるアドレス信号に応じてメモ
リコア４０単位で実行される。
【００４９】図１１は、クロック信号CLKA、CLKBの周期
は同一で、クロック信号CLKAの位相がクロック信号CLKB
の位相より半クロック以上進んでいるときの動作を示し
ている。マルチポートメモリＭに供給されるコマンド信
号CMDA、CMDBおよびアドレス信号ADDA、ADDBの値は、図
１０と同じである。この例では、アクティブコマンドAC
Tおよび行アドレス信号RAが入出力ポートPORT-Aに供給
されたとき（図１１（ａ））、コマンド信号CMDBおよび
アドレス信号ADDBは、まだ入出力ポートPORT-Bに供給さ
れていない。このため、イネーブル信号/ENAが活性化さ
れ（図１１（ｂ））、入出力ポートPORT-Aに対応してメ
モリコア４０が動作する（図１１（ｃ））。この後、ア
クティブコマンドACTと、入出力ポートPORT-Aと同じ行
アドレス信号RAとが、入出力ポートPORT-Bに供給される
（図１１（ｄ））。
は同一で、クロック信号CLKAの位相がクロック信号CLKB
の位相より半クロック以上進んでいるときの動作を示し
ている。マルチポートメモリＭに供給されるコマンド信
号CMDA、CMDBおよびアドレス信号ADDA、ADDBの値は、図
１０と同じである。この例では、アクティブコマンドAC
Tおよび行アドレス信号RAが入出力ポートPORT-Aに供給
されたとき（図１１（ａ））、コマンド信号CMDBおよび
アドレス信号ADDBは、まだ入出力ポートPORT-Bに供給さ
れていない。このため、イネーブル信号/ENAが活性化さ
れ（図１１（ｂ））、入出力ポートPORT-Aに対応してメ
モリコア４０が動作する（図１１（ｃ））。この後、ア
クティブコマンドACTと、入出力ポートPORT-Aと同じ行
アドレス信号RAとが、入出力ポートPORT-Bに供給される
（図１１（ｄ））。
【００５０】図８に示した制御回路４４ｂは、先着信号
/FSTAの活性化およびイネーブル信号/ENAの活性化に応
じて、ビジー信号/BSYBを活性化する（図１１
（ｅ））。入出力ポートPORT-Bに接続されたCPU等のコ
ントローラは、ビジー信号/BSYBを受けてマルチポート
メモリＭに供給したアクティブコマンドACTが無効であ
ると判断する。この後の動作は、上述した図１０と同一
である。
/FSTAの活性化およびイネーブル信号/ENAの活性化に応
じて、ビジー信号/BSYBを活性化する（図１１
（ｅ））。入出力ポートPORT-Bに接続されたCPU等のコ
ントローラは、ビジー信号/BSYBを受けてマルチポート
メモリＭに供給したアクティブコマンドACTが無効であ
ると判断する。この後の動作は、上述した図１０と同一
である。
【００５１】図１２は、入出力ポートPORT-A、PORT-Bに
ほぼ同時に供給された行アドレス信号RAが互いに異なる
ときの動作を示している。クロック信号CLKA、CLKBの周
期は同一であり、クロック信号CLKAの位相がクロック信
号CLKBの位相より若干進んでいる。バースト長は、モー
ドレジスタ１２により、入出力ポートPORT-A、PORT-Bと
もに"４"に設定されている。
ほぼ同時に供給された行アドレス信号RAが互いに異なる
ときの動作を示している。クロック信号CLKA、CLKBの周
期は同一であり、クロック信号CLKAの位相がクロック信
号CLKBの位相より若干進んでいる。バースト長は、モー
ドレジスタ１２により、入出力ポートPORT-A、PORT-Bと
もに"４"に設定されている。
【００５２】行アドレス信号RAが異なる場合、動作する
メモリコア４０が異なるため、図４に示した比較器４２
ｂは、先着信号/FSTA、/FSTBをともに非活性化する。す
なわち、アドレスの調停動作は実行されない。調停制御
回路４４は、先着信号/FSTA、/FSTBの非活性化およびア
クティブコマンド信号ACTA、ACTBの活性化を受け、イネ
ーブル信号/ENA、/ENBを活性化する（図１２（ａ）、
（ｂ））。このため、入出力ポートPORT-Aに供給された
アクティブコマンドACTおよび行アドレス信号RAに応じ
て、所定のメモリコア４０が動作し（図１２（ｃ））、
入出力ポートPORT-Bに供給されたアクティブコマンドAC
Tおよび行アドレス信号RAに応じて、別のメモリコア４
０が動作する（図１２（ｄ））。すなわち、入出力ポー
トPORT-A、PORT-Bは、それぞれ独立に動作する。行アド
レス信号RAが互いに異なるため、ビジー信号/BSYA、/BS
YBはいずれも活性化されない。
メモリコア４０が異なるため、図４に示した比較器４２
ｂは、先着信号/FSTA、/FSTBをともに非活性化する。す
なわち、アドレスの調停動作は実行されない。調停制御
回路４４は、先着信号/FSTA、/FSTBの非活性化およびア
クティブコマンド信号ACTA、ACTBの活性化を受け、イネ
ーブル信号/ENA、/ENBを活性化する（図１２（ａ）、
（ｂ））。このため、入出力ポートPORT-Aに供給された
アクティブコマンドACTおよび行アドレス信号RAに応じ
て、所定のメモリコア４０が動作し（図１２（ｃ））、
入出力ポートPORT-Bに供給されたアクティブコマンドAC
Tおよび行アドレス信号RAに応じて、別のメモリコア４
０が動作する（図１２（ｄ））。すなわち、入出力ポー
トPORT-A、PORT-Bは、それぞれ独立に動作する。行アド
レス信号RAが互いに異なるため、ビジー信号/BSYA、/BS
YBはいずれも活性化されない。
【００５３】以上、この実施形態では、同一のメモリコ
ア４０を示す行アドレス信号RAをそれぞれクロック信号
CLKA、CLKBに同期して入出力ポートPORT-A、PORT-Bで受
けたとき、先に受けた行アドレス信号RAに応じてメモリ
コア４０を動作した。すなわち、クロック同期式のマル
チポートメモリＭを構成できる。
ア４０を示す行アドレス信号RAをそれぞれクロック信号
CLKA、CLKBに同期して入出力ポートPORT-A、PORT-Bで受
けたとき、先に受けた行アドレス信号RAに応じてメモリ
コア４０を動作した。すなわち、クロック同期式のマル
チポートメモリＭを構成できる。
【００５４】調停回路３４は、行アドレス信号RAを比較
するだけでよいため、簡易に構成できる。この結果、マ
ルチポートメモリＭのチップサイズを小さくできる。各
入出力ポートPORT-A、PORT-Bがそれぞれクロック端子CL
KA、CLKBを有しているため、入出力ポートPORT-A、PORT
-B毎にクロック信号CLKA、CLKBの周波数を設定できる。
すなわち、マルチポートメモリＭに様々な動作周波数の
複数のコントローラを接続できる。
するだけでよいため、簡易に構成できる。この結果、マ
ルチポートメモリＭのチップサイズを小さくできる。各
入出力ポートPORT-A、PORT-Bがそれぞれクロック端子CL
KA、CLKBを有しているため、入出力ポートPORT-A、PORT
-B毎にクロック信号CLKA、CLKBの周波数を設定できる。
すなわち、マルチポートメモリＭに様々な動作周波数の
複数のコントローラを接続できる。
【００５５】クロック信号CLKA、CLKBの立ち上がりエッ
ジより前に確定する行アドレス信号RAを使用してアドレ
スの先着を判断した。すなわち、アドレス信号のセット
アップ時間tSを利用してアドレスの先着を判断した。こ
のため、メモリコア４０が動作を開始する前に優先させ
る入出力ポートを決定することができ、メモリ動作を高
速に実行できる。アドレス信号の先着を位相の早いクロ
ック信号CLKA（またはCLKB）の立ち上がりエッジで判断
することで、より高速にメモリ動作を実行できる。
ジより前に確定する行アドレス信号RAを使用してアドレ
スの先着を判断した。すなわち、アドレス信号のセット
アップ時間tSを利用してアドレスの先着を判断した。こ
のため、メモリコア４０が動作を開始する前に優先させ
る入出力ポートを決定することができ、メモリ動作を高
速に実行できる。アドレス信号の先着を位相の早いクロ
ック信号CLKA（またはCLKB）の立ち上がりエッジで判断
することで、より高速にメモリ動作を実行できる。
【００５６】調停回路３４において、アドレス比較回路
４２で行アドレス信号RAを比較し、調停制御回路４４で
アクティブコマンドACTを取り込んだクロック信号CLK
A、CLKBに同期してアドレスの一致判定をした。このよ
うに、行アドレス信号RAは、常に所定のタイミング（ク
ロック信号のエッジ）で比較されるため、メモリ動作に
関係しないアドレス信号によるメモリコア４０の誤動作
を防止できる。
４２で行アドレス信号RAを比較し、調停制御回路４４で
アクティブコマンドACTを取り込んだクロック信号CLK
A、CLKBに同期してアドレスの一致判定をした。このよ
うに、行アドレス信号RAは、常に所定のタイミング（ク
ロック信号のエッジ）で比較されるため、メモリ動作に
関係しないアドレス信号によるメモリコア４０の誤動作
を防止できる。
【００５７】図１３は、本発明のマルチポートメモリお
よびマルチポートメモリの制御方法の第２の実施形態を
示している。この実施形態は、請求項１、請求項２、お
よび請求項８に対応している。第１の実施形態と同一要
素については、同一の符号を付し、これ等については、
詳細な説明を省略する。この実施形態では、一つのメモ
リブロックMB（図の太枠）が、第１の実施形態の４分の
１に大きさで形成されている。すなわち、同時に活性化
されるセンスアンプの数は、第１の実施形態の４分の１
になる。メモリブロックMBの大きさ以外は、第１の実施
形態と同じである。図１３のマルチポートメモリＭは、
同時に動作するセンスアンプの数が少ないため、メモリ
動作時の消費電力が低減される。
よびマルチポートメモリの制御方法の第２の実施形態を
示している。この実施形態は、請求項１、請求項２、お
よび請求項８に対応している。第１の実施形態と同一要
素については、同一の符号を付し、これ等については、
詳細な説明を省略する。この実施形態では、一つのメモ
リブロックMB（図の太枠）が、第１の実施形態の４分の
１に大きさで形成されている。すなわち、同時に活性化
されるセンスアンプの数は、第１の実施形態の４分の１
になる。メモリブロックMBの大きさ以外は、第１の実施
形態と同じである。図１３のマルチポートメモリＭは、
同時に動作するセンスアンプの数が少ないため、メモリ
動作時の消費電力が低減される。
【００５８】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、消費電力を低減できる。図１４は、本
発明のマルチポートメモリおよびマルチポートメモリの
制御方法の第３の実施形態を示している。この実施形態
は、請求項３、請求項４、および請求項９に対応してい
る。第１の実施形態と同一要素については、同一の符号
を付し、これ等については、詳細な説明を省略する。
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、消費電力を低減できる。図１４は、本
発明のマルチポートメモリおよびマルチポートメモリの
制御方法の第３の実施形態を示している。この実施形態
は、請求項３、請求項４、および請求項９に対応してい
る。第１の実施形態と同一要素については、同一の符号
を付し、これ等については、詳細な説明を省略する。
【００５９】この実施形態では、各メモリブロックMBに
おいて、データラッチ２８とメモリコア４０との間に、
データ信号DQA、DQBを一時蓄えるデータレジスタ４６
ａ、４６ｂ（バッファ）がそれぞれ配置されている。デ
ータレジスタ４６ａ、４６ｂは、入出力ポートPORT-A、
PORT-Bのいずれかに対応して動作する。また、調停回路
３４の調停制御回路４８が第１の実施形態の調停制御回
路４４と相違している。調停制御回路４８は、ビジー信
号/BSYA、/BSYBを出力せず、入出力回路１０には、ビジ
ーバッファは形成されていない。その他の構成は、第１
の実施形態とほぼ同一である。すなわち、入出力ポート
PORT-A、PORT-Bにおいて、クロック信号CLKA、CLKB、ア
ドレス信号ADDA、ADDB、コマンド信号CMDA、CMDB、およ
びデータ信号DQA、DQBは、それぞれクロック端子、アド
レス端子、コマンド端子、およびデータ入出力端子を介
して伝達される。メモリブロックMBは、DRAMのメモリコ
ア４０、および図示しない制御回路・デコーダ等を有し
ている。メモリセルは、データ信号の値に応じた電荷を
蓄えるキャパシタを有している。
おいて、データラッチ２８とメモリコア４０との間に、
データ信号DQA、DQBを一時蓄えるデータレジスタ４６
ａ、４６ｂ（バッファ）がそれぞれ配置されている。デ
ータレジスタ４６ａ、４６ｂは、入出力ポートPORT-A、
PORT-Bのいずれかに対応して動作する。また、調停回路
３４の調停制御回路４８が第１の実施形態の調停制御回
路４４と相違している。調停制御回路４８は、ビジー信
号/BSYA、/BSYBを出力せず、入出力回路１０には、ビジ
ーバッファは形成されていない。その他の構成は、第１
の実施形態とほぼ同一である。すなわち、入出力ポート
PORT-A、PORT-Bにおいて、クロック信号CLKA、CLKB、ア
ドレス信号ADDA、ADDB、コマンド信号CMDA、CMDB、およ
びデータ信号DQA、DQBは、それぞれクロック端子、アド
レス端子、コマンド端子、およびデータ入出力端子を介
して伝達される。メモリブロックMBは、DRAMのメモリコ
ア４０、および図示しない制御回路・デコーダ等を有し
ている。メモリセルは、データ信号の値に応じた電荷を
蓄えるキャパシタを有している。
【００６０】このマルチポートメモリＭは、後述するよ
うに、同じ行アドレス信号RAに対するメモリ動作の要求
を、入出力ポートPORT-A、PORT-Bで同時に受けたとき
も、両方の入出力ポートPORT-A、PORT-Bに対してメモリ
動作を実行できる。このため、第１の実施形態のよう
に、ビジー信号/BSYA、/BSYBを外部に出力する必要はな
い。
うに、同じ行アドレス信号RAに対するメモリ動作の要求
を、入出力ポートPORT-A、PORT-Bで同時に受けたとき
も、両方の入出力ポートPORT-A、PORT-Bに対してメモリ
動作を実行できる。このため、第１の実施形態のよう
に、ビジー信号/BSYA、/BSYBを外部に出力する必要はな
い。
【００６１】各入出力ポートPORT-A、PORT-Bにおいて、
アクティブコマンドACTの供給間隔（タイミング仕様）
は、メモリコア４０の動作期間の２倍以上の期間に設定
されている。同じ入出力ポートPORT-A（またはPORT-B）
において、アクティブコマンドACTの供給間隔が、上記
期間より小さいとき、供給されたアクティブコマンドAC
Tは、無効にされる。異なる入出力ポートにそれぞれ供
給されたアクティブコマンドACTの供給間隔は、制限さ
れていない。
アクティブコマンドACTの供給間隔（タイミング仕様）
は、メモリコア４０の動作期間の２倍以上の期間に設定
されている。同じ入出力ポートPORT-A（またはPORT-B）
において、アクティブコマンドACTの供給間隔が、上記
期間より小さいとき、供給されたアクティブコマンドAC
Tは、無効にされる。異なる入出力ポートにそれぞれ供
給されたアクティブコマンドACTの供給間隔は、制限さ
れていない。
【００６２】読み出しコマンドRDおよび書き込みコマン
ドWRは、第１の実施形態と同様に、アクティブコマンド
ACTを受けた次のクロック信号に同期して供給される。
メモリコア４０は、動作後に自動的にプリチャージされ
る。この実施形態では、例えば、クロック信号CLKA、CL
KBの周期tCLKは10ns、バースト長BLは"４"、データレイ
テンシDLは"4"に設定されている。データレイテンシDL
は、読み出しコマンドRDが供給された後、データが出力
されるまでのクロック数である。バースト長BLおよびデ
ータレイテンシDLは、モードレジスタ１２ａ、１２ｂに
設定される。
ドWRは、第１の実施形態と同様に、アクティブコマンド
ACTを受けた次のクロック信号に同期して供給される。
メモリコア４０は、動作後に自動的にプリチャージされ
る。この実施形態では、例えば、クロック信号CLKA、CL
KBの周期tCLKは10ns、バースト長BLは"４"、データレイ
テンシDLは"4"に設定されている。データレイテンシDL
は、読み出しコマンドRDが供給された後、データが出力
されるまでのクロック数である。バースト長BLおよびデ
ータレイテンシDLは、モードレジスタ１２ａ、１２ｂに
設定される。
【００６３】図１５は、調停制御回路４８の詳細を示し
ている。調停制御回路４８は、第１の実施形態の制御回
路４４ａ、４４ｂに制御回路４８ａ、４８ｂを付加して
構成されている。入出力ポートPORT-Aに対応する制御回
路４８ａは、リセット信号RESETA、リバース信号RVS、
および制御回路４４ａからイネーブル信号/ENA0、ビジ
ー信号/BSYBを受け、イネーブル信号/ENAを出力する。
入出力ポートPORT-Bに対応する制御回路４８ｂは、リセ
ット信号RESETB、リバース信号RVS、および制御回路４
４ｂからイネーブル信号/ENB0、ビジー信号/BSYAを受
け、イネーブル信号/ENBを出力する。イネーブル信号/E
NA0、/ENB0は、第１の実施形態のイネーブル信号/ENA、
/ENBと同じタイミングで生成される信号である。
ている。調停制御回路４８は、第１の実施形態の制御回
路４４ａ、４４ｂに制御回路４８ａ、４８ｂを付加して
構成されている。入出力ポートPORT-Aに対応する制御回
路４８ａは、リセット信号RESETA、リバース信号RVS、
および制御回路４４ａからイネーブル信号/ENA0、ビジ
ー信号/BSYBを受け、イネーブル信号/ENAを出力する。
入出力ポートPORT-Bに対応する制御回路４８ｂは、リセ
ット信号RESETB、リバース信号RVS、および制御回路４
４ｂからイネーブル信号/ENB0、ビジー信号/BSYAを受
け、イネーブル信号/ENBを出力する。イネーブル信号/E
NA0、/ENB0は、第１の実施形態のイネーブル信号/ENA、
/ENBと同じタイミングで生成される信号である。
【００６４】図１６は、入出力ポートPORT-A、PORT-Bに
供給された行アドレス信号が一致したときの調停制御回
路４８の動作を示している。この例では、クロック信号
CLKA、CLKBの周期は同一である。クロック信号CLKAに同
期して入出力ポートPORT-AにアクティブコマンドACTが
供給され、その直後にクロック信号CLKBに同期して入出
力ポートPORT-BにアクティブコマンドACTが供給され
る。入出力ポートPORT-Aに接続されたコントローラは、
書き込み動作を要求し、入出力ポートPORT-Bに接続され
たコントローラは、読み出し動作を要求する。
供給された行アドレス信号が一致したときの調停制御回
路４８の動作を示している。この例では、クロック信号
CLKA、CLKBの周期は同一である。クロック信号CLKAに同
期して入出力ポートPORT-AにアクティブコマンドACTが
供給され、その直後にクロック信号CLKBに同期して入出
力ポートPORT-BにアクティブコマンドACTが供給され
る。入出力ポートPORT-Aに接続されたコントローラは、
書き込み動作を要求し、入出力ポートPORT-Bに接続され
たコントローラは、読み出し動作を要求する。
【００６５】制御回路４４ａ、４４ｂの動作は、上述し
た第１の実施形態（図９）とほぼ同一である。制御回路
４４ａは、遅延クロック信号DCLKAの立ち上がりエッジ
に同期して低レベルの先着信号/FSTAを取り込み、ビジ
ー信号/BSYBを活性化する（図１６（ａ））。制御回路
４４ｂは、遅延クロック信号DCLKBの立ち上がりエッジ
に同期して高レベルの先着信号/FSTBを取り込むため、
ビジー信号/BSYAは活性化されない（図１６（ｂ））。
制御回路４８ａは、ビジー信号/BSYBの活性化およびリ
バース信号RVSの低レベルに応答してイネーブル信号/EN
Aを活性化する（図１６（ｃ））。制御回路４８ｂは、
ビジー信号/BSYAの非活性化およびリバース信号RVSの低
レベルに応答してイネーブル信号/ENBを非活性化する
（図１６（ｄ））。
た第１の実施形態（図９）とほぼ同一である。制御回路
４４ａは、遅延クロック信号DCLKAの立ち上がりエッジ
に同期して低レベルの先着信号/FSTAを取り込み、ビジ
ー信号/BSYBを活性化する（図１６（ａ））。制御回路
４４ｂは、遅延クロック信号DCLKBの立ち上がりエッジ
に同期して高レベルの先着信号/FSTBを取り込むため、
ビジー信号/BSYAは活性化されない（図１６（ｂ））。
制御回路４８ａは、ビジー信号/BSYBの活性化およびリ
バース信号RVSの低レベルに応答してイネーブル信号/EN
Aを活性化する（図１６（ｃ））。制御回路４８ｂは、
ビジー信号/BSYAの非活性化およびリバース信号RVSの低
レベルに応答してイネーブル信号/ENBを非活性化する
（図１６（ｄ））。
【００６６】次のクロック信号CLKA、CLKBに同期して、
それぞれ書き込みコマンドWR、読み出しコマンドRDが供
給される（図１６（ｅ））。書き込みコマンドWRおよび
読み出しコマンドRDを受けて、リバース信号RVSを生成
する制御回路（図示せず）は、リバース信号RVSを活性
化する（図１６（ｆ））。制御回路４８ａ、４８ｂは、
リバース信号RVSの活性化に応答してイネーブル信号/EN
A、/ENBのレベルを入れ換える（図１６（ｇ））。そし
て、入出力ポートPORT-Bに対する読み出し動作が先に実
行される（図１６（ｈ））。読み出し動作の完了後、リ
セット信号RESETBは活性化され、リバース信号RVSは非
活性化される（図１６（ｉ））。制御回路４８ａ、４８
ｂは、リバース信号RVSの非活性化に応答してイネーブ
ル信号/ENA、/ENBのレベルを元に戻す（図１６
（ｊ））。そして、イネーブル信号/ENAの活性化に応じ
て入出力ポートPORT-Aに対する読み出し動作が実行され
る（図１６（ｋ））。
それぞれ書き込みコマンドWR、読み出しコマンドRDが供
給される（図１６（ｅ））。書き込みコマンドWRおよび
読み出しコマンドRDを受けて、リバース信号RVSを生成
する制御回路（図示せず）は、リバース信号RVSを活性
化する（図１６（ｆ））。制御回路４８ａ、４８ｂは、
リバース信号RVSの活性化に応答してイネーブル信号/EN
A、/ENBのレベルを入れ換える（図１６（ｇ））。そし
て、入出力ポートPORT-Bに対する読み出し動作が先に実
行される（図１６（ｈ））。読み出し動作の完了後、リ
セット信号RESETBは活性化され、リバース信号RVSは非
活性化される（図１６（ｉ））。制御回路４８ａ、４８
ｂは、リバース信号RVSの非活性化に応答してイネーブ
ル信号/ENA、/ENBのレベルを元に戻す（図１６
（ｊ））。そして、イネーブル信号/ENAの活性化に応じ
て入出力ポートPORT-Aに対する読み出し動作が実行され
る（図１６（ｋ））。
【００６７】読み出し動作の完了後、リセット信号RESE
TAは活性化され（図１６（ｌ））、ビジー信号/BSYBは
非活性化される（図１６（ｍ））。制御回路４８ａは、
ビジー信号BSYBの非活性化に応じてイネーブル信号/ENA
を非活性化する（図１６（ｎ））。このように、この実
施形態では、行アドレス信号RAが同一、かつ先着したコ
マンドが書き込み動作を要求し、後着したコマンドが読
み出し動作を要求する場合に、読み出し動作を先に実行
するようにメモリコア４０が制御される。マルチポート
メモリを含むDRAM等のメモリLSIでは、書き込み動作
は、書き込みデータを受けた後にメモリコアを動作する
ことで実行され、読み出し動作は、まずメモリコアを動
作した後に読み出しデータを出力することで実行され
る。このため、通常、書き込み動作の後に読み出し動作
を実行すると、動作サイクルの合計は長くなってしま
う。この実施形態では、書き込み動作と読み出し動作と
が競合したときに、読み出し動作を先に実行すること
で、動作サイクルの合計を短縮でき、データ信号を伝達
するデータバスの使用効率を向上できる。
TAは活性化され（図１６（ｌ））、ビジー信号/BSYBは
非活性化される（図１６（ｍ））。制御回路４８ａは、
ビジー信号BSYBの非活性化に応じてイネーブル信号/ENA
を非活性化する（図１６（ｎ））。このように、この実
施形態では、行アドレス信号RAが同一、かつ先着したコ
マンドが書き込み動作を要求し、後着したコマンドが読
み出し動作を要求する場合に、読み出し動作を先に実行
するようにメモリコア４０が制御される。マルチポート
メモリを含むDRAM等のメモリLSIでは、書き込み動作
は、書き込みデータを受けた後にメモリコアを動作する
ことで実行され、読み出し動作は、まずメモリコアを動
作した後に読み出しデータを出力することで実行され
る。このため、通常、書き込み動作の後に読み出し動作
を実行すると、動作サイクルの合計は長くなってしま
う。この実施形態では、書き込み動作と読み出し動作と
が競合したときに、読み出し動作を先に実行すること
で、動作サイクルの合計を短縮でき、データ信号を伝達
するデータバスの使用効率を向上できる。
【００６８】次に、第３の実施形態のマルチポートメモ
リＭの動作を説明する。図１７は、入出力ポートPORT-
A、PORT-BにアクティブコマンドACTおよび同一の行アド
レス信号RAが供給され、読み出し動作が実行される状態
を示している。クロック信号CLKAの位相は、クロック信
号CLKBの位相より若干進んでいる。すなわち、入出力ポ
ートPORT-AへのアクティブコマンドACTの供給は、入出
力ポートPORT-BへのアクティブコマンドACTの供給より
若干早い。
リＭの動作を説明する。図１７は、入出力ポートPORT-
A、PORT-BにアクティブコマンドACTおよび同一の行アド
レス信号RAが供給され、読み出し動作が実行される状態
を示している。クロック信号CLKAの位相は、クロック信
号CLKBの位相より若干進んでいる。すなわち、入出力ポ
ートPORT-AへのアクティブコマンドACTの供給は、入出
力ポートPORT-BへのアクティブコマンドACTの供給より
若干早い。
【００６９】まず、入出力ポートPORT-Aにおいて、アク
ティブコマンドACTに応じて読み出し動作READAが実行さ
れる（図１７（ａ））。メモリセルから読み出されたデ
ータは、一方のデータレジスタ４６ａ（または４６ｂ）
に保持される。次に、入出力ポートPORT-Bにおいて、ア
クティブコマンドACTに応じて読み出し動作READBが実行
される（図１７（ｂ））。入出力ポートPORT-Bに対する
読み出し動作READBは、調停回路３４の制御により読み
出し動作READAの完了後に実行される（図１７
（ｃ））。読み出し動作READBに伴いメモリセルから読
み出されたデータは、他方のデータレジスタ４６ｂ（ま
たは４６ａ）に保持される（図１７（ｄ））。このよう
に、アクティブコマンドACTおよび同一の行アドレス信
号RAが、入出力ポートPORT-A、PORT-Bにほぼ同時に供給
されたときも、それぞれの入出力ポートPORT-A、PORT-B
に対応して読み出し動作（または書き込み動作）が順次
実行される。メモリコア４０は、読み出し動作READA、R
EADBを実行した後、それぞれ自動的にプリチャージ動作
を実行し、メモリサイクルを完了する。
ティブコマンドACTに応じて読み出し動作READAが実行さ
れる（図１７（ａ））。メモリセルから読み出されたデ
ータは、一方のデータレジスタ４６ａ（または４６ｂ）
に保持される。次に、入出力ポートPORT-Bにおいて、ア
クティブコマンドACTに応じて読み出し動作READBが実行
される（図１７（ｂ））。入出力ポートPORT-Bに対する
読み出し動作READBは、調停回路３４の制御により読み
出し動作READAの完了後に実行される（図１７
（ｃ））。読み出し動作READBに伴いメモリセルから読
み出されたデータは、他方のデータレジスタ４６ｂ（ま
たは４６ａ）に保持される（図１７（ｄ））。このよう
に、アクティブコマンドACTおよび同一の行アドレス信
号RAが、入出力ポートPORT-A、PORT-Bにほぼ同時に供給
されたときも、それぞれの入出力ポートPORT-A、PORT-B
に対応して読み出し動作（または書き込み動作）が順次
実行される。メモリコア４０は、読み出し動作READA、R
EADBを実行した後、それぞれ自動的にプリチャージ動作
を実行し、メモリサイクルを完了する。
【００７０】入出力ポートPORT-Aに対応するレジスタ４
６ａに保持された読み出しデータは、読み出しコマンド
RDを受けた後、図の５番目-８番目のクロック信号CLKA
に同期して順次出力データQ0-Q3として出力される（図
１７（ｅ））。入出力ポートPORT-Bに対応するレジスタ
４６に保持された読み出しデータは、読み出しコマンド
RDを受けた後、図の５番目-８番目のクロック信号CLKB
に同期して順次出力データQ0-Q3として出力される（図
１７（ｆ））。
６ａに保持された読み出しデータは、読み出しコマンド
RDを受けた後、図の５番目-８番目のクロック信号CLKA
に同期して順次出力データQ0-Q3として出力される（図
１７（ｅ））。入出力ポートPORT-Bに対応するレジスタ
４６に保持された読み出しデータは、読み出しコマンド
RDを受けた後、図の５番目-８番目のクロック信号CLKB
に同期して順次出力データQ0-Q3として出力される（図
１７（ｆ））。
【００７１】入出力ポートPORT-A、PORT-Bともに、アク
ティブコマンドACTから４クロック後に次のアクティブ
コマンドACTを受け、再び読み出し動作READAおよび読み
出し動作READBを実行する（図１７（ｇ）、（ｈ））。
アクティブコマンドACTが４クロック毎に供給されるこ
とで、読み出しデータを絶え間なく出力できる（ギャッ
プレスリード）。また、アクティブコマンドACTを４ク
ロック毎に受けることでランダムアクセス動作が可能に
なる。
ティブコマンドACTから４クロック後に次のアクティブ
コマンドACTを受け、再び読み出し動作READAおよび読み
出し動作READBを実行する（図１７（ｇ）、（ｈ））。
アクティブコマンドACTが４クロック毎に供給されるこ
とで、読み出しデータを絶え間なく出力できる（ギャッ
プレスリード）。また、アクティブコマンドACTを４ク
ロック毎に受けることでランダムアクセス動作が可能に
なる。
【００７２】図１８は、入出力ポートPORT-A、PORT-Bに
アクティブコマンドACTおよび互いに異なる行アドレス
信号RAが供給され、読み出し動作が実行される状態を示
している。まず、アクティブコマンドACTおよび行アド
レス信号RAを先に受けた入出力ポートPORT-Aにおいて、
アクティブコマンドACTに応じて読み出し動作READAが実
行される（図１８（ａ））。メモリセルから読み出され
たデータは、一方のデータレジスタ４６ａに保持される
（図１８（ｂ））。次に、入出力ポートPORT-Bにおい
て、アクティブコマンドACTに応じて読み出し動作READA
とは別のメモリコア４０の読み出し動作READBが実行さ
れる（図１８（ｃ））。すなわち、読み出し動作READA
と読み出し動作READBとは、独立に実行される。読み出
し動作READBによりメモリセルから読み出されたデータ
は、他方のデータレジスタ４６ｂに保持される（図１８
（ｄ））。
アクティブコマンドACTおよび互いに異なる行アドレス
信号RAが供給され、読み出し動作が実行される状態を示
している。まず、アクティブコマンドACTおよび行アド
レス信号RAを先に受けた入出力ポートPORT-Aにおいて、
アクティブコマンドACTに応じて読み出し動作READAが実
行される（図１８（ａ））。メモリセルから読み出され
たデータは、一方のデータレジスタ４６ａに保持される
（図１８（ｂ））。次に、入出力ポートPORT-Bにおい
て、アクティブコマンドACTに応じて読み出し動作READA
とは別のメモリコア４０の読み出し動作READBが実行さ
れる（図１８（ｃ））。すなわち、読み出し動作READA
と読み出し動作READBとは、独立に実行される。読み出
し動作READBによりメモリセルから読み出されたデータ
は、他方のデータレジスタ４６ｂに保持される（図１８
（ｄ））。
【００７３】レジスタ４６ａに保持された読み出しデー
タは、読み出しコマンドRDを受けた後、図の５番目-８
番目のクロック信号CLKAに同期して順次出力データQ0-Q
3として出力される（図１８（ｅ））。入出力ポートPOR
T-Bに対応するレジスタ４６に保持された読み出しデー
タは、読み出しコマンドRDを受けた後、図の５番目-８
番目のクロック信号CLKBに同期して順次出力データQ0-Q
3として出力される（図１８（ｆ））。
タは、読み出しコマンドRDを受けた後、図の５番目-８
番目のクロック信号CLKAに同期して順次出力データQ0-Q
3として出力される（図１８（ｅ））。入出力ポートPOR
T-Bに対応するレジスタ４６に保持された読み出しデー
タは、読み出しコマンドRDを受けた後、図の５番目-８
番目のクロック信号CLKBに同期して順次出力データQ0-Q
3として出力される（図１８（ｆ））。
【００７４】入出力ポートPORT-A、PORT-Bともに、アク
ティブコマンドACTから４クロック後に次のアクティブ
コマンドACTを受け、再び読み出し動作READAおよび読み
出し動作READBを実行する（図１８（ｇ）、（ｈ））。
図１９は、入出力ポートPORT-A、PORT-Bにアクティブコ
マンドACTおよび同一の行アドレス信号RAが供給され、
書き込み動作が実行される状態を示している。
ティブコマンドACTから４クロック後に次のアクティブ
コマンドACTを受け、再び読み出し動作READAおよび読み
出し動作READBを実行する（図１８（ｇ）、（ｈ））。
図１９は、入出力ポートPORT-A、PORT-Bにアクティブコ
マンドACTおよび同一の行アドレス信号RAが供給され、
書き込み動作が実行される状態を示している。
【００７５】入出力ポートPORT-A、PORT-Bにおいて、ア
クティブコマンドACTを受けた次のクロック信号CLKA、C
LKBの立ち上がりエッジにそれぞれ同期して書き込みコ
マンドWR、列アドレス信号CAおよび最初の書き込みデー
タQ0、Q0が供給される（図１９（ａ）、（ｂ））。この
後、クロック信号CLKA、CLKBに同期して書き込みデータ
Q1-Q3、Q1-Q3が供給される（図１９（ｃ）、（ｄ））。
書き込みデータQ0-Q3、Q0-Q3は、それぞれ異なるデータ
レジスタ４６ａ、４６ｂに保持される（図１９（ｅ）、
（ｆ））。アクティブコマンドACTおよび行アドレス信
号RAを先に受けた入出力ポートPORT-Aにおいて、書き込
みデータQ3を取り込んだクロック信号CLKAに同期して書
き込み動作WRITEAが実行される（図１９（ｇ））。入出
力ポートPORT-Bに対応する書き込み動作WRITEBは、書き
込み動作WRITEAに完了後に実行される（図１９
（ｈ））。書き込み動作WRITEA、WRITEBにより、データ
レジスタ４６ａ、４６ｂにそれぞれ保持された書き込み
データQ0-Q3、Q0-Q3が列アドレス信号CAに対応するメモ
リセルに書き込まれ、書き込み動作が完了する。
クティブコマンドACTを受けた次のクロック信号CLKA、C
LKBの立ち上がりエッジにそれぞれ同期して書き込みコ
マンドWR、列アドレス信号CAおよび最初の書き込みデー
タQ0、Q0が供給される（図１９（ａ）、（ｂ））。この
後、クロック信号CLKA、CLKBに同期して書き込みデータ
Q1-Q3、Q1-Q3が供給される（図１９（ｃ）、（ｄ））。
書き込みデータQ0-Q3、Q0-Q3は、それぞれ異なるデータ
レジスタ４６ａ、４６ｂに保持される（図１９（ｅ）、
（ｆ））。アクティブコマンドACTおよび行アドレス信
号RAを先に受けた入出力ポートPORT-Aにおいて、書き込
みデータQ3を取り込んだクロック信号CLKAに同期して書
き込み動作WRITEAが実行される（図１９（ｇ））。入出
力ポートPORT-Bに対応する書き込み動作WRITEBは、書き
込み動作WRITEAに完了後に実行される（図１９
（ｈ））。書き込み動作WRITEA、WRITEBにより、データ
レジスタ４６ａ、４６ｂにそれぞれ保持された書き込み
データQ0-Q3、Q0-Q3が列アドレス信号CAに対応するメモ
リセルに書き込まれ、書き込み動作が完了する。
【００７６】書き込み動作においても、アクティブコマ
ンドACTが４クロック毎に供給されることで、書き込み
データは、絶え間なく受信可能である（ギャップレスラ
イト）。図２０は、入出力ポートPORT-Aに対して、書き
込み動作および読み出し動作が順次実行され、入出力ポ
ートPORT-Bに対して、入出力ポートPORT-Aの書き込み動
作と同一の行アドレス信号RAの書き込み動作、および入
出力ポートPORT-Aの読み出し動作と同一の行アドレス信
号RAの書き込み動作が連続して実行される状態を示して
いる。最初の書き込み動作のタイミングは、図１７と同
一のため、説明を省略する。
ンドACTが４クロック毎に供給されることで、書き込み
データは、絶え間なく受信可能である（ギャップレスラ
イト）。図２０は、入出力ポートPORT-Aに対して、書き
込み動作および読み出し動作が順次実行され、入出力ポ
ートPORT-Bに対して、入出力ポートPORT-Aの書き込み動
作と同一の行アドレス信号RAの書き込み動作、および入
出力ポートPORT-Aの読み出し動作と同一の行アドレス信
号RAの書き込み動作が連続して実行される状態を示して
いる。最初の書き込み動作のタイミングは、図１７と同
一のため、説明を省略する。
【００７７】入出力ポートPORT-Bにおいて、図１７と同
じタイミングで２番目の書き込み動作に対応するアクテ
ィブコマンドACTが供給される（図２０（ａ））。入出
力ポートPORT-Aにコマンド信号CMDAが供給されていない
ため、書き込み動作WRITEBは、書き込みデータQ0-Q3を
受けた後すぐに実行される（図２０（ｂ））。入出力ポ
ートPORT-Aにおいて、図の７番目のクロック信号CLKAに
同期して次のアクティブコマンドACTが供給される（図
２０（ｃ））。特に図示していないが、このとき、入出
力ポートPORT-Bに対するイネーブル信号/ENBが活性化さ
れている。このため、読み出し動作READAは、書き込み
動作WRITEBの後に実行される（図２０（ｄ））。マルチ
ポートメモリＭは、コマンドを受けた順に書き込み動作
WRITEBおよび読み出し動作READAを実行するため、書き
込み動作前のメモリセルデータが誤って読み出されるこ
とはない。
じタイミングで２番目の書き込み動作に対応するアクテ
ィブコマンドACTが供給される（図２０（ａ））。入出
力ポートPORT-Aにコマンド信号CMDAが供給されていない
ため、書き込み動作WRITEBは、書き込みデータQ0-Q3を
受けた後すぐに実行される（図２０（ｂ））。入出力ポ
ートPORT-Aにおいて、図の７番目のクロック信号CLKAに
同期して次のアクティブコマンドACTが供給される（図
２０（ｃ））。特に図示していないが、このとき、入出
力ポートPORT-Bに対するイネーブル信号/ENBが活性化さ
れている。このため、読み出し動作READAは、書き込み
動作WRITEBの後に実行される（図２０（ｄ））。マルチ
ポートメモリＭは、コマンドを受けた順に書き込み動作
WRITEBおよび読み出し動作READAを実行するため、書き
込み動作前のメモリセルデータが誤って読み出されるこ
とはない。
【００７８】なお、入出力ポートPORT-Aが、入出力ポー
トPORT-B対応するデータレジスタ４６ｂに保持されてい
るデータを読み出しデータとして出力することで、入出
力ポートPORT-Aの読み出し動作READAを入出力ポートPOR
T-Bの書き込み動作WRITEBより先に実行することが可能
になる。図２１は、入出力ポートPORT-Aに対して、書き
込み動作および読み出し動作が順次実行され、入出力ポ
ートPORT-Bに対して、入出力ポートPORT-Aの書き込み動
作と同一の行アドレス信号RAの読み出し動作、および入
出力ポートPORT-Aの読み出し動作と同一の行アドレス信
号RAの書き込み動作が連続して実行される状態を示して
いる。入出力ポートPORT-Aに対する最初の書き込み動作
および入出力ポートPORT-Bに対する最初の読み出し動作
のタイミングは、それぞれ図１９に示した書き込み動作
および図１８に示した読み出し動作のタイミングと同じ
である。
トPORT-B対応するデータレジスタ４６ｂに保持されてい
るデータを読み出しデータとして出力することで、入出
力ポートPORT-Aの読み出し動作READAを入出力ポートPOR
T-Bの書き込み動作WRITEBより先に実行することが可能
になる。図２１は、入出力ポートPORT-Aに対して、書き
込み動作および読み出し動作が順次実行され、入出力ポ
ートPORT-Bに対して、入出力ポートPORT-Aの書き込み動
作と同一の行アドレス信号RAの読み出し動作、および入
出力ポートPORT-Aの読み出し動作と同一の行アドレス信
号RAの書き込み動作が連続して実行される状態を示して
いる。入出力ポートPORT-Aに対する最初の書き込み動作
および入出力ポートPORT-Bに対する最初の読み出し動作
のタイミングは、それぞれ図１９に示した書き込み動作
および図１８に示した読み出し動作のタイミングと同じ
である。
【００７９】入出力ポートPORT-Aにおいて、図の７番目
および８番目のクロック信号CLKAに同期してアクティブ
コマンドACTおよび読み出しコマンドRDが供給される
（図２１（ａ））。このとき、入出力ポートPORT-Bにア
クティブコマンドACTは、供給されていないため、入出
力ポートPORT-Aに対する読み出し動作READAが実行され
る（図２１（ｂ））。
および８番目のクロック信号CLKAに同期してアクティブ
コマンドACTおよび読み出しコマンドRDが供給される
（図２１（ａ））。このとき、入出力ポートPORT-Bにア
クティブコマンドACTは、供給されていないため、入出
力ポートPORT-Aに対する読み出し動作READAが実行され
る（図２１（ｂ））。
【００８０】次に、入出力ポートPORT-Bにおいて、図の
８番目および９番目のクロック信号CLKBに同期して次の
アクティブコマンドACTおよび書き込みコマンドWRがが
供給される（図２１（ｃ））。そして、データQ0-Q3を
受けた後に入出力ポートPORT-Bに対する書き込み動作
（図示せず）が実行される。図２２は、クロック信号CL
KA、CLKBの周期が異なる場合、入出力ポートPORT-A、PO
RT-Bに供給された行アドレス信号RAが一致したときの動
作を示している。この例では、クロック信号CLKBの周期
は、クロック信号CLKAの周期の２倍に設定されている。
８番目および９番目のクロック信号CLKBに同期して次の
アクティブコマンドACTおよび書き込みコマンドWRがが
供給される（図２１（ｃ））。そして、データQ0-Q3を
受けた後に入出力ポートPORT-Bに対する書き込み動作
（図示せず）が実行される。図２２は、クロック信号CL
KA、CLKBの周期が異なる場合、入出力ポートPORT-A、PO
RT-Bに供給された行アドレス信号RAが一致したときの動
作を示している。この例では、クロック信号CLKBの周期
は、クロック信号CLKAの周期の２倍に設定されている。
【００８１】入出力ポートPORT-Aにおいて、アクティブ
コマンドACTおよび読み出しコマンドRDが、４クロック
毎に供給され、図１７と同様に読み出し動作が実行され
る。入出力ポートPORT-Bにおいても、アクティブコマン
ドACTおよび読み出しコマンドRDが、４クロック毎に供
給される。入出力ポートPORT-Bにおける最初のアクティ
ブコマンドACTの供給は、入出力ポートPORT-Aにおける
最初のアクティブコマンドACTの供給より遅い（図２２
（ａ））。このため、図１７と同様に、読み出し動作RE
ADBは、読み出し動作READAの後に実行される（図２２
（ｂ））。入出力ポートPORT-Bにおける次のアクティブ
コマンドACTに伴う読み出し動作READBは、２つの読み出
し動作READAの間に実行される（図２２（ｃ））。
コマンドACTおよび読み出しコマンドRDが、４クロック
毎に供給され、図１７と同様に読み出し動作が実行され
る。入出力ポートPORT-Bにおいても、アクティブコマン
ドACTおよび読み出しコマンドRDが、４クロック毎に供
給される。入出力ポートPORT-Bにおける最初のアクティ
ブコマンドACTの供給は、入出力ポートPORT-Aにおける
最初のアクティブコマンドACTの供給より遅い（図２２
（ａ））。このため、図１７と同様に、読み出し動作RE
ADBは、読み出し動作READAの後に実行される（図２２
（ｂ））。入出力ポートPORT-Bにおける次のアクティブ
コマンドACTに伴う読み出し動作READBは、２つの読み出
し動作READAの間に実行される（図２２（ｃ））。
【００８２】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、各入出力ポートPORT-A、PORT-Bにおい
て、アクティブコマンドACTの供給間隔（タイミング仕
様）を、メモリコア４０の動作期間の２倍以上に設定し
た。このため、入出力ポートPORT-A、PORT-Bに供給され
た行アドレス信号RAが同一の場合にも、それぞれのポー
トについて必ず読み出し動作および書き込み動作を実行
できる。したがって、ママルチポートメモリＭを制御す
るコントローラは、ルチポートメモリＭのビジー状態を
認識しなくてよい。この結果、これ等コントローラの制
御（ハードウエア、ソフトウエア）が容易になる。
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、各入出力ポートPORT-A、PORT-Bにおい
て、アクティブコマンドACTの供給間隔（タイミング仕
様）を、メモリコア４０の動作期間の２倍以上に設定し
た。このため、入出力ポートPORT-A、PORT-Bに供給され
た行アドレス信号RAが同一の場合にも、それぞれのポー
トについて必ず読み出し動作および書き込み動作を実行
できる。したがって、ママルチポートメモリＭを制御す
るコントローラは、ルチポートメモリＭのビジー状態を
認識しなくてよい。この結果、これ等コントローラの制
御（ハードウエア、ソフトウエア）が容易になる。
【００８３】図２３は、本発明のマルチポートメモリお
よびマルチポートメモリの制御方法の第４の実施形態を
示している。この実施形態は、請求項５〜請求項７、お
よび請求項１０に対応している。第１および第３の実施
形態と同一要素については、同一の符号を付し、これ等
については、詳細な説明を省略する。この実施形態で
は、上述した第３の実施形態のデータレジスタ４６ａ、
４６ｂの代わりに、ページバッファ５０ａ、５０ｂが配
置されている。ページバッファ５０ａ、５０ｂは、入出
力ポートPORT-A、PORT-Bの少なくとも一方に対応して動
作する。その他の構成は、第３の実施形態とほぼ同一で
ある。
よびマルチポートメモリの制御方法の第４の実施形態を
示している。この実施形態は、請求項５〜請求項７、お
よび請求項１０に対応している。第１および第３の実施
形態と同一要素については、同一の符号を付し、これ等
については、詳細な説明を省略する。この実施形態で
は、上述した第３の実施形態のデータレジスタ４６ａ、
４６ｂの代わりに、ページバッファ５０ａ、５０ｂが配
置されている。ページバッファ５０ａ、５０ｂは、入出
力ポートPORT-A、PORT-Bの少なくとも一方に対応して動
作する。その他の構成は、第３の実施形態とほぼ同一で
ある。
【００８４】ページバッファ５０ａ、５０ｂは、それぞ
れメモリコア４０内の全てのメモリセルのデータを保持
するラッチを有している。読み出し動作および書き込み
動作の開始時に、選択されたメモリコア４０のメモリセ
ルに保持されているデータが、ページバッファ５０ａ
（または５０ｂ）に読み出される。そして、読み出し動
作では、ページバッファ５０ａにラッチされたデータ
が、列アドレス信号CAに応じてデータ信号として出力さ
れる。書き込み動作では、まず、データ信号が、列アド
レス信号CAに応じてページバッファ５０ａに書き込まれ
る。その後、書き込み動作の完了時にページバッファ５
０ａのデータがメモリセルに書き込まれる。
れメモリコア４０内の全てのメモリセルのデータを保持
するラッチを有している。読み出し動作および書き込み
動作の開始時に、選択されたメモリコア４０のメモリセ
ルに保持されているデータが、ページバッファ５０ａ
（または５０ｂ）に読み出される。そして、読み出し動
作では、ページバッファ５０ａにラッチされたデータ
が、列アドレス信号CAに応じてデータ信号として出力さ
れる。書き込み動作では、まず、データ信号が、列アド
レス信号CAに応じてページバッファ５０ａに書き込まれ
る。その後、書き込み動作の完了時にページバッファ５
０ａのデータがメモリセルに書き込まれる。
【００８５】以下、第４の実施形態のマルチポートメモ
リＭの動作を説明する。図２４は、入出力ポートPORT-
A、PORT-BにアクティブコマンドACTおよび同一の行アド
レス信号RAが供給され、読み出し動作が実行される状態
を示している。クロック信号CLKAの位相は、クロック信
号CLKBの位相より若干進んでいる。すなわち、入出力ポ
ートPORT-AへのアクティブコマンドACTの供給は、入出
力ポートPORT-BへのアクティブコマンドACTの供給より
若干早い。
リＭの動作を説明する。図２４は、入出力ポートPORT-
A、PORT-BにアクティブコマンドACTおよび同一の行アド
レス信号RAが供給され、読み出し動作が実行される状態
を示している。クロック信号CLKAの位相は、クロック信
号CLKBの位相より若干進んでいる。すなわち、入出力ポ
ートPORT-AへのアクティブコマンドACTの供給は、入出
力ポートPORT-BへのアクティブコマンドACTの供給より
若干早い。
【００８６】まず、入出力ポートPORT-Aにおいて、アク
ティブコマンドACTに応じて読み出し動作READAが実行さ
れる（図２４（ａ））。読み出し動作READAにより選択
されたメモリコア４０の全メモリセルからデータが読み
出され、読み出されたデータは、一方のページバッファ
５０ａ（または５０ｂ）に保持される（図２４
（ｂ））。一方、入出力ポートPORT-Bにおいて、アクテ
ィブコマンドACTに応じた読み出し動作は、行アドレス
信号RAが入出力ポートPORT-Aに供給された信号と同一で
あるため実行されない。
ティブコマンドACTに応じて読み出し動作READAが実行さ
れる（図２４（ａ））。読み出し動作READAにより選択
されたメモリコア４０の全メモリセルからデータが読み
出され、読み出されたデータは、一方のページバッファ
５０ａ（または５０ｂ）に保持される（図２４
（ｂ））。一方、入出力ポートPORT-Bにおいて、アクテ
ィブコマンドACTに応じた読み出し動作は、行アドレス
信号RAが入出力ポートPORT-Aに供給された信号と同一で
あるため実行されない。
【００８７】次に、入出力ポートPORT-Aにおいて、図の
１番目および５番目のクロック信号CLKAに同期して読み
出しコマンドRDが供給される（図２４（ｃ）、
（ｄ））。ページバッファ５０ａに保持されたデータ
は、各読み出しコマンドRDを受けた後、図の５番目-１
２番目のクロック信号CLKAに同期して順次出力データQ0
-Q7として出力される（図２４（ｅ））。すなわち、ペ
ージ読み出し動作が実行される。
１番目および５番目のクロック信号CLKAに同期して読み
出しコマンドRDが供給される（図２４（ｃ）、
（ｄ））。ページバッファ５０ａに保持されたデータ
は、各読み出しコマンドRDを受けた後、図の５番目-１
２番目のクロック信号CLKAに同期して順次出力データQ0
-Q7として出力される（図２４（ｅ））。すなわち、ペ
ージ読み出し動作が実行される。
【００８８】同様に、入出力ポートPORT-Bにおいて、図
の１番目および５番目のクロック信号CLKBに同期して読
み出しコマンドRDが供給される（図２４（ｆ）、
（ｇ））。ページバッファ５０ａに保持されたデータ
は、各読み出しコマンドRDを受けた後、図の５番目-１
２番目のクロック信号CLKBに同期して順次出力データQ0
-Q7として出力される（図２４（ｈ））。このように、
行アドレス信号RAが同一の場合、一つのページバッファ
５０ａ（または５０ｂ）が、入出力ポートPORT-A、PORT
-Bで共用される。
の１番目および５番目のクロック信号CLKBに同期して読
み出しコマンドRDが供給される（図２４（ｆ）、
（ｇ））。ページバッファ５０ａに保持されたデータ
は、各読み出しコマンドRDを受けた後、図の５番目-１
２番目のクロック信号CLKBに同期して順次出力データQ0
-Q7として出力される（図２４（ｈ））。このように、
行アドレス信号RAが同一の場合、一つのページバッファ
５０ａ（または５０ｂ）が、入出力ポートPORT-A、PORT
-Bで共用される。
【００８９】入出力ポートPORT-A、PORT-Bともに、アク
ティブコマンドACTから８クロック後に次のアクティブ
コマンドACTを受ける（図２４（ｉ）、（ｊ））。行ア
ドレス信号RAが同一のため、読み出し動作READAのみが
実行される（図２４（ｋ））。入出力ポートPORT-Bに対
する読み出し動作READBは実行されない。読み出しコマ
ンドRDが４クロック毎に供給されることで、読み出しデ
ータを絶え間なく出力できる（ギャップレスリード）。
ティブコマンドACTから８クロック後に次のアクティブ
コマンドACTを受ける（図２４（ｉ）、（ｊ））。行ア
ドレス信号RAが同一のため、読み出し動作READAのみが
実行される（図２４（ｋ））。入出力ポートPORT-Bに対
する読み出し動作READBは実行されない。読み出しコマ
ンドRDが４クロック毎に供給されることで、読み出しデ
ータを絶え間なく出力できる（ギャップレスリード）。
【００９０】図２５は、入出力ポートPORT-A、PORT-Bに
アクティブコマンドACTおよび互いに異なる行アドレス
信号RAが供給され、読み出し動作が実行される状態を示
している。入出力ポートPORT-Aに対する読み出し動作の
タイミングは、図２４と同一である。まず、アクティブ
コマンドACTおよび行アドレス信号RAを先に受けた入出
力ポートPORT-Aにおいて、アクティブコマンドACTに応
じて読み出し動作READAが実行される（図２５
（ａ））。メモリコア４０の全メモリセルから読み出さ
れたデータは、一方のページバッファ５０ａに保持され
る（図２５（ｂ））。
アクティブコマンドACTおよび互いに異なる行アドレス
信号RAが供給され、読み出し動作が実行される状態を示
している。入出力ポートPORT-Aに対する読み出し動作の
タイミングは、図２４と同一である。まず、アクティブ
コマンドACTおよび行アドレス信号RAを先に受けた入出
力ポートPORT-Aにおいて、アクティブコマンドACTに応
じて読み出し動作READAが実行される（図２５
（ａ））。メモリコア４０の全メモリセルから読み出さ
れたデータは、一方のページバッファ５０ａに保持され
る（図２５（ｂ））。
【００９１】次に、入出力ポートPORT-Bにおいて、アク
ティブコマンドACTに応じて読み出し動作READAとは別の
メモリコア４０の読み出し動作READBが実行される（図
２５（ｃ））。読み出し動作READBによりメモリコア４
０の全メモリセルから読み出されたデータは、他方のペ
ージバッファ５０ｂに保持される（図２５（ｄ））。こ
の後、上述した図２４と同様に、読み出し動作が実行さ
れる。このように、行アドレス信号RAが異なる場合、読
み出し動作READAと読み出し動作READBとは、独立に実行
され、読み出されたデータは、それぞれ異なるページバ
ッファ５０ａ、５０ｂに保持される。
ティブコマンドACTに応じて読み出し動作READAとは別の
メモリコア４０の読み出し動作READBが実行される（図
２５（ｃ））。読み出し動作READBによりメモリコア４
０の全メモリセルから読み出されたデータは、他方のペ
ージバッファ５０ｂに保持される（図２５（ｄ））。こ
の後、上述した図２４と同様に、読み出し動作が実行さ
れる。このように、行アドレス信号RAが異なる場合、読
み出し動作READAと読み出し動作READBとは、独立に実行
され、読み出されたデータは、それぞれ異なるページバ
ッファ５０ａ、５０ｂに保持される。
【００９２】図２６は、入出力ポートPORT-A、PORT-Bに
アクティブコマンドACTおよび同一の行アドレス信号RA
が供給されて書き込み動作が実行され、さらにアクティ
ブコマンドACTおよび異なる行アドレス信号RAが供給さ
れて書き込み動作が実行される状態を示している。
アクティブコマンドACTおよび同一の行アドレス信号RA
が供給されて書き込み動作が実行され、さらにアクティ
ブコマンドACTおよび異なる行アドレス信号RAが供給さ
れて書き込み動作が実行される状態を示している。
【００９３】まず、入出力ポートPORT-A、PORT-Bにおい
て、クロック信号CLKA、CLKBの立ち上がりエッジにそれ
ぞれ同期してアクティブコマンドACTおよび同一の行ア
ドレス信号RAが供給される。図２３に示した調停回路３
４は、アクティブコマンドACTが入出力ポートPORT-Aに
先に供給されたと判断し、メモリセルからページバッフ
ァ５０ａ（または５０ｂ）にデータを転送するために読
み出し動作READAを実行する（図２６（ａ））。
て、クロック信号CLKA、CLKBの立ち上がりエッジにそれ
ぞれ同期してアクティブコマンドACTおよび同一の行ア
ドレス信号RAが供給される。図２３に示した調停回路３
４は、アクティブコマンドACTが入出力ポートPORT-Aに
先に供給されたと判断し、メモリセルからページバッフ
ァ５０ａ（または５０ｂ）にデータを転送するために読
み出し動作READAを実行する（図２６（ａ））。
【００９４】読み出し動作READAにより選択されたメモ
リコア４０の全メモリセルからデータが読み出され、読
み出されたデータは、一方のページバッファ５０ａ（ま
たは５０ｂ）に保持される（図２６（ｂ））。一方、入
出力ポートPORT-Bにおいて、アクティブコマンドACTに
応じた読み出し動作は、行アドレス信号RAが入出力ポー
トPORT-Aに供給された信号と同一であるため実行されな
い。
リコア４０の全メモリセルからデータが読み出され、読
み出されたデータは、一方のページバッファ５０ａ（ま
たは５０ｂ）に保持される（図２６（ｂ））。一方、入
出力ポートPORT-Bにおいて、アクティブコマンドACTに
応じた読み出し動作は、行アドレス信号RAが入出力ポー
トPORT-Aに供給された信号と同一であるため実行されな
い。
【００９５】次に、入出力ポートPORT-Aにおいて、図の
１番目および５番目のクロック信号CLKAに同期して書き
込みコマンドWR、列アドレス信号CAが供給される（図２
６（ｃ）、（ｄ））。クロック信号CLKAに同期して順次
供給された書き込みデータQ0-Q7は、ページバッファ５
０ａに書き込まれる（図２６（ｅ））。すなわち、ペー
ジ書き込み動作が実行される。
１番目および５番目のクロック信号CLKAに同期して書き
込みコマンドWR、列アドレス信号CAが供給される（図２
６（ｃ）、（ｄ））。クロック信号CLKAに同期して順次
供給された書き込みデータQ0-Q7は、ページバッファ５
０ａに書き込まれる（図２６（ｅ））。すなわち、ペー
ジ書き込み動作が実行される。
【００９６】入出力ポートPORT-Bにおいて、図の１番目
および５番目のクロック信号CLKBに同期して書き込みコ
マンドWR、列アドレス信号CAが供給される（図２６
（ｆ）、（ｇ））。クロック信号CLKBに同期して順次供
給された書き込みデータQ0-Q7は、共通のページバッフ
ァ５０ａに書き込まれる（図２６（ｈ））。このよう
に、書き込み動作においても、行アドレス信号RAが同一
の場合、一つのページバッファ５０ａ（または５０ｂ）
が、入出力ポートPORT-A、PORT-Bで共用される。
および５番目のクロック信号CLKBに同期して書き込みコ
マンドWR、列アドレス信号CAが供給される（図２６
（ｆ）、（ｇ））。クロック信号CLKBに同期して順次供
給された書き込みデータQ0-Q7は、共通のページバッフ
ァ５０ａに書き込まれる（図２６（ｈ））。このよう
に、書き込み動作においても、行アドレス信号RAが同一
の場合、一つのページバッファ５０ａ（または５０ｂ）
が、入出力ポートPORT-A、PORT-Bで共用される。
【００９７】アクティブコマンドACTを先に受けた入出
力ポートPORT-Aにおいて、書き込みデータQ7を取り込ん
だクロック信号CLKAに同期して書き込み動作WRITEAが実
行される（図２６（ｉ））。入出力ポートPORT-Bに対応
する書き込み動作WRITEBは、書き込み動作WRITEAに完了
後に実行される（図２６（ｊ））。次に、入出力ポート
PORT-A、PORT-Bにおいて、クロック信号CLKA、CLKBの立
ち上がりエッジにそれぞれ同期してアクティブコマンド
ACTおよび互いに異なる行アドレス信号RAが供給され
る。図２３に示した調停回路３４は、アクティブコマン
ドACTが入出力ポートPORT-Aに先に供給されたと判断
し、読み出し動作READA、READBを順次実行する（図２６
（ｋ）、（ｌ））。読み出し動作READAにより選択され
たメモリコア４０の全メモリセルからデータが読み出さ
れ、読み出されたデータは、一方のページバッファ５０
ａ（または５０ｂ）に保持される（図２６（ｍ））。読
み出し動作READBにより選択されたメモリコア４０の全
メモリセルからデータが読み出され、読み出されたデー
タは、他方のページバッファ５０ｂ（または５０ａ）に
保持される（図２６（ｎ））。
力ポートPORT-Aにおいて、書き込みデータQ7を取り込ん
だクロック信号CLKAに同期して書き込み動作WRITEAが実
行される（図２６（ｉ））。入出力ポートPORT-Bに対応
する書き込み動作WRITEBは、書き込み動作WRITEAに完了
後に実行される（図２６（ｊ））。次に、入出力ポート
PORT-A、PORT-Bにおいて、クロック信号CLKA、CLKBの立
ち上がりエッジにそれぞれ同期してアクティブコマンド
ACTおよび互いに異なる行アドレス信号RAが供給され
る。図２３に示した調停回路３４は、アクティブコマン
ドACTが入出力ポートPORT-Aに先に供給されたと判断
し、読み出し動作READA、READBを順次実行する（図２６
（ｋ）、（ｌ））。読み出し動作READAにより選択され
たメモリコア４０の全メモリセルからデータが読み出さ
れ、読み出されたデータは、一方のページバッファ５０
ａ（または５０ｂ）に保持される（図２６（ｍ））。読
み出し動作READBにより選択されたメモリコア４０の全
メモリセルからデータが読み出され、読み出されたデー
タは、他方のページバッファ５０ｂ（または５０ａ）に
保持される（図２６（ｎ））。
【００９８】入出力ポートPORT-Aにおいて、図の１３番
目および１７番目のクロック信号CLKAに同期して書き込
みコマンドWR、列アドレス信号CAが供給される（図２６
（ｏ）、（ｐ））。クロック信号CLKAに同期して順次供
給された書き込みデータQ0-Q7は、ページバッファ５０
ａに書き込まれる（図２６（ｑ））。同様に、入出力ポ
ートPORT-Bにおいて、図の１３番目および１７番目のク
ロック信号CLKBに同期して書き込みコマンドWR、列アド
レス信号CAが供給される（図２６（ｒ）、（ｓ））。ク
ロック信号CLKBに同期して順次供給された書き込みデー
タQ0-Q7は、ページバッファ４８ｂに書き込まれる（図
２６（ｔ））。このように、行アドレス信号RAが異なる
の場合、ページバッファ５０ａ、５０ｂが使用される。
目および１７番目のクロック信号CLKAに同期して書き込
みコマンドWR、列アドレス信号CAが供給される（図２６
（ｏ）、（ｐ））。クロック信号CLKAに同期して順次供
給された書き込みデータQ0-Q7は、ページバッファ５０
ａに書き込まれる（図２６（ｑ））。同様に、入出力ポ
ートPORT-Bにおいて、図の１３番目および１７番目のク
ロック信号CLKBに同期して書き込みコマンドWR、列アド
レス信号CAが供給される（図２６（ｒ）、（ｓ））。ク
ロック信号CLKBに同期して順次供給された書き込みデー
タQ0-Q7は、ページバッファ４８ｂに書き込まれる（図
２６（ｔ））。このように、行アドレス信号RAが異なる
の場合、ページバッファ５０ａ、５０ｂが使用される。
【００９９】次に、アクティブコマンドACTおよび行ア
ドレス信号RAを先に受けた入出力ポートPORT-Aにおい
て、書き込みデータQ7を取り込んだクロック信号CLKAに
同期して書き込み動作WRITEAが実行される（図２６
（ｕ））。入出力ポートPORT-Bに対応する書き込み動作
WRITEBは、書き込み動作WRITEAに完了後に実行される
（図２６（ｖ））。書き込み動作WRITEA、WRITEBによ
り、ページバッファ５０ａ、５０ｂにそれぞれ保持され
た書き込みデータQ0-Q7が列アドレス信号CAに対応する
メモリセルに書き込まれ、書き込み動作が完了する。
ドレス信号RAを先に受けた入出力ポートPORT-Aにおい
て、書き込みデータQ7を取り込んだクロック信号CLKAに
同期して書き込み動作WRITEAが実行される（図２６
（ｕ））。入出力ポートPORT-Bに対応する書き込み動作
WRITEBは、書き込み動作WRITEAに完了後に実行される
（図２６（ｖ））。書き込み動作WRITEA、WRITEBによ
り、ページバッファ５０ａ、５０ｂにそれぞれ保持され
た書き込みデータQ0-Q7が列アドレス信号CAに対応する
メモリセルに書き込まれ、書き込み動作が完了する。
【０１００】図２７は、入出力ポートPORT-A、PORT-Bに
アクティブコマンドACTおよび同一の行アドレス信号RA
が供給されて書き込み動作が実行され、さらにアクティ
ブコマンドACTおよび同一の行アドレス信号RAが供給さ
れ、入出力ポートPORT-Aにおいて読み出し動作が実行さ
れ、入出力ポートPORT-Bにおいて書き込み動作が実行さ
れる状態を示している。最初の書き込み動作のタイミン
グは、図２７と同一のため、説明を省略する。
アクティブコマンドACTおよび同一の行アドレス信号RA
が供給されて書き込み動作が実行され、さらにアクティ
ブコマンドACTおよび同一の行アドレス信号RAが供給さ
れ、入出力ポートPORT-Aにおいて読み出し動作が実行さ
れ、入出力ポートPORT-Bにおいて書き込み動作が実行さ
れる状態を示している。最初の書き込み動作のタイミン
グは、図２７と同一のため、説明を省略する。
【０１０１】入出力ポートPORT-A、PORT-Bにおいて、図
の１２番目のクロック信号CLKA、CLKBの立ち上がりエッ
ジにそれぞれ同期してアクティブコマンドACTおよび同
一の行アドレス信号RAが供給される（図２７（ａ）、
（ｂ））。図２３に示した調停回路３４は、アクティブ
コマンドACTが入出力ポートPORT-Aに先に供給されたと
判断し、読み出し動作READAを実行する（図２７
（ｃ））。読み出し動作READAにより選択されたメモリ
コア４０の全メモリセルからデータが読み出され、読み
出されたデータは、一方のページバッファ５０ａ（また
は５０ｂ）に保持される（図２７（ｄ））。一方、入出
力ポートPORT-Bにおいて、アクティブコマンドACTに応
じた書き込み動作は、行アドレス信号RAが入出力ポート
PORT-Aに供給された信号と同一であるため実行されな
い。
の１２番目のクロック信号CLKA、CLKBの立ち上がりエッ
ジにそれぞれ同期してアクティブコマンドACTおよび同
一の行アドレス信号RAが供給される（図２７（ａ）、
（ｂ））。図２３に示した調停回路３４は、アクティブ
コマンドACTが入出力ポートPORT-Aに先に供給されたと
判断し、読み出し動作READAを実行する（図２７
（ｃ））。読み出し動作READAにより選択されたメモリ
コア４０の全メモリセルからデータが読み出され、読み
出されたデータは、一方のページバッファ５０ａ（また
は５０ｂ）に保持される（図２７（ｄ））。一方、入出
力ポートPORT-Bにおいて、アクティブコマンドACTに応
じた書き込み動作は、行アドレス信号RAが入出力ポート
PORT-Aに供給された信号と同一であるため実行されな
い。
【０１０２】次に、入出力ポートPORT-Aにおいて、図の
１３番目および１７番目のクロック信号CLKAに同期して
読み出しコマンドRDが供給される（図２７（ｅ）、
（ｆ））。ページバッファ５０ａに保持されたデータ
は、各読み出しコマンドRDを受けた後、図の１７番目-
２４番目のクロック信号CLKAに同期して順次出力データ
Q0-Q7として出力される（図２７（ｇ））。
１３番目および１７番目のクロック信号CLKAに同期して
読み出しコマンドRDが供給される（図２７（ｅ）、
（ｆ））。ページバッファ５０ａに保持されたデータ
は、各読み出しコマンドRDを受けた後、図の１７番目-
２４番目のクロック信号CLKAに同期して順次出力データ
Q0-Q7として出力される（図２７（ｇ））。
【０１０３】入出力ポートPORT-Bにおいて、図の１３番
目および１７番目のクロック信号CLKBに同期して書き込
みコマンドWRが供給される（図２７（ｈ）、（ｉ））。
クロック信号CLKBに同期して順次供給される書き込みデ
ータQ0-Q7は、共通のページバッファ５０ａに書き込ま
れる（図２７（ｊ））。次に、入出力ポートPORT-Bにお
いて、書き込みデータQ7を取り込んだクロック信号CLKB
に同期して書き込み動作WRITEBが実行される（図２７
（ｋ））。
目および１７番目のクロック信号CLKBに同期して書き込
みコマンドWRが供給される（図２７（ｈ）、（ｉ））。
クロック信号CLKBに同期して順次供給される書き込みデ
ータQ0-Q7は、共通のページバッファ５０ａに書き込ま
れる（図２７（ｊ））。次に、入出力ポートPORT-Bにお
いて、書き込みデータQ7を取り込んだクロック信号CLKB
に同期して書き込み動作WRITEBが実行される（図２７
（ｋ））。
【０１０４】図２８は、入出力ポートPORT-A、PORT-Bに
アクティブコマンドACTおよび同一の行アドレス信号RA
が供給され、それぞれ書き込み動作および読み出し動作
が実行され、さらにアクティブコマンドACTおよび異な
る行アドレス信号RAが供給され、それぞれ書き込み動作
および読み出し動作が実行される状態を示している。ま
ず、入出力ポートPORT-A、PORT-Bにおいて、クロック信
号CLKA、CLKBの立ち上がりエッジにそれぞれ同期してア
クティブコマンドACTおよび同一の行アドレス信号RAが
供給される（図２８（ａ）、（ｂ））。調停回路３４
は、アクティブコマンドACTが入出力ポートPORT-Aに先
に供給されたと判断し、読み出し動作READAを実行する
（図２８（ｃ））。読み出し動作READAにより選択され
たメモリコア４０の全メモリセルからデータが読み出さ
れ、読み出されたデータは、一方のページバッファ５０
ａ（または５０ｂ）に保持される（図２８（ｄ））。一
方、入出力ポートPORT-Bにおいて、アクティブコマンド
ACTに応じた読み出し動作は、行アドレス信号RAが入出
力ポートPORT-Aに供給された信号と同一であるため実行
されない。
アクティブコマンドACTおよび同一の行アドレス信号RA
が供給され、それぞれ書き込み動作および読み出し動作
が実行され、さらにアクティブコマンドACTおよび異な
る行アドレス信号RAが供給され、それぞれ書き込み動作
および読み出し動作が実行される状態を示している。ま
ず、入出力ポートPORT-A、PORT-Bにおいて、クロック信
号CLKA、CLKBの立ち上がりエッジにそれぞれ同期してア
クティブコマンドACTおよび同一の行アドレス信号RAが
供給される（図２８（ａ）、（ｂ））。調停回路３４
は、アクティブコマンドACTが入出力ポートPORT-Aに先
に供給されたと判断し、読み出し動作READAを実行する
（図２８（ｃ））。読み出し動作READAにより選択され
たメモリコア４０の全メモリセルからデータが読み出さ
れ、読み出されたデータは、一方のページバッファ５０
ａ（または５０ｂ）に保持される（図２８（ｄ））。一
方、入出力ポートPORT-Bにおいて、アクティブコマンド
ACTに応じた読み出し動作は、行アドレス信号RAが入出
力ポートPORT-Aに供給された信号と同一であるため実行
されない。
【０１０５】次に、入出力ポートPORT-Aにおいて、図の
１番目および５番目のクロック信号CLKAに同期して書き
込みコマンドWRが供給される（図２８（ｅ）、
（ｆ））。クロック信号CLKAに同期して順次供給された
書き込みデータQ0-Q7は、ページバッファ５０ａに書き
込まれる（図２８（ｇ））。入出力ポートPORT-Bにおい
て、図の１番目および５番目のクロック信号CLKBに同期
して読み出しコマンドRDが供給される（図２８（ｈ）、
（ｉ））。ページバッファ５０ａに保持されたデータ
は、各読み出しコマンドRDを受けた後、図の５番目-１
２番目のクロック信号CLKBに同期して順次出力データQ0
-Q7として出力される（図２８（ｊ））。そして、入出
力ポートPORT-Aにおいて、書き込みデータQ7を取り込ん
だクロック信号CLKAに同期して書き込み動作WRITEAが実
行される（図２８（ｋ））。
１番目および５番目のクロック信号CLKAに同期して書き
込みコマンドWRが供給される（図２８（ｅ）、
（ｆ））。クロック信号CLKAに同期して順次供給された
書き込みデータQ0-Q7は、ページバッファ５０ａに書き
込まれる（図２８（ｇ））。入出力ポートPORT-Bにおい
て、図の１番目および５番目のクロック信号CLKBに同期
して読み出しコマンドRDが供給される（図２８（ｈ）、
（ｉ））。ページバッファ５０ａに保持されたデータ
は、各読み出しコマンドRDを受けた後、図の５番目-１
２番目のクロック信号CLKBに同期して順次出力データQ0
-Q7として出力される（図２８（ｊ））。そして、入出
力ポートPORT-Aにおいて、書き込みデータQ7を取り込ん
だクロック信号CLKAに同期して書き込み動作WRITEAが実
行される（図２８（ｋ））。
【０１０６】次に、入出力ポートPORT-A、PORT-Bにおい
て、クロック信号CLKA、CLKBの立ち上がりエッジにそれ
ぞれ同期してアクティブコマンドACTおよび互いに異な
る行アドレス信号RAが供給される（図２８（ｌ）、
（ｍ））。調停回路３４は、アクティブコマンドACTが
入出力ポートPORT-Aに先に供給されたと判断し、読み出
し動作READA、READBを順次実行する（図２８（ｎ）、
（ｏ））。読み出し動作READAにより選択されたメモリ
コア４０の全メモリセルからデータが読み出され、読み
出されたデータは、一方のページバッファ５０ａ（また
は５０ｂ）に保持される（図２８（ｐ））。読み出し動
作READBにより選択されたメモリコア４０の全メモリセ
ルからデータが読み出され、読み出されたデータは、他
方のページバッファ５０ｂ（または５０ａ）に保持され
る（図２８（ｑ））。
て、クロック信号CLKA、CLKBの立ち上がりエッジにそれ
ぞれ同期してアクティブコマンドACTおよび互いに異な
る行アドレス信号RAが供給される（図２８（ｌ）、
（ｍ））。調停回路３４は、アクティブコマンドACTが
入出力ポートPORT-Aに先に供給されたと判断し、読み出
し動作READA、READBを順次実行する（図２８（ｎ）、
（ｏ））。読み出し動作READAにより選択されたメモリ
コア４０の全メモリセルからデータが読み出され、読み
出されたデータは、一方のページバッファ５０ａ（また
は５０ｂ）に保持される（図２８（ｐ））。読み出し動
作READBにより選択されたメモリコア４０の全メモリセ
ルからデータが読み出され、読み出されたデータは、他
方のページバッファ５０ｂ（または５０ａ）に保持され
る（図２８（ｑ））。
【０１０７】入出力ポートPORT-Aにおいて、図の１３番
目および１７番目のクロック信号CLKAに同期して書き込
みコマンドWRが供給される（図２６（ｒ）、（ｓ））。
クロック信号CLKAに同期して順次供給された書き込みデ
ータQ0-Q7は、ページバッファ５０ａに書き込まれる
（図２８（ｔ））。同様に、入出力ポートPORT-Bにおい
て、図の１３番目および１７番目のクロック信号CLKBに
同期して書き込みコマンドWRが供給される（図２６
（ｕ）、（ｖ））。クロック信号CLKBに同期して順次供
給された書き込みデータQ0-Q7は、ページバッファ５０
ｂに書き込まれる（図２６（ｗ））。
目および１７番目のクロック信号CLKAに同期して書き込
みコマンドWRが供給される（図２６（ｒ）、（ｓ））。
クロック信号CLKAに同期して順次供給された書き込みデ
ータQ0-Q7は、ページバッファ５０ａに書き込まれる
（図２８（ｔ））。同様に、入出力ポートPORT-Bにおい
て、図の１３番目および１７番目のクロック信号CLKBに
同期して書き込みコマンドWRが供給される（図２６
（ｕ）、（ｖ））。クロック信号CLKBに同期して順次供
給された書き込みデータQ0-Q7は、ページバッファ５０
ｂに書き込まれる（図２６（ｗ））。
【０１０８】この実施形態においても、上述した第３の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、データラッチ２８とメモリコア４０と
の間に、メモリコア４０の全メモリセルに対するデータ
を一時蓄えるページバッファ５０ａ、５０ｂを配置し
た。このため、マルチポートメモリＭにおいて、ページ
読み出し動作およびページ書き込み動作を実行できる。
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、データラッチ２８とメモリコア４０と
の間に、メモリコア４０の全メモリセルに対するデータ
を一時蓄えるページバッファ５０ａ、５０ｂを配置し
た。このため、マルチポートメモリＭにおいて、ページ
読み出し動作およびページ書き込み動作を実行できる。
【０１０９】入出力ポートPORT-A、PORT-Bに同一の行ア
ドレス信号RAが供給されたときに、一つのページバッフ
ァ５０ａを共有した。このため、メモリセルに書き込ま
れるべきデータが上書きされ、破壊されることを防止で
きる。入出力ポートPORT-A、PORT-Bに同一の行アドレス
信号RAが供給されたときに、一方のポートのみに対応し
て読み出し動作を実行した。このため、両ポートに対し
てそれぞれ読み出し動作を実行する場合に比べ、動作時
の消費電力を低減できる。
ドレス信号RAが供給されたときに、一つのページバッフ
ァ５０ａを共有した。このため、メモリセルに書き込ま
れるべきデータが上書きされ、破壊されることを防止で
きる。入出力ポートPORT-A、PORT-Bに同一の行アドレス
信号RAが供給されたときに、一方のポートのみに対応し
て読み出し動作を実行した。このため、両ポートに対し
てそれぞれ読み出し動作を実行する場合に比べ、動作時
の消費電力を低減できる。
【０１１０】ページバッファ５０ａ、５０ｂを使用する
ことで、マルチポートメモリＭを制御するコントローラ
は、ページ動作を実行する場合にもマルチポートメモリ
Ｍのビジー状態を認識する必要はない。この結果、これ
等コントローラの制御（ハードウエア、ソフトウエア）
が容易になる。図２９は、本発明のマルチポートメモリ
およびマルチポートメモリの制御方法の第５の実施形態
におけるマルチポートメモリＭの動作を示している。こ
の実施形態は、請求項５〜請求項７、および請求項１０
に対応している。第４の実施形態と同一要素について
は、同一の符号を付し、これ等については、詳細な説明
を省略する。
ことで、マルチポートメモリＭを制御するコントローラ
は、ページ動作を実行する場合にもマルチポートメモリ
Ｍのビジー状態を認識する必要はない。この結果、これ
等コントローラの制御（ハードウエア、ソフトウエア）
が容易になる。図２９は、本発明のマルチポートメモリ
およびマルチポートメモリの制御方法の第５の実施形態
におけるマルチポートメモリＭの動作を示している。こ
の実施形態は、請求項５〜請求項７、および請求項１０
に対応している。第４の実施形態と同一要素について
は、同一の符号を付し、これ等については、詳細な説明
を省略する。
【０１１１】この実施形態では、通常のバースト動作用
の読み出しコマンドRD、書き込みコマンドWRと、ページ
動作用の読み出しコマンドPRD、書き込みコマンドPWRと
を有している。マルチポートメモリＭの回路構成は、第
４の実施形態とほぼ同一である。図２９では、まず、入
出力ポートPORT-A、PORT-BにアクティブコマンドACTお
よび同一の行アドレス信号RAが供給される（図２９
（ａ）、（ｂ））。次のクロック信号CLKA、CLKBに同期
して読み出しコマンドPRDが供給され（図２９（ｃ）、
（ｄ））、ページ読み出し動作が実行される（図２９
（ｅ））。ページ読み出し動作のタイミングは、上述し
た図２４と同一であるため、詳細な説明を省略する。
の読み出しコマンドRD、書き込みコマンドWRと、ページ
動作用の読み出しコマンドPRD、書き込みコマンドPWRと
を有している。マルチポートメモリＭの回路構成は、第
４の実施形態とほぼ同一である。図２９では、まず、入
出力ポートPORT-A、PORT-BにアクティブコマンドACTお
よび同一の行アドレス信号RAが供給される（図２９
（ａ）、（ｂ））。次のクロック信号CLKA、CLKBに同期
して読み出しコマンドPRDが供給され（図２９（ｃ）、
（ｄ））、ページ読み出し動作が実行される（図２９
（ｅ））。ページ読み出し動作のタイミングは、上述し
た図２４と同一であるため、詳細な説明を省略する。
【０１１２】この後、入出力ポートPORT-A、PORT-Bにア
クティブコマンドACTおよび同一の行アドレス信号RAが
供給される（図２９（ｆ）、（ｇ））。次のクロック信
号CLKA、CLKBに同期して読み出しコマンドRDが供給され
る（図２９（ｈ）、（ｉ））。入出力ポートPORT-A、PO
RT-Bに対応してそれぞれ読み出し動作READA、READBが順
次実行される（図２９（ｊ）、（ｋ））。すなわち、通
常の読み出し動作（バースト読み出し動作）が実行され
る。
クティブコマンドACTおよび同一の行アドレス信号RAが
供給される（図２９（ｆ）、（ｇ））。次のクロック信
号CLKA、CLKBに同期して読み出しコマンドRDが供給され
る（図２９（ｈ）、（ｉ））。入出力ポートPORT-A、PO
RT-Bに対応してそれぞれ読み出し動作READA、READBが順
次実行される（図２９（ｊ）、（ｋ））。すなわち、通
常の読み出し動作（バースト読み出し動作）が実行され
る。
【０１１３】この実施形態においても、上述した第４の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、マルチポートメモリＭは、ページ動作
用のコマンドPRD、PWRと、通常動作用のコマンドRD、WR
とを有しているため、供給するコマンド信号に応じてペ
ージ動作だけでなく、通常動作を実行できる。なお、上
述した実施形態では、本発明をアドレス信号を時分割で
入力するアドレスマルチプレクス方式のマルチポートメ
モリに適用した例について述べた。本発明はかかる実施
形態に限定されるものではない。例えば、本発明をアド
レス信号を一度に入力するアドレスノンマルチプレクス
方式のマルチポートメモリに適用してもよい。
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、マルチポートメモリＭは、ページ動作
用のコマンドPRD、PWRと、通常動作用のコマンドRD、WR
とを有しているため、供給するコマンド信号に応じてペ
ージ動作だけでなく、通常動作を実行できる。なお、上
述した実施形態では、本発明をアドレス信号を時分割で
入力するアドレスマルチプレクス方式のマルチポートメ
モリに適用した例について述べた。本発明はかかる実施
形態に限定されるものではない。例えば、本発明をアド
レス信号を一度に入力するアドレスノンマルチプレクス
方式のマルチポートメモリに適用してもよい。
【０１１４】上述した実施形態では、本発明を２つの入
出力ポートPORT-A、PORT-Bを有するマルチポートメモリ
Ｍに適用した例について述べた。本発明はかかる実施形
態に限定されるものではない。例えば、本発明を４つの
入出力ポートを有するマルチポートメモリに適用しても
よい。この場合、アクティブコマンドACTの供給間隔
（タイミング仕様）は、メモリコアの動作期間の４倍以
上に設定される。
出力ポートPORT-A、PORT-Bを有するマルチポートメモリ
Ｍに適用した例について述べた。本発明はかかる実施形
態に限定されるものではない。例えば、本発明を４つの
入出力ポートを有するマルチポートメモリに適用しても
よい。この場合、アクティブコマンドACTの供給間隔
（タイミング仕様）は、メモリコアの動作期間の４倍以
上に設定される。
【０１１５】上述した実施形態では、本発明をシンクロ
ナスDRAMのメモリコアを有するマルチポートメモリに適
用した例について述べた。本発明はかかる実施形態に限
定されるものではない。例えば、本発明をシンクロナス
SRAMのメモリコアを有するマルチポートメモリに適用し
てもよい。以上の実施形態において説明した発明を整理
して、付記として開示する。
ナスDRAMのメモリコアを有するマルチポートメモリに適
用した例について述べた。本発明はかかる実施形態に限
定されるものではない。例えば、本発明をシンクロナス
SRAMのメモリコアを有するマルチポートメモリに適用し
てもよい。以上の実施形態において説明した発明を整理
して、付記として開示する。
【０１１６】（付記１） メモリセルを有する複数のメ
モリコアと、クロック信号を受けるクロック端子、前記
メモリセルを選択するために前記クロック信号に同期し
て供給されるアドレス信号を受けるアドレス端子、およ
びデータ信号を入出力するデータ入出力端子をそれぞれ
有する複数の入出力ポートと、前記メモリコアにそれぞ
れ対応し、前記入出力ポートから供給される前記アドレ
ス信号のいずれかを選択し、選択したアドレス信号に応
じて前記メモリセルをアクセスする制御回路とを備え、
前記制御回路は、同一の前記メモリコアを示す前記アド
レス信号を複数の前記入出力ポートで受けたとき、先に
受けた前記アドレス信号に応じて前記メモリコアを動作
させることを特徴とするマルチポートメモリ。
モリコアと、クロック信号を受けるクロック端子、前記
メモリセルを選択するために前記クロック信号に同期し
て供給されるアドレス信号を受けるアドレス端子、およ
びデータ信号を入出力するデータ入出力端子をそれぞれ
有する複数の入出力ポートと、前記メモリコアにそれぞ
れ対応し、前記入出力ポートから供給される前記アドレ
ス信号のいずれかを選択し、選択したアドレス信号に応
じて前記メモリセルをアクセスする制御回路とを備え、
前記制御回路は、同一の前記メモリコアを示す前記アド
レス信号を複数の前記入出力ポートで受けたとき、先に
受けた前記アドレス信号に応じて前記メモリコアを動作
させることを特徴とするマルチポートメモリ。
【０１１７】（付記２） 付記１記載のマルチポートメ
モリにおいて、前記アドレス信号は、このアドレス信号
を取り込む前記クロック信号のエッジより所定のセット
アップ時間だけ前に確定され、前記制御回路は、前記ク
ロック信号の前記エッジより前に確定する前記アドレス
信号を使用して前記アドレス信号の先着を判断すること
を特徴とするマルチポートメモリ。
モリにおいて、前記アドレス信号は、このアドレス信号
を取り込む前記クロック信号のエッジより所定のセット
アップ時間だけ前に確定され、前記制御回路は、前記ク
ロック信号の前記エッジより前に確定する前記アドレス
信号を使用して前記アドレス信号の先着を判断すること
を特徴とするマルチポートメモリ。
【０１１８】（付記３） 付記２記載のマルチポートメ
モリにおいて、前記制御回路は、両方の前記入出力ポー
トで受ける前記クロック信号の前記エッジのうち、先に
受けた前記クロック信号の前記エッジに同期して、前記
アドレス信号の先着を判断することを特徴とするマルチ
ポートメモリ。 （付記４） 付記１記載のマルチポートメモリにおい
て、前記入出力ポートは、他の前記入出力ポートから先
に供給された前記アドレス信号に応じて前記メモリコア
が動作することを示すビジー信号を出力するビジー端子
をそれぞれ備えていることを特徴とするマルチポートメ
モリ。
モリにおいて、前記制御回路は、両方の前記入出力ポー
トで受ける前記クロック信号の前記エッジのうち、先に
受けた前記クロック信号の前記エッジに同期して、前記
アドレス信号の先着を判断することを特徴とするマルチ
ポートメモリ。 （付記４） 付記１記載のマルチポートメモリにおい
て、前記入出力ポートは、他の前記入出力ポートから先
に供給された前記アドレス信号に応じて前記メモリコア
が動作することを示すビジー信号を出力するビジー端子
をそれぞれ備えていることを特徴とするマルチポートメ
モリ。
【０１１９】（付記５） 付記１記載のマルチポートメ
モリにおいて、前記メモリコアは、前記アドレス信号の
供給に伴い同時に動作するセンスアンプの領域に対応し
て割り当てられていることを特徴とするマルチポートメ
モリ。
モリにおいて、前記メモリコアは、前記アドレス信号の
供給に伴い同時に動作するセンスアンプの領域に対応し
て割り当てられていることを特徴とするマルチポートメ
モリ。
【０１２０】（付記６） 付記１記載のマルチポートメ
モリにおいて、前記入出力ポートは、前記メモリコアの
動作を制御するコマンド信号を前記クロック信号に同期
して受けるコマンド端子をそれぞれ備えていることを特
徴とするマルチポートメモリ。 （付記７） 付記６記載のマルチポートメモリにおい
て、前記読み出し動作および前記書き込み動作時に、前
記コマンド端子は、前記メモリコアの所定のメモリ領域
を活性化するアクティブコマンドと、前記メモリ領域に
対する読み出しおよび書き込みのいずれかを示す動作コ
マンドとを順次受けることを特徴とするマルチポートメ
モリ。
モリにおいて、前記入出力ポートは、前記メモリコアの
動作を制御するコマンド信号を前記クロック信号に同期
して受けるコマンド端子をそれぞれ備えていることを特
徴とするマルチポートメモリ。 （付記７） 付記６記載のマルチポートメモリにおい
て、前記読み出し動作および前記書き込み動作時に、前
記コマンド端子は、前記メモリコアの所定のメモリ領域
を活性化するアクティブコマンドと、前記メモリ領域に
対する読み出しおよび書き込みのいずれかを示す動作コ
マンドとを順次受けることを特徴とするマルチポートメ
モリ。
【０１２１】（付記８） 付記７記載のマルチポートメ
モリにおいて、前記アドレス端子は、前記アクティブコ
マンドおよび前記動作コマンドにそれぞれ対応して、前
記メモリコア内の所定の領域を選択するための前記アド
レス信号、および前記領域内の所定の前記メモリセルを
選択するための前記アドレス信号を順次受けることを特
徴とするマルチポートメモリ。
モリにおいて、前記アドレス端子は、前記アクティブコ
マンドおよび前記動作コマンドにそれぞれ対応して、前
記メモリコア内の所定の領域を選択するための前記アド
レス信号、および前記領域内の所定の前記メモリセルを
選択するための前記アドレス信号を順次受けることを特
徴とするマルチポートメモリ。
【０１２２】（付記９） 付記７記載のマルチポートメ
モリにおいて、前記動作コマンドは、前記アクティブコ
マンドの供給から常に所定のクロック数後に供給される
ことを特徴とするマルチポートメモリ。 （付記１０） 付記１記載のマルチポートメモリにおい
て、前記メモリセルは、前記データ信号の値に応じた電
荷を蓄えるキャパシタを有することを特徴とするマルチ
ポートメモリ。
モリにおいて、前記動作コマンドは、前記アクティブコ
マンドの供給から常に所定のクロック数後に供給される
ことを特徴とするマルチポートメモリ。 （付記１０） 付記１記載のマルチポートメモリにおい
て、前記メモリセルは、前記データ信号の値に応じた電
荷を蓄えるキャパシタを有することを特徴とするマルチ
ポートメモリ。
【０１２３】（付記１１） 付記１０記載のマルチポー
トメモリにおいて、前記キャパシタに前記電荷を再書き
込みするリフレッシュ動作は、前記入出力ポートのいず
れかに供給される前記アドレス信号をリフレッシュアド
レス信号として実行されることを特徴とするマルチポー
トメモリ。
トメモリにおいて、前記キャパシタに前記電荷を再書き
込みするリフレッシュ動作は、前記入出力ポートのいず
れかに供給される前記アドレス信号をリフレッシュアド
レス信号として実行されることを特徴とするマルチポー
トメモリ。
【０１２４】（付記１２） 付記１０記載のマルチポー
トメモリにおいて、前記メモリセルは、前記データ信号
を入出力するビット線に接続され、前記ビット線を所定
の電圧にリセットするプリチャージ動作は、読み出し動
作および書き込み動作の後、自動的に実行されることを
特徴とするマルチポートメモリ。
トメモリにおいて、前記メモリセルは、前記データ信号
を入出力するビット線に接続され、前記ビット線を所定
の電圧にリセットするプリチャージ動作は、読み出し動
作および書き込み動作の後、自動的に実行されることを
特徴とするマルチポートメモリ。
【０１２５】（付記１３） 付記１２記載のマルチポー
トメモリにおいて、前記読み出し動作および前記書き込
み動作は、前記アクティブコマンドの受け付けから常に
所定の期間後に終了することを特徴とするマルチポート
メモリ。（付記１４） メモリセルを有する複数のメモ
リコアと、クロック信号を受けるクロック端子、前記メ
モリセルを選択するために前記クロック信号に同期して
供給されるアドレス信号を受けるアドレス端子、および
データ信号を入出力するデータ入出力端子をそれぞれ有
する複数の入出力ポートと、前記メモリコアにそれぞれ
対応し、前記入出力ポートから供給される前記アドレス
信号のいずれかを選択し、選択したアドレス信号に応じ
て前記メモリセルをアクセスする制御回路とを備え、前
記制御回路は、同一の前記メモリコアを示す前記アドレ
ス信号を複数の前記入出力ポートで受けたとき、先に受
けた前記アドレス信号から順次前記メモリコアを動作さ
せることを特徴とするマルチポートメモリ。
トメモリにおいて、前記読み出し動作および前記書き込
み動作は、前記アクティブコマンドの受け付けから常に
所定の期間後に終了することを特徴とするマルチポート
メモリ。（付記１４） メモリセルを有する複数のメモ
リコアと、クロック信号を受けるクロック端子、前記メ
モリセルを選択するために前記クロック信号に同期して
供給されるアドレス信号を受けるアドレス端子、および
データ信号を入出力するデータ入出力端子をそれぞれ有
する複数の入出力ポートと、前記メモリコアにそれぞれ
対応し、前記入出力ポートから供給される前記アドレス
信号のいずれかを選択し、選択したアドレス信号に応じ
て前記メモリセルをアクセスする制御回路とを備え、前
記制御回路は、同一の前記メモリコアを示す前記アドレ
ス信号を複数の前記入出力ポートで受けたとき、先に受
けた前記アドレス信号から順次前記メモリコアを動作さ
せることを特徴とするマルチポートメモリ。
【０１２６】（付記１５） 付記１４記載のマルチポー
トメモリにおいて、前記入出力ポートは、前記メモリコ
アの動作を制御するコマンド信号を前記クロック信号に
同期して受けるコマンド端子をそれぞれ備え、前記各入
出力ポートにおいて、前記メモリコアを活性化させるコ
マンド信号は、前記読み出し動作および前記書き込み動
作に必要な前記メモリコアの動作期間の２倍以上の供給
間隔で供給されることを特徴とするマルチポートメモ
リ。
トメモリにおいて、前記入出力ポートは、前記メモリコ
アの動作を制御するコマンド信号を前記クロック信号に
同期して受けるコマンド端子をそれぞれ備え、前記各入
出力ポートにおいて、前記メモリコアを活性化させるコ
マンド信号は、前記読み出し動作および前記書き込み動
作に必要な前記メモリコアの動作期間の２倍以上の供給
間隔で供給されることを特徴とするマルチポートメモ
リ。
【０１２７】（付記１６） 付記１５記載のマルチポー
トメモリにおいて、前記各入出力ポートにおいて前記コ
マンド信号が前記供給間隔を空けずに供給されたとき、
供給された前記コマンド信号は無効にされることを特徴
とするマルチポートメモリ。 （付記１７） 付記１５記載のマルチポートメモリにお
いて、異なる前記入出力ポートにおいては、前記コマン
ド信号の供給間隔が前記動作期間の２倍未満のときに
も、供給された前記コマンド信号は受け付けられること
を特徴とするマルチポートメモリ。
トメモリにおいて、前記各入出力ポートにおいて前記コ
マンド信号が前記供給間隔を空けずに供給されたとき、
供給された前記コマンド信号は無効にされることを特徴
とするマルチポートメモリ。 （付記１７） 付記１５記載のマルチポートメモリにお
いて、異なる前記入出力ポートにおいては、前記コマン
ド信号の供給間隔が前記動作期間の２倍未満のときに
も、供給された前記コマンド信号は受け付けられること
を特徴とするマルチポートメモリ。
【０１２８】（付記１８） 付記１４記載のマルチポー
トメモリにおいて、複数個の前記メモリセルに対応する
のデータを保持するバッファを備え、前記メモリセルに
対して読み書きされる前記データは、前記バッファを介
して前記データ入出力端子および前記メモリセルに伝達
されることを特徴とするマルチポートメモリ。
トメモリにおいて、複数個の前記メモリセルに対応する
のデータを保持するバッファを備え、前記メモリセルに
対して読み書きされる前記データは、前記バッファを介
して前記データ入出力端子および前記メモリセルに伝達
されることを特徴とするマルチポートメモリ。
【０１２９】（付記１９） 付記１４記載のマルチポー
トメモリにおいて、前記入出力ポートは、前記メモリコ
アの動作を制御するコマンド信号を前記クロック信号に
同期して受けるコマンド端子をそれぞれ備えていること
を特徴とするマルチポートメモリ。 （付記２０） 付記１９記載のマルチポートメモリにお
いて、前記読み出し動作および前記書き込み動作時に、
前記コマンド端子は、前記メモリコアの所定のメモリ領
域を活性化するアクティブコマンドと、前記メモリ領域
に対する読み出しおよび書き込みのいずれかを示す動作
コマンドとを順次受けることを特徴とするマルチポート
メモリ。
トメモリにおいて、前記入出力ポートは、前記メモリコ
アの動作を制御するコマンド信号を前記クロック信号に
同期して受けるコマンド端子をそれぞれ備えていること
を特徴とするマルチポートメモリ。 （付記２０） 付記１９記載のマルチポートメモリにお
いて、前記読み出し動作および前記書き込み動作時に、
前記コマンド端子は、前記メモリコアの所定のメモリ領
域を活性化するアクティブコマンドと、前記メモリ領域
に対する読み出しおよび書き込みのいずれかを示す動作
コマンドとを順次受けることを特徴とするマルチポート
メモリ。
【０１３０】（付記２１） 付記２０記載のマルチポー
トメモリにおいて、前記アドレス端子は、前記アクティ
ブコマンドおよび前記動作コマンドにそれぞれ対応し
て、前記メモリコア内の所定の領域を選択するための前
記アドレス信号、および前記領域内の所定の前記メモリ
セルを選択するための前記アドレス信号を順次受けるこ
とを特徴とするマルチポートメモリ。
トメモリにおいて、前記アドレス端子は、前記アクティ
ブコマンドおよび前記動作コマンドにそれぞれ対応し
て、前記メモリコア内の所定の領域を選択するための前
記アドレス信号、および前記領域内の所定の前記メモリ
セルを選択するための前記アドレス信号を順次受けるこ
とを特徴とするマルチポートメモリ。
【０１３１】（付記２２） 付記１４記載のマルチポー
トメモリにおいて、前記メモリセルは、前記データ信号
の値に応じた電荷を蓄えるキャパシタを有することを特
徴とするマルチポートメモリ。 （付記２３） 付記２２記載のマルチポートメモリにお
いて、前記メモリセルは、前記データ信号を入出力する
ビット線に接続され、前記ビット線を所定の電圧にリセ
ットするプリチャージ動作は、読み出し動作および書き
込み動作の後、自動的に実行されることを特徴とするマ
ルチポートメモリ。
トメモリにおいて、前記メモリセルは、前記データ信号
の値に応じた電荷を蓄えるキャパシタを有することを特
徴とするマルチポートメモリ。 （付記２３） 付記２２記載のマルチポートメモリにお
いて、前記メモリセルは、前記データ信号を入出力する
ビット線に接続され、前記ビット線を所定の電圧にリセ
ットするプリチャージ動作は、読み出し動作および書き
込み動作の後、自動的に実行されることを特徴とするマ
ルチポートメモリ。
【０１３２】（付記２４） メモリセルを有する複数の
メモリコアと、クロック信号を受けるクロック端子、前
記メモリセルを選択するために前記クロック信号に同期
して供給されるアドレス信号を受けるアドレス端子、お
よびデータ信号を入出力するデータ入出力端子をそれぞ
れ有する複数の入出力ポートと、前記メモリコアにそれ
ぞれ対応し、前記入出力ポートから供給される前記アド
レス信号のいずれかを選択し、選択したアドレス信号に
応じて前記メモリセルをアクセスする制御回路と、複数
個の前記メモリセルに対応するデータを保持するバッフ
ァとを備え、前記メモリセルに対して読み書きされる前
記データは、前記バッファを介して前記データ入出力端
子および前記メモリセルに伝達されることを特徴とする
マルチポートメモリ。
メモリコアと、クロック信号を受けるクロック端子、前
記メモリセルを選択するために前記クロック信号に同期
して供給されるアドレス信号を受けるアドレス端子、お
よびデータ信号を入出力するデータ入出力端子をそれぞ
れ有する複数の入出力ポートと、前記メモリコアにそれ
ぞれ対応し、前記入出力ポートから供給される前記アド
レス信号のいずれかを選択し、選択したアドレス信号に
応じて前記メモリセルをアクセスする制御回路と、複数
個の前記メモリセルに対応するデータを保持するバッフ
ァとを備え、前記メモリセルに対して読み書きされる前
記データは、前記バッファを介して前記データ入出力端
子および前記メモリセルに伝達されることを特徴とする
マルチポートメモリ。
【０１３３】（付記２５） 付記２４記載のマルチポー
トメモリにおいて、読み出し動作の開始時に、所定のビ
ット数の前記データが、前記メモリセルから前記バッフ
ァに一度に転送され、個々の前記アドレス信号に対応す
る前記データは、前記バッファから読み出させることを
特徴とするマルチポートメモリ。
トメモリにおいて、読み出し動作の開始時に、所定のビ
ット数の前記データが、前記メモリセルから前記バッフ
ァに一度に転送され、個々の前記アドレス信号に対応す
る前記データは、前記バッファから読み出させることを
特徴とするマルチポートメモリ。
【０１３４】（付記２６） 付記２４記載のマルチポー
トメモリにおいて、書き込み動作の開始時に、所定のビ
ット数の前記データが、前記メモリセルから前記バッフ
ァに一度に転送され、個々の前記アドレス信号に対応す
る前記データは、前記バッファに書き込まれ、前記書き
込み動作の終了時に、前記バッファに保持されている前
記データが、前記メモリセルに一度に書き込まれること
を特徴とするマルチポートメモリ。
トメモリにおいて、書き込み動作の開始時に、所定のビ
ット数の前記データが、前記メモリセルから前記バッフ
ァに一度に転送され、個々の前記アドレス信号に対応す
る前記データは、前記バッファに書き込まれ、前記書き
込み動作の終了時に、前記バッファに保持されている前
記データが、前記メモリセルに一度に書き込まれること
を特徴とするマルチポートメモリ。
【０１３５】（付記２７） 付記２４記載のマルチポー
トメモリにおいて、前記制御回路は、同一の前記メモリ
コアを示す前記アドレス信号を複数の前記入出力ポート
で受けたとき、先に受けた前記アドレス信号のみに応じ
て前記メモリコアを動作させることを特徴とするマルチ
ポートメモリ。 （付記２８） 付記２４記載のマルチポートメモリにお
いて、前記入出力ポートは、前記メモリコアの動作を制
御するコマンド信号を前記クロック信号に同期して受け
るコマンド端子をそれぞれ備え、前記コマンド信号が示
す動作コマンドは、前記バッファを使用して前記読み出
し動作および前記書き込み動作を実行するページ動作コ
マンドと、前記バッファを使用せず前記読み出し動作お
よび前記書き込み動作を実行する通常動作コマンドとを
含むことを特徴とするマルチポートメモリ （付記２９） 付記２８記載のマルチポートメモリにお
いて、前記メモリコアは、読み出し動作および書き込み
動作時に活性化される複数のワード線を有し、前記通常
動作コマンドは、同一の前記ワード線に接続され、かつ
アドレスの連続する複数の前記メモリセルに対応するデ
ータを順次アクセスするバースト動作を含むことを特徴
とするマルチポートメモリ。
トメモリにおいて、前記制御回路は、同一の前記メモリ
コアを示す前記アドレス信号を複数の前記入出力ポート
で受けたとき、先に受けた前記アドレス信号のみに応じ
て前記メモリコアを動作させることを特徴とするマルチ
ポートメモリ。 （付記２８） 付記２４記載のマルチポートメモリにお
いて、前記入出力ポートは、前記メモリコアの動作を制
御するコマンド信号を前記クロック信号に同期して受け
るコマンド端子をそれぞれ備え、前記コマンド信号が示
す動作コマンドは、前記バッファを使用して前記読み出
し動作および前記書き込み動作を実行するページ動作コ
マンドと、前記バッファを使用せず前記読み出し動作お
よび前記書き込み動作を実行する通常動作コマンドとを
含むことを特徴とするマルチポートメモリ （付記２９） 付記２８記載のマルチポートメモリにお
いて、前記メモリコアは、読み出し動作および書き込み
動作時に活性化される複数のワード線を有し、前記通常
動作コマンドは、同一の前記ワード線に接続され、かつ
アドレスの連続する複数の前記メモリセルに対応するデ
ータを順次アクセスするバースト動作を含むことを特徴
とするマルチポートメモリ。
【０１３６】（付記３０） メモリセルを有する複数の
メモリコアと、クロック信号を受けるクロック端子、前
記メモリセルを選択するために前記クロック信号に同期
して供給されるアドレス信号を受けるアドレス端子、お
よびデータ信号を入出力するデータ入出力端子をそれぞ
れ有する複数の入出力ポートと、前記メモリコアにそれ
ぞれ対応し、前記入出力ポートから供給される前記アド
レス信号のいずれかを選択し、選択したアドレス信号に
応じて前記メモリセルをアクセスする制御回路とを備え
たマルチポートメモリの制御方法であって、前記制御回
路は、同一の前記メモリコアを示す前記アドレス信号を
複数の前記入出力ポートで受けたとき、先に受けた前記
アドレス信号に応じて前記メモリコアを動作させること
を特徴とするマルチポートメモリの制御方法。
メモリコアと、クロック信号を受けるクロック端子、前
記メモリセルを選択するために前記クロック信号に同期
して供給されるアドレス信号を受けるアドレス端子、お
よびデータ信号を入出力するデータ入出力端子をそれぞ
れ有する複数の入出力ポートと、前記メモリコアにそれ
ぞれ対応し、前記入出力ポートから供給される前記アド
レス信号のいずれかを選択し、選択したアドレス信号に
応じて前記メモリセルをアクセスする制御回路とを備え
たマルチポートメモリの制御方法であって、前記制御回
路は、同一の前記メモリコアを示す前記アドレス信号を
複数の前記入出力ポートで受けたとき、先に受けた前記
アドレス信号に応じて前記メモリコアを動作させること
を特徴とするマルチポートメモリの制御方法。
【０１３７】（付記３１） 付記３０記載のマルチポー
トメモリの制御方法において、前記アドレス信号は、こ
のアドレス信号を取り込む前記クロック信号のエッジよ
り所定のセットアップ時間だけ前に確定され、前記制御
回路は、前記クロック信号の前記エッジより前に確定す
る前記アドレス信号を使用して前記アドレス信号の先着
を判断することを特徴とするマルチポートメモリの制御
方法。
トメモリの制御方法において、前記アドレス信号は、こ
のアドレス信号を取り込む前記クロック信号のエッジよ
り所定のセットアップ時間だけ前に確定され、前記制御
回路は、前記クロック信号の前記エッジより前に確定す
る前記アドレス信号を使用して前記アドレス信号の先着
を判断することを特徴とするマルチポートメモリの制御
方法。
【０１３８】（付記３２） 付記３１記載のマルチポー
トメモリの制御方法において、前記制御回路は、両方の
前記入出力ポートで受ける前記クロック信号の前記エッ
ジのうち、先に受けた前記クロック信号の前記エッジに
同期して、前記アドレス信号の先着を判断することを特
徴とするマルチポートメモリの制御方法。 （付記３３） 付記３０記載のマルチポートメモリの制
御方法において、前記メモリコアが先に受けた他の前記
入出力ポートからの前記アドレス信号に応じて動作する
ことを示すビジー信号を出力することを特徴とするマル
チポートメモリの制御方法。
トメモリの制御方法において、前記制御回路は、両方の
前記入出力ポートで受ける前記クロック信号の前記エッ
ジのうち、先に受けた前記クロック信号の前記エッジに
同期して、前記アドレス信号の先着を判断することを特
徴とするマルチポートメモリの制御方法。 （付記３３） 付記３０記載のマルチポートメモリの制
御方法において、前記メモリコアが先に受けた他の前記
入出力ポートからの前記アドレス信号に応じて動作する
ことを示すビジー信号を出力することを特徴とするマル
チポートメモリの制御方法。
【０１３９】（付記３４） メモリセルを有する複数の
メモリコアと、クロック信号を受けるクロック端子、前
記メモリセルを選択するために前記クロック信号に同期
して供給されるアドレス信号を受けるアドレス端子、お
よびデータ信号を入出力するデータ入出力端子をそれぞ
れ有する複数の入出力ポートと、前記メモリコアにそれ
ぞれ対応し、前記入出力ポートから供給される前記アド
レス信号のいずれかを選択し、選択したアドレス信号に
応じて前記メモリセルをアクセスする制御回路とを備え
たマルチポートメモリの制御方法であって、前記制御回
路は、同一の前記メモリコアを示す前記アドレス信号を
複数の前記入出力ポートで受けたとき、先に受けた前記
アドレス信号から順次前記メモリコアを動作させること
を特徴とするマルチポートメモリの制御方法。
メモリコアと、クロック信号を受けるクロック端子、前
記メモリセルを選択するために前記クロック信号に同期
して供給されるアドレス信号を受けるアドレス端子、お
よびデータ信号を入出力するデータ入出力端子をそれぞ
れ有する複数の入出力ポートと、前記メモリコアにそれ
ぞれ対応し、前記入出力ポートから供給される前記アド
レス信号のいずれかを選択し、選択したアドレス信号に
応じて前記メモリセルをアクセスする制御回路とを備え
たマルチポートメモリの制御方法であって、前記制御回
路は、同一の前記メモリコアを示す前記アドレス信号を
複数の前記入出力ポートで受けたとき、先に受けた前記
アドレス信号から順次前記メモリコアを動作させること
を特徴とするマルチポートメモリの制御方法。
【０１４０】（付記３５） 付記３４記載のマルチポー
トメモリの制御方法において、前記各入出力ポートにお
いて、前記メモリコアを活性化させるコマンド信号を、
前記読み出し動作および前記書き込み動作に必要な前記
メモリコアの動作期間の２倍以上の間隔で受けることを
特徴とするマルチポートメモリの制御方法。 （付記３６） 付記３５記載のマルチポートメモリの制
御方法において、前記各入出力ポートにおいて前記コマ
ンド信号の供給間隔が前記動作期間の２倍未満のとき
に、供給された前記コマンド信号を無効にすることを特
徴とするマルチポートメモリの制御方法。
トメモリの制御方法において、前記各入出力ポートにお
いて、前記メモリコアを活性化させるコマンド信号を、
前記読み出し動作および前記書き込み動作に必要な前記
メモリコアの動作期間の２倍以上の間隔で受けることを
特徴とするマルチポートメモリの制御方法。 （付記３６） 付記３５記載のマルチポートメモリの制
御方法において、前記各入出力ポートにおいて前記コマ
ンド信号の供給間隔が前記動作期間の２倍未満のとき
に、供給された前記コマンド信号を無効にすることを特
徴とするマルチポートメモリの制御方法。
【０１４１】（付記３７） メモリセルを有する複数の
メモリコアと、クロック信号を受けるクロック端子、前
記メモリセルを選択するために前記クロック信号に同期
して供給されるアドレス信号を受けるアドレス端子、お
よびデータ信号を入出力するデータ入出力端子をそれぞ
れ有する複数の入出力ポートと、前記メモリコアにそれ
ぞれ対応し、前記入出力ポートから供給される前記アド
レス信号のいずれかを選択し、選択したアドレス信号に
応じて前記メモリセルをアクセスする制御回路と、複数
個の前記メモリセルに対応するデータを保持するバッフ
ァとを備えたマルチポートメモリの制御方法であって、
前記メモリセルに対して読み書きされる前記データは、
前記バッファを介して前記データ入出力端子および前記
メモリセルに伝達されることを特徴とするマルチポート
メモリの制御方法。
メモリコアと、クロック信号を受けるクロック端子、前
記メモリセルを選択するために前記クロック信号に同期
して供給されるアドレス信号を受けるアドレス端子、お
よびデータ信号を入出力するデータ入出力端子をそれぞ
れ有する複数の入出力ポートと、前記メモリコアにそれ
ぞれ対応し、前記入出力ポートから供給される前記アド
レス信号のいずれかを選択し、選択したアドレス信号に
応じて前記メモリセルをアクセスする制御回路と、複数
個の前記メモリセルに対応するデータを保持するバッフ
ァとを備えたマルチポートメモリの制御方法であって、
前記メモリセルに対して読み書きされる前記データは、
前記バッファを介して前記データ入出力端子および前記
メモリセルに伝達されることを特徴とするマルチポート
メモリの制御方法。
【０１４２】（付記３８） 付記３７記載のマルチポー
トメモリの制御方法において、読み出し動作の開始時
に、所定のビット数の前記データを、前記メモリセルか
ら前記バッファに一度に転送し、個々の前記アドレス信
号に対応する前記データを、前記バッファから読み出す
ことを特徴とするマルチポートメモリの制御方法。
トメモリの制御方法において、読み出し動作の開始時
に、所定のビット数の前記データを、前記メモリセルか
ら前記バッファに一度に転送し、個々の前記アドレス信
号に対応する前記データを、前記バッファから読み出す
ことを特徴とするマルチポートメモリの制御方法。
【０１４３】（付記３９） 付記３７記載のマルチポー
トメモリの制御方法において、書き込み動作の開始時
に、所定のビット数の前記データを、前記メモリセルか
ら前記バッファに一度に転送し、個々の前記アドレス信
号に対応する前記データを、前記バッファに書き込み、
前記書き込み動作の終了時に、前記バッファに保持され
ている前記データを、前記メモリセルに一度に書き込む
ことを特徴とするマルチポートメモリの制御方法。
トメモリの制御方法において、書き込み動作の開始時
に、所定のビット数の前記データを、前記メモリセルか
ら前記バッファに一度に転送し、個々の前記アドレス信
号に対応する前記データを、前記バッファに書き込み、
前記書き込み動作の終了時に、前記バッファに保持され
ている前記データを、前記メモリセルに一度に書き込む
ことを特徴とするマルチポートメモリの制御方法。
【０１４４】（付記４０） 付記３７記載のマルチポー
トメモリの制御方法において、前記制御回路は、同一の
前記メモリコアを示す前記アドレス信号を複数の前記入
出力ポートで受けたとき、先に受けた前記アドレス信号
のみに応じて前記メモリコアを動作させることを特徴と
するマルチポートメモリの制御方法。 付記４、付記６〜付記１３、付記１９〜付記２３のマル
チポートメモリでは、メモリコアの動作の要求をコマン
ド信号で受けてもよい。このとき、コマンド信号は、ク
ロック信号に同期して入出力ポートのコマンド端子に供
給される。コマンド信号は、メモリブロックの所定のメ
モリ領域を活性化するアクティブコマンドと、このメモ
リ領域に対する読み出しまたは書き込みを示す動作コマ
ンドとに分けて順次供給されてもよい。同様に、アドレ
ス信号も時分割で順次供給されてもよい。動作コマンド
をアクティブコマンドの供給から常に所定のクロック数
後に供給される仕様にすることで、読み出しサイクル時
間および書き込みサイクル時間を一定にできる。
トメモリの制御方法において、前記制御回路は、同一の
前記メモリコアを示す前記アドレス信号を複数の前記入
出力ポートで受けたとき、先に受けた前記アドレス信号
のみに応じて前記メモリコアを動作させることを特徴と
するマルチポートメモリの制御方法。 付記４、付記６〜付記１３、付記１９〜付記２３のマル
チポートメモリでは、メモリコアの動作の要求をコマン
ド信号で受けてもよい。このとき、コマンド信号は、ク
ロック信号に同期して入出力ポートのコマンド端子に供
給される。コマンド信号は、メモリブロックの所定のメ
モリ領域を活性化するアクティブコマンドと、このメモ
リ領域に対する読み出しまたは書き込みを示す動作コマ
ンドとに分けて順次供給されてもよい。同様に、アドレ
ス信号も時分割で順次供給されてもよい。動作コマンド
をアクティブコマンドの供給から常に所定のクロック数
後に供給される仕様にすることで、読み出しサイクル時
間および書き込みサイクル時間を一定にできる。
【０１４５】メモリブロックのメモリセルをDRAMで構成
した場合、リフレッシュ動作が必要になる。このとき、
リフレッシュ動作は、入出力ポートのいずれかに供給さ
れるアドレス信号をリフレッシュアドレスとして実行さ
れる。このため、マルチポートメモリ内に形成するリフ
レッシュの制御回路を最小限にでき、チップサイズを小
さくできる。
した場合、リフレッシュ動作が必要になる。このとき、
リフレッシュ動作は、入出力ポートのいずれかに供給さ
れるアドレス信号をリフレッシュアドレスとして実行さ
れる。このため、マルチポートメモリ内に形成するリフ
レッシュの制御回路を最小限にでき、チップサイズを小
さくできる。
【０１４６】メモリセルに接続されたビット線を所定の
電圧にリセットするプリチャージ動作を、読み出し動作
または書き込み動作の後自動的に実行することで、読み
出し動作および書き込み動作を動作の開始から所定の期
間で常に終了できる。すなわち、読み出しサイクル時間
および書き込みサイクル時間を一定にできる。また、各
入出力ポートにビジー信号を出力するビジー端子を形成
してもよい。ビジー信号は、入出力ポートに供給された
アドレス信号と同じアドレス信号が、他の入出力ポート
に供給され、他の入出力ポートに対するメモリ動作が実
行されたときに出力される。このため、マルチポートメ
モリに接続されたコントローラは、要求した動作が実行
されなかったことを容易に認識できる。
電圧にリセットするプリチャージ動作を、読み出し動作
または書き込み動作の後自動的に実行することで、読み
出し動作および書き込み動作を動作の開始から所定の期
間で常に終了できる。すなわち、読み出しサイクル時間
および書き込みサイクル時間を一定にできる。また、各
入出力ポートにビジー信号を出力するビジー端子を形成
してもよい。ビジー信号は、入出力ポートに供給された
アドレス信号と同じアドレス信号が、他の入出力ポート
に供給され、他の入出力ポートに対するメモリ動作が実
行されたときに出力される。このため、マルチポートメ
モリに接続されたコントローラは、要求した動作が実行
されなかったことを容易に認識できる。
【０１４７】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
【０１４８】
【発明の効果】請求項１のマルチポートメモリおよび請
求項８のマルチポートメモリの制御方法では、入出力ポ
ート毎にクロック信号の周波数を設定できるため、マル
チポートメモリに様々な動作周波数の複数のコントロー
ラを接続できる。制御回路を簡易に構成でき、チップサ
イズを小さくできる。
求項８のマルチポートメモリの制御方法では、入出力ポ
ート毎にクロック信号の周波数を設定できるため、マル
チポートメモリに様々な動作周波数の複数のコントロー
ラを接続できる。制御回路を簡易に構成でき、チップサ
イズを小さくできる。
【０１４９】請求項２のマルチポートメモリでは、メモ
リ動作を高速に実行できる。アドレス信号が常に所定の
タイミングで比較されるため、メモリ動作に関係しない
アドレス信号が誤って比較されることを防止できる。請
求項３、請求項４のマルチポートメモリおよび請求項９
のマルチポートメモリの制御方法では、メモリ動作の指
示を受けた全ての入出力ポートに対して、メモリ動作を
必ず実行できる。この結果、マルチポートメモリを制御
するコントローラの制御（ハードウエア、ソフトウエ
ア）が容易になる。
リ動作を高速に実行できる。アドレス信号が常に所定の
タイミングで比較されるため、メモリ動作に関係しない
アドレス信号が誤って比較されることを防止できる。請
求項３、請求項４のマルチポートメモリおよび請求項９
のマルチポートメモリの制御方法では、メモリ動作の指
示を受けた全ての入出力ポートに対して、メモリ動作を
必ず実行できる。この結果、マルチポートメモリを制御
するコントローラの制御（ハードウエア、ソフトウエ
ア）が容易になる。
【０１５０】請求項５〜請求項７のマルチポートメモリ
および請求項１０のマルチポートメモリの制御方法で
は、ページ動作を容易に実行できる。マルチポートメモ
リを接続するコントローラは、ページ動作をする場合に
も、マルチポートメモリのビジー状態を認識する必要が
ない。
および請求項１０のマルチポートメモリの制御方法で
は、ページ動作を容易に実行できる。マルチポートメモ
リを接続するコントローラは、ページ動作をする場合に
も、マルチポートメモリのビジー状態を認識する必要が
ない。
【図１】本発明の第１の実施形態を示す全体構成図であ
る。
る。
【図２】図１の主要部を示すブロック図である。
【図３】図２のアドレス比較回路を示す回路図である。
【図４】図３の比較器を示す回路図である。
【図５】図３の比較器の動作を示すタイミング図であ
る。
る。
【図６】図３の比較器の別の動作を示すタイミング図で
ある。
ある。
【図７】図３の比較器の別の動作を示すタイミング図で
ある。
ある。
【図８】図２の調停制御回路を示すブロック図である。
【図９】図２の調停制御回路の動作を示すタイミング図
である。
である。
【図１０】第１の実施形態におけるマルチポートメモリ
の動作を示すタイミング図である。
の動作を示すタイミング図である。
【図１１】第１の実施形態におけるマルチポートメモリ
の別の動作を示すタイミング図である。
の別の動作を示すタイミング図である。
【図１２】第１の実施形態におけるマルチポートメモリ
の別の動作を示すタイミング図である。
の別の動作を示すタイミング図である。
【図１３】本発明の第２の実施形態を示す全体構成図で
ある。
ある。
【図１４】本発明の第３の実施形態の主要部を示すブロ
ック図である。
ック図である。
【図１５】図１４の調停制御回路を示すブロック図であ
る。
る。
【図１６】図１４の調停制御回路の動作を示すタイミン
グ図である。
グ図である。
【図１７】第３の実施形態におけるマルチポートメモリ
の動作を示すタイミング図である。
の動作を示すタイミング図である。
【図１８】第３の実施形態におけるマルチポートメモリ
の別の動作を示すタイミング図である。
の別の動作を示すタイミング図である。
【図１９】第３の実施形態におけるマルチポートメモリ
の別の動作を示すタイミング図である。
の別の動作を示すタイミング図である。
【図２０】第３の実施形態におけるマルチポートメモリ
の別の動作を示すタイミング図である。
の別の動作を示すタイミング図である。
【図２１】第３の実施形態におけるマルチポートメモリ
の別の動作を示すタイミング図である。
の別の動作を示すタイミング図である。
【図２２】第３の実施形態におけるマルチポートメモリ
の別の動作を示すタイミング図である。
の別の動作を示すタイミング図である。
【図２３】本発明の第４の実施形態の主要部を示すブロ
ック図である。
ック図である。
【図２４】第４の実施形態におけるマルチポートメモリ
の動作を示すタイミング図である。
の動作を示すタイミング図である。
【図２５】第４の実施形態におけるマルチポートメモリ
の別の動作を示すタイミング図である。
の別の動作を示すタイミング図である。
【図２６】第４の実施形態におけるマルチポートメモリ
の別の動作を示すタイミング図である。
の別の動作を示すタイミング図である。
【図２７】第４の実施形態におけるマルチポートメモリ
の別の動作を示すタイミング図である。
の別の動作を示すタイミング図である。
【図２８】第４の実施形態におけるマルチポートメモリ
の別の動作を示すタイミング図である。
の別の動作を示すタイミング図である。
【図２９】本発明の第５の実施形態におけるマルチポー
トメモリの動作を示すタイミング図である。
トメモリの動作を示すタイミング図である。
１０ 入出力回路 １２ａ、１２ｂ モードレジスタ １４ａ、１４ｂ クロックバッファ １６ａ、１６ｂ データの入出力バッファ １８ａ、１８ｂ アドレスバッファ／レジスタ ２０ａ、２０ｂ コマンドバッファ ２２ａ、２２ｂ ビジーバッファ ２４ａ、２４ｂ クロックバッファ ２６ａ、２６ｂ コマンドラッチ ２８ａ、２８ｂ データラッチ ３０ａ、３０ｂ 行アドレスラッチ ３１ａ、３１ｂ 行アドレスバッファ ３２ａ、３２ｂ 列アドレスラッチ ３４ 調停回路 ３６ 制御信号ラッチ ３８ 列アドレスカウンタ ４０ メモリコア ４２ アドレス比較回路 ４２ａ アドレス一致回路 ４２ｂ 比較器 ４２ｃ EOR回路 ４２ｄ nMOSトランジスタ ４２ｅ パルス発生器 ４２ｆ フリップフロップ ４４ 調停制御回路 ４４ａ、４４ｂ 制御回路 ４６ａ、４６ｂ データレジスタ ４８ 調停制御回路 ４８ａ、４８ｂ 制御回路 ５０ａ、５０ｂ ページバッファ ADDA、ADDB アドレス信号 /BSYA、/BSYB ビジー信号 CA 列アドレス信号 CLKA、CLKB クロック信号 CMDA、CMDB コマンド信号 /COIN1、/COIN2 一致信号 DCLKA、DCLKB 遅延クロック信号 DQA、DQB データ信号 /ENA、/ENB イネーブル信号 /FSTA、/FSTB 先着信号 Ｍ マルチポートメモリ MB メモリブロック PLSA、PLSB パルス PRD 読み出しコマンド PWR 書き込みコマンド RA 行アドレス信号 RESETA、RESETB リセット信号 PORT-A、PORT-B 入出力ポート RVS リバース信号 RWCMD 読み書きコマンド信号 SA センスアンプ列
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 HH03 JJ37 KB33 KB84 NN01 NN03 PP01 5B024 AA07 BA21 BA29 CA11 CA16 CA18
Claims (10)
- 【請求項１】 メモリセルを有する複数のメモリコア
と、 クロック信号を受けるクロック端子、前記メモリセルを
選択するために前記クロック信号に同期して供給される
アドレス信号を受けるアドレス端子、およびデータ信号
を入出力するデータ入出力端子をそれぞれ有する複数の
入出力ポートと、 前記メモリコアにそれぞれ対応し、前記入出力ポートか
ら供給される前記アドレス信号のいずれかを選択し、選
択したアドレス信号に応じて前記メモリセルをアクセス
する制御回路とを備え、 前記制御回路は、同一の前記メモリコアを示す前記アド
レス信号を複数の前記入出力ポートで受けたとき、先に
受けた前記アドレス信号に応じて前記メモリコアを動作
させることを特徴とするマルチポートメモリ。 - 【請求項２】 請求項１記載のマルチポートメモリにお
いて、 前記アドレス信号は、このアドレス信号を取り込む前記
クロック信号のエッジより所定のセットアップ時間だけ
前に確定され、 前記制御回路は、前記クロック信号の前記エッジより前
に確定する前記アドレス信号を使用して前記アドレス信
号の先着を判断することを特徴とするマルチポートメモ
リ。 - 【請求項３】 メモリセルを有する複数のメモリコア
と、 クロック信号を受けるクロック端子、前記メモリセルを
選択するために前記クロック信号に同期して供給される
アドレス信号を受けるアドレス端子、およびデータ信号
を入出力するデータ入出力端子をそれぞれ有する複数の
入出力ポートと、 前記メモリコアにそれぞれ対応し、前記入出力ポートか
ら供給される前記アドレス信号のいずれかを選択し、選
択したアドレス信号に応じて前記メモリセルをアクセス
する制御回路とを備え、 前記制御回路は、同一の前記メモリコアを示す前記アド
レス信号を複数の前記入出力ポートで受けたとき、先に
受けた前記アドレス信号から順次前記メモリコアを動作
させることを特徴とするマルチポートメモリ。 - 【請求項４】 請求項３記載のマルチポートメモリにお
いて、 前記入出力ポートは、前記メモリコアの動作を制御する
コマンド信号を前記クロック信号に同期して受けるコマ
ンド端子をそれぞれ備え、 前記各入出力ポートにおいて、前記メモリコアを活性化
させるコマンド信号は、前記読み出し動作および前記書
き込み動作に必要な前記メモリコアの動作期間の２倍以
上の供給間隔で供給されることを特徴とするマルチポー
トメモリ。 - 【請求項５】 メモリセルを有する複数のメモリコア
と、 クロック信号を受けるクロック端子、前記メモリセルを
選択するために前記クロック信号に同期して供給される
アドレス信号を受けるアドレス端子、およびデータ信号
を入出力するデータ入出力端子をそれぞれ有する複数の
入出力ポートと、 前記メモリコアにそれぞれ対応し、前記入出力ポートか
ら供給される前記アドレス信号のいずれかを選択し、選
択したアドレス信号に応じて前記メモリセルをアクセス
する制御回路と、 複数個の前記メモリセルに対応するデータを保持するバ
ッファとを備え、 前記メモリセルに対して読み書きされる前記データは、
前記バッファを介して前記データ入出力端子および前記
メモリセルに伝達されることを特徴とするマルチポート
メモリ。 - 【請求項６】 請求項５記載のマルチポートメモリにお
いて、 読み出し動作の開始時に、所定のビット数の前記データ
が、前記メモリセルから前記バッファに一度に転送さ
れ、 個々の前記アドレス信号に対応する前記データは、前記
バッファから読み出させることを特徴とするマルチポー
トメモリ。 - 【請求項７】 請求項５記載のマルチポートメモリにお
いて、 書き込み動作の開始時に、所定のビット数の前記データ
が、前記メモリセルから前記バッファに一度に転送さ
れ、 個々の前記アドレス信号に対応する前記データは、前記
バッファに書き込まれ、 前記書き込み動作の終了時に、前記バッファに保持され
ている前記データが、前記メモリセルに一度に書き込ま
れることを特徴とするマルチポートメモリ。 - 【請求項８】 メモリセルを有する複数のメモリコア
と、 クロック信号を受けるクロック端子、前記メモリセルを
選択するために前記クロック信号に同期して供給される
アドレス信号を受けるアドレス端子、およびデータ信号
を入出力するデータ入出力端子をそれぞれ有する複数の
入出力ポートと、 前記メモリコアにそれぞれ対応し、前記入出力ポートか
ら供給される前記アドレス信号のいずれかを選択し、選
択したアドレス信号に応じて前記メモリセルをアクセス
する制御回路とを備えたマルチポートメモリの制御方法
であって、 前記制御回路は、同一の前記メモリコアを示す前記アド
レス信号を複数の前記入出力ポートで受けたとき、先に
受けた前記アドレス信号に応じて前記メモリコアを動作
させることを特徴とするマルチポートメモリの制御方
法。 - 【請求項９】 メモリセルを有する複数のメモリコア
と、 クロック信号を受けるクロック端子、前記メモリセルを
選択するために前記クロック信号に同期して供給される
アドレス信号を受けるアドレス端子、およびデータ信号
を入出力するデータ入出力端子をそれぞれ有する複数の
入出力ポートと、 前記メモリコアにそれぞれ対応し、前記入出力ポートか
ら供給される前記アドレス信号のいずれかを選択し、選
択したアドレス信号に応じて前記メモリセルをアクセス
する制御回路とを備えたマルチポートメモリの制御方法
であって、 前記制御回路は、同一の前記メモリコアを示す前記アド
レス信号を複数の前記入出力ポートで受けたとき、先に
受けた前記アドレス信号から順次前記メモリコアを動作
させることを特徴とするマルチポートメモリの制御方
法。 - 【請求項１０】 メモリセルを有する複数のメモリコア
と、 クロック信号を受けるクロック端子、前記メモリセルを
選択するために前記クロック信号に同期して供給される
アドレス信号を受けるアドレス端子、およびデータ信号
を入出力するデータ入出力端子をそれぞれ有する複数の
入出力ポートと、 前記メモリコアにそれぞれ対応し、前記入出力ポートか
ら供給される前記アドレス信号のいずれかを選択し、選
択したアドレス信号に応じて前記メモリセルをアクセス
する制御回路と、 前記メモリコアの複数の前記メモリセルに対応する所定
のビット数のデータを保持するバッファとを備えたマル
チポートメモリの制御方法であって、 前記メモリセルに対して読み書きされる前記データは、
前記バッファを介して前記データ入出力端子および前記
メモリセルに伝達されることを特徴とするマルチポート
メモリの制御方法。
Priority Applications (23)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000399052A JP4997663B2 (ja) | 2000-12-27 | 2000-12-27 | マルチポートメモリおよびその制御方法 |
| DE60142756T DE60142756D1 (de) | 2000-12-20 | 2001-10-02 | Multiportspeicher auf Basis von mehreren Speicherkernen |
| DE60136574T DE60136574D1 (de) | 2000-12-20 | 2001-10-02 | Multiportspeicher auf Basis von DRAM |
| DE60112701T DE60112701T2 (de) | 2000-12-20 | 2001-10-02 | Multiportspeicher auf Basis von DRAM |
| EP05010996A EP1564749B8 (en) | 2000-12-20 | 2001-10-02 | Multi-port memory based on DRAM core |
| EP01308424A EP1220226B1 (en) | 2000-12-20 | 2001-10-02 | Multi-port memory based on DRAM core |
| EP07103542A EP1808861B1 (en) | 2000-12-20 | 2001-10-02 | Multi-port memory based on a plurality of memory cores |
| EP05010995A EP1564748B1 (en) | 2000-12-20 | 2001-10-02 | Multi-port memory based on DRAM core |
| US09/968,516 US20020078311A1 (en) | 2000-12-20 | 2001-10-02 | Multi-port memory based on DRAM core |
| DE60132382T DE60132382T2 (de) | 2000-12-20 | 2001-10-02 | Multiportspeicher auf Basis von DRAM |
| TW090124818A TW526500B (en) | 2000-12-20 | 2001-10-08 | Multi-port memory based on DRAM core |
| KR1020010066494A KR100801119B1 (ko) | 2000-12-20 | 2001-10-26 | 디램 코어를 기반으로 한 다중 포트 메모리 |
| CN2009101503100A CN101582290B (zh) | 2000-12-20 | 2001-11-26 | 基于动态随机存取存储器核心的多端口存储器及其控制方法 |
| CN 200510083508 CN1734668B (zh) | 2000-12-20 | 2001-11-26 | 基于动态随机存取存储器核心的多端口存储器 |
| CN2008101849551A CN101452737B (zh) | 2000-12-20 | 2001-11-26 | 基于动态随机存取存储器核心的多端口存储器 |
| CNB011393580A CN1271636C (zh) | 2000-12-20 | 2001-11-26 | 基于动态随机存取存储器核心的多端口存储器 |
| CN2008101849509A CN101477829B (zh) | 2000-12-20 | 2001-11-26 | 基于动态随机存取存储器核心的多端口存储器 |
| CN2006101212012A CN1905059B (zh) | 2000-12-20 | 2001-11-26 | 基于动态随机存取存储器核心的多端口存储器及其控制方法 |
| US10/284,092 US7120761B2 (en) | 2000-12-20 | 2002-10-31 | Multi-port memory based on DRAM core |
| US11/512,319 US7911825B2 (en) | 2000-12-20 | 2006-08-30 | Multi-port memory based on DRAM core |
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