JPH0246999U - - Google Patents
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- Publication number
- JPH0246999U JPH0246999U JP12481388U JP12481388U JPH0246999U JP H0246999 U JPH0246999 U JP H0246999U JP 12481388 U JP12481388 U JP 12481388U JP 12481388 U JP12481388 U JP 12481388U JP H0246999 U JPH0246999 U JP H0246999U
- Authority
- JP
- Japan
- Prior art keywords
- accesses
- random access
- priority
- access memory
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000010586 diagram Methods 0.000 description 5
Description
第1図a及びbは本考案の第1の実施例のブロ
ツク図及び優先順位調停回路の論理回路図、第2
図は非同期にアクセス動作が可能な2つの入出力
ポートを有する従来のランダム・アクセス・メモ
リのブロツク図、第3図a及びbは本考案の第2
の実施例のブロツク図及び優先順位調停回路の論
理回路図である。 1,101……優先順位調停回路、2,9,1
5,19……ライト・イネーブル信号線、3,2
0……チツプ・セレクト信号線、4,8,14,
21……アウトプツト・イネーブル信号線、5,
23……データ入出力端、6,24……上位アド
レス入力端、7,25……下位アドレス入力端、
10,16……入出力バツフア、11,17……
カラム・デコーダ、12,18……ロウ・デコー
ダ、13……メモリ・セル・アレイ、22,26
……ビジー信号線、27……優先ポート選択信号
線、1a,101a……コンパレータ、1b,1
01b,1c,101c,1d,101d,1e
,101e,1f,101f,1g,101g,
1h,101h,1i,101i……ANDゲー
ト、1j,101j……ORゲート、1k,10
1k……NORゲート、101l,101m……
セレクタ。
ツク図及び優先順位調停回路の論理回路図、第2
図は非同期にアクセス動作が可能な2つの入出力
ポートを有する従来のランダム・アクセス・メモ
リのブロツク図、第3図a及びbは本考案の第2
の実施例のブロツク図及び優先順位調停回路の論
理回路図である。 1,101……優先順位調停回路、2,9,1
5,19……ライト・イネーブル信号線、3,2
0……チツプ・セレクト信号線、4,8,14,
21……アウトプツト・イネーブル信号線、5,
23……データ入出力端、6,24……上位アド
レス入力端、7,25……下位アドレス入力端、
10,16……入出力バツフア、11,17……
カラム・デコーダ、12,18……ロウ・デコー
ダ、13……メモリ・セル・アレイ、22,26
……ビジー信号線、27……優先ポート選択信号
線、1a,101a……コンパレータ、1b,1
01b,1c,101c,1d,101d,1e
,101e,1f,101f,1g,101g,
1h,101h,1i,101i……ANDゲー
ト、1j,101j……ORゲート、1k,10
1k……NORゲート、101l,101m……
セレクタ。
Claims (1)
- 非同期にアクセス動作が可能な2つ以上の入出
力ポートを有するランダム・アクセス・メモリに
おいて、同一アドレスに対する複数のポートから
のアクセスが重なつた場合、そのうち少なくとも
1つの特定のポートからのアクセスを優先的に受
け付け、他のアクセスを保留させる優先順位調停
回路を有することを特徴とするランダム・アクセ
ス・メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12481388U JPH0246999U (ja) | 1988-09-22 | 1988-09-22 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12481388U JPH0246999U (ja) | 1988-09-22 | 1988-09-22 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0246999U true JPH0246999U (ja) | 1990-03-30 |
Family
ID=31374869
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12481388U Pending JPH0246999U (ja) | 1988-09-22 | 1988-09-22 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0246999U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002197864A (ja) * | 2000-12-27 | 2002-07-12 | Fujitsu Ltd | マルチポートメモリおよびその制御方法 |
-
1988
- 1988-09-22 JP JP12481388U patent/JPH0246999U/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002197864A (ja) * | 2000-12-27 | 2002-07-12 | Fujitsu Ltd | マルチポートメモリおよびその制御方法 |
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