JPS6339057A - 仮想記憶メモリ - Google Patents
仮想記憶メモリInfo
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- JPS6339057A JPS6339057A JP61183846A JP18384686A JPS6339057A JP S6339057 A JPS6339057 A JP S6339057A JP 61183846 A JP61183846 A JP 61183846A JP 18384686 A JP18384686 A JP 18384686A JP S6339057 A JPS6339057 A JP S6339057A
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- JP
- Japan
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- memory
- data
- speed
- capacity memory
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- 230000015654 memory Effects 0.000 title claims abstract description 76
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 239000013256 coordination polymer Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 210000001215 vagina Anatomy 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
高速でランダムアクセス可能なメモリと、これをブロッ
クとして他に転送可能な大容量メモリとを具備した半導
体記憶装置。
クとして他に転送可能な大容量メモリとを具備した半導
体記憶装置。
本発明は、同一の半導体基板に高速小容量ＲＡＭと低速
大容量ＲＡＭを搭載した仮想記憶メモリに関する。
大容量ＲＡＭを搭載した仮想記憶メモリに関する。
半導体記憶装置は益々大容量化されているが、大容量に
なる程、ワード線及びビット線に付く容量による信号遅
延、従って低速化の問題などが無視できな（なり、対策
を迫られている。
なる程、ワード線及びビット線に付く容量による信号遅
延、従って低速化の問題などが無視できな（なり、対策
を迫られている。
メモリの高速化の一対策としてはキャッシュメモリがあ
る。第２図で説明すると、ＣＰＵ （中央処理装置）は
キャッシュメモリＣＭ、メインメモリＭＭ、磁気ディス
ク装置ＤＫなどとバスにより接続されており、メモリア
クセスに際してアドレスをアドレスバスにのせ、読取り
を要求すると、該アドレスのデータがキャッシュメモリ
ＣＭにあれば直ちにそれが読出され、データバスを通し
てＣＰＵへ送られる。該データがキャッシュメモリにな
ければメインメモリＭＭなどがアクセスされ、該当デー
タが読出されてＣＰＵへ送られると共にキャッシュメモ
リへも転送され、該メモリに格納される。従ってその後
ＣＰＵが同じデータ（ＭＭ等からの読出し、ＣＭへの格
納はブロック単位なので、同じブロック内にあるデータ
）を読取り要求すると該データはＣＭから供給され、こ
うして高速化が図られる。
る。第２図で説明すると、ＣＰＵ （中央処理装置）は
キャッシュメモリＣＭ、メインメモリＭＭ、磁気ディス
ク装置ＤＫなどとバスにより接続されており、メモリア
クセスに際してアドレスをアドレスバスにのせ、読取り
を要求すると、該アドレスのデータがキャッシュメモリ
ＣＭにあれば直ちにそれが読出され、データバスを通し
てＣＰＵへ送られる。該データがキャッシュメモリにな
ければメインメモリＭＭなどがアクセスされ、該当デー
タが読出されてＣＰＵへ送られると共にキャッシュメモ
リへも転送され、該メモリに格納される。従ってその後
ＣＰＵが同じデータ（ＭＭ等からの読出し、ＣＭへの格
納はブロック単位なので、同じブロック内にあるデータ
）を読取り要求すると該データはＣＭから供給され、こ
うして高速化が図られる。
このキャッシュメモリ方式をとると、メモリアドレス空
間はメインメモリＭＭおよび磁気ディスク装置ＤＫ等を
含む、第２図（ｂｌに示す広大なものになり、しかもア
クセスがＣＭで済む範囲では高速になり、ＣＭ外になる
場合も一度当該データブロックをＣＭヘロードすれば以
後同じブロックのデータはＣＭから得られ、こうしてメ
モリアクセスの高速化が図れる。
間はメインメモリＭＭおよび磁気ディスク装置ＤＫ等を
含む、第２図（ｂｌに示す広大なものになり、しかもア
クセスがＣＭで済む範囲では高速になり、ＣＭ外になる
場合も一度当該データブロックをＣＭヘロードすれば以
後同じブロックのデータはＣＭから得られ、こうしてメ
モリアクセスの高速化が図れる。
しかしこの従来方式ではキャッシュメモリ （高速小容
量メモリで一般にはＳＲＡＭ）とメインメモリ（低速大
容量メモリで一般にはＤＩ？ＡＭ）は別体で、バスを通
して接続されるので、ＭＭ、ＣＭ間のデータ転送はバス
を通して行なわれることになり、バス負荷を増大させる
。
量メモリで一般にはＳＲＡＭ）とメインメモリ（低速大
容量メモリで一般にはＤＩ？ＡＭ）は別体で、バスを通
して接続されるので、ＭＭ、ＣＭ間のデータ転送はバス
を通して行なわれることになり、バス負荷を増大させる
。
本発明はか＼る点を改善し、１つのメモリでキャッシュ
とメインメモリ番兼ねることができ、キャッシュ、メイ
ン間データ転送は内部処理できるようにしようとするも
のである。
とメインメモリ番兼ねることができ、キャッシュ、メイ
ン間データ転送は内部処理できるようにしようとするも
のである。
第１図に示すように本発明では、同一の半導体基板（チ
ップ）内にキャッシュメモリＣＭとメインメモリＭＭを
搭載する。これらのメモリＣＭ。
ップ）内にキャッシュメモリＣＭとメインメモリＭＭを
搭載する。これらのメモリＣＭ。
ＭＭのワード線ＷＬは同じ方向（本例では縦方向）、従
ってビット線ＢＬはその端が互いに対向するように配設
され、転送ゲートＴＧがこれらのＣＭ。
ってビット線ＢＬはその端が互いに対向するように配設
され、転送ゲートＴＧがこれらのＣＭ。
ＭＭ間に配設されて該ゲートの各素子はＣＭとＭＭの対
応するビット線同志を接続、同解放する。
応するビット線同志を接続、同解放する。
このメモリでは、ＣＰＵが直接アクセスできるのはキャ
ッシュメモリＣＭであり、メインメモリＭＭのデータは
キャッシュメモリＣＭにブロック転送した後膣ＣＭから
ＣＰＵへ送られる。従ってメインメモリは仮想アドレス
空間にある。
ッシュメモリＣＭであり、メインメモリＭＭのデータは
キャッシュメモリＣＭにブロック転送した後膣ＣＭから
ＣＰＵへ送られる。従ってメインメモリは仮想アドレス
空間にある。
ＣＰＵがプログラム実行中にサブルーチンへとんだりす
ると使用データが今までのものと変ることがあるが、こ
のようなとき該サブルーチンで使用するデータブロック
をＭＭからＣＭへブロック転送しておけば、以後のメモ
リアクセスを高速に行なうことができる。
ると使用データが今までのものと変ることがあるが、こ
のようなとき該サブルーチンで使用するデータブロック
をＭＭからＣＭへブロック転送しておけば、以後のメモ
リアクセスを高速に行なうことができる。
キャッシュメモリＣＭの容量をビット線ＢＬは５１２本
（６４バイト）、ワード線ＷＬは１６本とすると、これ
が１ブロツクになり、メインメモＩＪＭＭは５１２本の
ビット線と１６の整数（ｍ）倍のワード線従ってｍブロ
ックを持つ、転送ゲートＴＯの素子数はビット線と同数
で、本例では５１２である。ビット線を選択するアドレ
スのビット数は２ ＝５１２であるから９ビツト、Ｃ
Ｍのワード線を選択するアドレスのビット数は２４＝１
６であるから４ビツト、従ってＣＰＵは１３ビツトのア
ドレスでキャッシュメモリをアクセスする。またブロッ
ク数は１６とすると、ブロック選択用のアドレスは４ビ
ツト、従ってこのメモリチップには１３＋４−１７ビツ
トのアドレス端子を設けておく。
（６４バイト）、ワード線ＷＬは１６本とすると、これ
が１ブロツクになり、メインメモＩＪＭＭは５１２本の
ビット線と１６の整数（ｍ）倍のワード線従ってｍブロ
ックを持つ、転送ゲートＴＯの素子数はビット線と同数
で、本例では５１２である。ビット線を選択するアドレ
スのビット数は２ ＝５１２であるから９ビツト、Ｃ
Ｍのワード線を選択するアドレスのビット数は２４＝１
６であるから４ビツト、従ってＣＰＵは１３ビツトのア
ドレスでキャッシュメモリをアクセスする。またブロッ
ク数は１６とすると、ブロック選択用のアドレスは４ビ
ツト、従ってこのメモリチップには１３＋４−１７ビツ
トのアドレス端子を設けておく。
ＣＰＵは１３ビツトのアドレスでこのメモリ（ＣＭ）を
アクセスし、該当ブロックのデータがキャッシュメモリ
ＣＭにないとき（これはＣＰＵで分っている）は、４ビ
ツトのブロックアドレスを送ってブロック転送を指示し
、更に１６（［１のクロックを送る。これを受けるとメ
モリはＭＭの該当ブロックのワード線を始端のものから
順次選択し、また転送ゲートＴＧを開き、キャッシュメ
モＩＪＣＭは書込みモードにし、該ＣＭのワード線を始
端から順次選択する。ＭＭのワード線を選択すると該ワ
ード線に属する本例では５１２個のメモリセルのデータ
が５１２本のビット線に現われ、図示しないセンスアン
プで増幅され、転送ゲートＴＧを通ってキャッシュメモ
リＣＭへ送られ、該ＣＭの選択ワード線に属する５１２
個のメモリセルに一斉に書込まれる。ブロック内ワード
線のアドレスは上記クロックを計数する図示しないカウ
ンタに発生させる。こうして１６個のブロックが送られ
たとき、ＭＭの該当ブロックのデータはＣＭへ転送され
ている。この状態でキャッシュメモ＋ＪＣＭを読取りモ
ードにし、０Ｍアクセス用の１３ビツトアドレスを送れ
ば、該アドレスで定まるデータをＣＭよりデコーダＤＥ
Ｃ，入出カバソファＩ１０を通してＣＰＵへ取込むこと
ができる。
アクセスし、該当ブロックのデータがキャッシュメモリ
ＣＭにないとき（これはＣＰＵで分っている）は、４ビ
ツトのブロックアドレスを送ってブロック転送を指示し
、更に１６（［１のクロックを送る。これを受けるとメ
モリはＭＭの該当ブロックのワード線を始端のものから
順次選択し、また転送ゲートＴＧを開き、キャッシュメ
モＩＪＣＭは書込みモードにし、該ＣＭのワード線を始
端から順次選択する。ＭＭのワード線を選択すると該ワ
ード線に属する本例では５１２個のメモリセルのデータ
が５１２本のビット線に現われ、図示しないセンスアン
プで増幅され、転送ゲートＴＧを通ってキャッシュメモ
リＣＭへ送られ、該ＣＭの選択ワード線に属する５１２
個のメモリセルに一斉に書込まれる。ブロック内ワード
線のアドレスは上記クロックを計数する図示しないカウ
ンタに発生させる。こうして１６個のブロックが送られ
たとき、ＭＭの該当ブロックのデータはＣＭへ転送され
ている。この状態でキャッシュメモ＋ＪＣＭを読取りモ
ードにし、０Ｍアクセス用の１３ビツトアドレスを送れ
ば、該アドレスで定まるデータをＣＭよりデコーダＤＥ
Ｃ，入出カバソファＩ１０を通してＣＰＵへ取込むこと
ができる。
ＣＰＵがメモリへデータをロードする場合も同様で、該
ＣＰＵはデータをＣＭへ書込み、その後、必要なら、Ｃ
ＭのデータをＭＭへブロック転送する。
ＣＰＵはデータをＣＭへ書込み、その後、必要なら、Ｃ
ＭのデータをＭＭへブロック転送する。
このメモリでは、ブロックデータ転送は転送ゲートＴＯ
を介してチップ内で行なわれてしまい、共通データバス
を通すことは不要である。
を介してチップ内で行なわれてしまい、共通データバス
を通すことは不要である。
また高速小容量のＣＭはスタティックメモリ（ＳＲＡＭ
） 、低速大容量のＭＭはダイナミックメモリ （ＤＲ
ＡＭ）とすると、メモリ高速化かつ大容量化が図れるが
、ＣＭもＭＭと同様にＤＲＡＭであってもよい。即ちこ
のＣＭのワード線数はＭＭのそれより少ないからビット
線長は短く、従って高速である。ワード線長は本例では
ＣＭもＭＭも同じであるが、ワード線の中間にドライバ
を設けて高速化を図るなど、ＣＭについては既知の高速
化手段をとればよい。
） 、低速大容量のＭＭはダイナミックメモリ （ＤＲ
ＡＭ）とすると、メモリ高速化かつ大容量化が図れるが
、ＣＭもＭＭと同様にＤＲＡＭであってもよい。即ちこ
のＣＭのワード線数はＭＭのそれより少ないからビット
線長は短く、従って高速である。ワード線長は本例では
ＣＭもＭＭも同じであるが、ワード線の中間にドライバ
を設けて高速化を図るなど、ＣＭについては既知の高速
化手段をとればよい。
ビット線数はＣＭとＭＭで同数である必要はなく、ＭＭ
のビット線数はＣＭのそれの整数倍として、転送ゲート
にその１つを選択させるようにしてもよい。
のビット線数はＣＭのそれの整数倍として、転送ゲート
にその１つを選択させるようにしてもよい。
第１図のデコーダＤＥＣはコラムデコーダで、ワードデ
コーダ及び前記制御を行なう回路などは図示してない、
第３図および第４図にワードデコーダ及びセンスアンプ
等を示し、第５図にタイムチャートを示す。
コーダ及び前記制御を行なう回路などは図示してない、
第３図および第４図にワードデコーダ及びセンスアンプ
等を示し、第５図にタイムチャートを示す。
第３図でＷＤはメインメモリＭＭのワードデコーダ、Ｗ
ＤＳはキャッシュメモリのワードデコーダである。Ａｉ
はＣＰＵが出力するメモリアクセス用アドレスで前記の
１３ビツトがこれに該当する。Ａｔｒは転送ブロックア
ドレスで、前記の４ビツトがこれに相当する。メインメ
モリＭＭのワードデコーダＷＤは図示しないがカウンタ
を備えており、該カウンタはクロックＣＬＫが入る毎に
Ｏ９ｌ、２．・・・・・−１５を出力し、これとアドレ
スＡｔｒを合せたものが、該Ａｔｒで指定されたブロッ
クの１６本のワード線のアドレスとなり、ワードデコー
ダＷＤは逐次これを選択する。ＴＲはブロック転送信号
で、これが入ると、本例では第５図に示すようにＬレベ
ルになると転送ゲートＴＧは開いてＭＭのビット線対Ｂ
Ｌ、ＢＬとＣＭのビット線対ＢＬＳ、ＢＬＳを接続し、
また上記の如くワードデコーダＷＤは動作を開示する。
ＤＳはキャッシュメモリのワードデコーダである。Ａｉ
はＣＰＵが出力するメモリアクセス用アドレスで前記の
１３ビツトがこれに該当する。Ａｔｒは転送ブロックア
ドレスで、前記の４ビツトがこれに相当する。メインメ
モリＭＭのワードデコーダＷＤは図示しないがカウンタ
を備えており、該カウンタはクロックＣＬＫが入る毎に
Ｏ９ｌ、２．・・・・・−１５を出力し、これとアドレ
スＡｔｒを合せたものが、該Ａｔｒで指定されたブロッ
クの１６本のワード線のアドレスとなり、ワードデコー
ダＷＤは逐次これを選択する。ＴＲはブロック転送信号
で、これが入ると、本例では第５図に示すようにＬレベ
ルになると転送ゲートＴＧは開いてＭＭのビット線対Ｂ
Ｌ、ＢＬとＣＭのビット線対ＢＬＳ、ＢＬＳを接続し、
また上記の如くワードデコーダＷＤは動作を開示する。
Ｃ８はチップセレクト信号で、Ｌレベルでワードデコー
ダＷＤＳ及び入出カバソファＩ１０をアクティブにし、
アドレスＡｉによるＣＭのアクセス、読出しデータＤｏ
ｕｔの出力／書込みデータＤｉｎの取込みを行なう、Ｗ
Ｒはり一ド／ライト信号で、第５図に示すようにリード
（読出し）ならＨ、ライト（書込み）ならＬとなる。
ダＷＤＳ及び入出カバソファＩ１０をアクティブにし、
アドレスＡｉによるＣＭのアクセス、読出しデータＤｏ
ｕｔの出力／書込みデータＤｉｎの取込みを行なう、Ｗ
Ｒはり一ド／ライト信号で、第５図に示すようにリード
（読出し）ならＨ、ライト（書込み）ならＬとなる。
第４図は転送ゲー）ＴＧの１素子分子 Ｇ ｏを示す。
これはセンスアンプＳＡを含んでおり、このセンスアン
プＳＡとビット線ＢＬ、ＢＬとの間にＭＯＳ）ランジス
タＱ１．Ｑ２が、また該センスアンプＳＡとビット線Ｂ
ＬＳ、ＢＬＳＯ間にＭＯＳトランジスタＱ：＋、Ｑａが
挿入され、これらのトランジスタＱ＋〜Ｑ４が転送ゲー
トを構成する。
プＳＡとビット線ＢＬ、ＢＬとの間にＭＯＳ）ランジス
タＱ１．Ｑ２が、また該センスアンプＳＡとビット線Ｂ
ＬＳ、ＢＬＳＯ間にＭＯＳトランジスタＱ：＋、Ｑａが
挿入され、これらのトランジスタＱ＋〜Ｑ４が転送ゲー
トを構成する。
即ち転送信号ＴＲＩ、ＴＲ２がＨになるとＱ１〜Ｑ４は
オンになり、ＢＬとＢＬＳ、ＢＬとＢＬＳがつながる。
オンになり、ＢＬとＢＬＳ、ＢＬとＢＬＳがつながる。
ＱｓはクロックφＤによりオンになり、センスアンプＳ
ＡをアクティブにするＭＯＳトランジスタである。
ＡをアクティブにするＭＯＳトランジスタである。
転送ゲートはＱ＋とＣ２またはＣ３とＣ４のいずれか一
方があればよいが、本例のように２組設けておくと動作
速度の向上を図ることができる。
方があればよいが、本例のように２組設けておくと動作
速度の向上を図ることができる。
例えばＭＭからＣＭへのデータ転送時は、Ｑ ＋ 。
Ｃ２をオン、Ｃ３，Ｃ４をオフにしてＭＭのワ−ド線を
選択し、生じたピット線電位差をセンスアンプＳＡで増
幅しくこのときＱｌ、Ｑ２はオフにしてセンスアンプＳ
Ａを無負荷、高速動作させる方式がある）、次にＱ３．
ＱｌをオンにしてＢＬＳ、ＢＬＳへ増幅したＢＬ、ＢＬ
の電位を与え、等の方法をとることができる。ＣＭから
ＭＭへのデータ転送はＱ３．Ｑ４オン、にｌ＋、Ｑ２ｔ
フ、ＣＭのワード線選択、センスアンプ動作（Ｑ３゜Ｑ
４オフ）、然る後Ｑ１．Ｑ２オン、等である。
選択し、生じたピット線電位差をセンスアンプＳＡで増
幅しくこのときＱｌ、Ｑ２はオフにしてセンスアンプＳ
Ａを無負荷、高速動作させる方式がある）、次にＱ３．
ＱｌをオンにしてＢＬＳ、ＢＬＳへ増幅したＢＬ、ＢＬ
の電位を与え、等の方法をとることができる。ＣＭから
ＭＭへのデータ転送はＱ３．Ｑ４オン、にｌ＋、Ｑ２ｔ
フ、ＣＭのワード線選択、センスアンプ動作（Ｑ３゜Ｑ
４オフ）、然る後Ｑ１．Ｑ２オン、等である。
メインメモリがＤＲＡＭであればリフレッシュが必要で
あり、このためにクロックが必要であるから、ブロック
転送のための前記１６個のクロックはこのリフレッシュ
用にＣＰＵから送る（又はチップ内で発生する）クロッ
クを利用することができる。
あり、このためにクロックが必要であるから、ブロック
転送のための前記１６個のクロックはこのリフレッシュ
用にＣＰＵから送る（又はチップ内で発生する）クロッ
クを利用することができる。
以上説明したように本発明では、キャッシュメモリをメ
インメモリと同じチップ内に収めたので、メモリシステ
ムの簡潔化を図ることができると共に、ブロックデータ
転送はチップ内で済ませてしまって共通データバスを使
用しないで済む利点が得られる。
インメモリと同じチップ内に収めたので、メモリシステ
ムの簡潔化を図ることができると共に、ブロックデータ
転送はチップ内で済ませてしまって共通データバスを使
用しないで済む利点が得られる。
第１図は本発明の要部説明図、
第２図は従来例の説明図、
第３図および第４図は本発明の実施例を示すブロック図
および回路図、 第５図は動作説明用のタイムチャートである。 第１図でＣＭは高速小容量メモリ、ＭＭは低速大容量メ
モリ、ＴＯは転送ゲート、ＣＰＵは中央処理装置である
。
および回路図、 第５図は動作説明用のタイムチャートである。 第１図でＣＭは高速小容量メモリ、ＭＭは低速大容量メ
モリ、ＴＯは転送ゲート、ＣＰＵは中央処理装置である
。
Claims (1)
- 【特許請求の範囲】 同一の半導体基板に高速小容量メモリ（ＣＭ）と低速大
容量メモリ（ＭＭ）を搭載し、 これらの高速小容量メモリと低速大容量メモリとの間に
各メモリのビット線の対応するもの同志を接続、同解放
する転送ゲート（ＴＧ）を配設し、中央処理装置（ＣＰ
Ｕ）は高速小容量メモリのみを直接アクセスし、低速大
容量メモリのデータは高速小容量メモリへブロック転送
したのち該高速小容量メモリより取出し、また該高速小
容量メモリへデータを書込み、ブロック転送して低速大
容量メモリへ格納するようにしてなることを特徴とする
仮想記憶メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183846A JPS6339057A (ja) | 1986-08-05 | 1986-08-05 | 仮想記憶メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183846A JPS6339057A (ja) | 1986-08-05 | 1986-08-05 | 仮想記憶メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6339057A true JPS6339057A (ja) | 1988-02-19 |
Family
ID=16142859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61183846A Pending JPS6339057A (ja) | 1986-08-05 | 1986-08-05 | 仮想記憶メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6339057A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02297791A (ja) * | 1989-04-25 | 1990-12-10 | Internatl Business Mach Corp <Ibm> | メモリ・サブシステム |
| US5603009A (en) * | 1990-12-25 | 1997-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including a data transfer circuit for transferring data between a DRAM and an SRAM |
| US6333873B1 (en) | 1991-02-07 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with an internal voltage generating circuit |
| US20150113356A1 (en) * | 2013-10-23 | 2015-04-23 | Etron Technology, Inc. | System-in-package module with memory |
| TWI589032B (zh) * | 2013-10-23 | 2017-06-21 | 鈺創科技股份有限公司 | 具有記憶體的系統級封裝記憶體模組 |
-
1986
- 1986-08-05 JP JP61183846A patent/JPS6339057A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02297791A (ja) * | 1989-04-25 | 1990-12-10 | Internatl Business Mach Corp <Ibm> | メモリ・サブシステム |
| US5603009A (en) * | 1990-12-25 | 1997-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including a data transfer circuit for transferring data between a DRAM and an SRAM |
| US6170036B1 (en) | 1990-12-25 | 2001-01-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and data transfer circuit for transferring data between a DRAM and a SRAM |
| US6434661B1 (en) | 1990-12-25 | 2002-08-13 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory including register for storing data input and output mode information |
| US6333873B1 (en) | 1991-02-07 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with an internal voltage generating circuit |
| US20150113356A1 (en) * | 2013-10-23 | 2015-04-23 | Etron Technology, Inc. | System-in-package module with memory |
| TWI589032B (zh) * | 2013-10-23 | 2017-06-21 | 鈺創科技股份有限公司 | 具有記憶體的系統級封裝記憶體模組 |
| US9748002B2 (en) * | 2013-10-23 | 2017-08-29 | Etron Technology, Inc. | System-in-package module with memory |
| US20170323687A1 (en) * | 2013-10-23 | 2017-11-09 | Etron Technology, Inc. | System-in-package module with memory |
| US10504603B2 (en) | 2013-10-23 | 2019-12-10 | Etron Technology, Inc. | System-in-package module with memory |
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