JPH01124193A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01124193A JPH01124193A JP62281619A JP28161987A JPH01124193A JP H01124193 A JPH01124193 A JP H01124193A JP 62281619 A JP62281619 A JP 62281619A JP 28161987 A JP28161987 A JP 28161987A JP H01124193 A JPH01124193 A JP H01124193A
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- 230000004044 response Effects 0.000 claims description 19
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- 238000013479 data entry Methods 0.000 description 4
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
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- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、簡易キャッシュシステム用半導体記憶装置
に関し、特にキャッシュメモリを同一チップ上に集積化
した半導体記憶装置に関するものである。
に関し、特にキャッシュメモリを同一チップ上に集積化
した半導体記憶装置に関するものである。
［従来の技術］
従来より、コンピュータシステムのコストパーフォーマ
ンスを向上させるために、低速で大容量したがって低コ
ストのＤＲＡＭで構成したメインメモリと中央演算処理
装置（ＣＰＵ）との間に、高速のバッファとして小容量
の高速メモリを設けることがよく行なわれている。この
高速のバッファはキャッシュメモリと呼ばれ、ＣＰＵが
必要とする可能性の高いデータのブロックが、メインメ
モリからコピーされて記憶されている。ＣＰＵがアクセ
スしようとしたＤＲＡＭのアドレスに記憶されているデ
ータがキャッシュメモリに存在するときにはヒツトと呼
ばれ、ＣＰＵは高速のキャッシュメモリに対してアクセ
スする。一方、ＣＰＵがアクセスしようとしたアドレス
に記憶されているデータがキャッシュメモリに存在しな
いときにはキャッシュミスと呼ばれ、ＣＰＵは低速のメ
インメモリにアクセスすると同時に、そのデータの属す
るブロックをキャッシュメモリに転送する。
ンスを向上させるために、低速で大容量したがって低コ
ストのＤＲＡＭで構成したメインメモリと中央演算処理
装置（ＣＰＵ）との間に、高速のバッファとして小容量
の高速メモリを設けることがよく行なわれている。この
高速のバッファはキャッシュメモリと呼ばれ、ＣＰＵが
必要とする可能性の高いデータのブロックが、メインメ
モリからコピーされて記憶されている。ＣＰＵがアクセ
スしようとしたＤＲＡＭのアドレスに記憶されているデ
ータがキャッシュメモリに存在するときにはヒツトと呼
ばれ、ＣＰＵは高速のキャッシュメモリに対してアクセ
スする。一方、ＣＰＵがアクセスしようとしたアドレス
に記憶されているデータがキャッシュメモリに存在しな
いときにはキャッシュミスと呼ばれ、ＣＰＵは低速のメ
インメモリにアクセスすると同時に、そのデータの属す
るブロックをキャッシュメモリに転送する。
しかしながら、このようなキャッシュメモリシステムは
、高価な高速メモリを必要とするので、コストを重視す
る小型のシステムでは使用することができなかった。そ
こで従来は、汎用のＤＲＡＭが有しているページモード
またはスタティックコラムモードを利用して簡易キャッ
シュシステムを構成していた。
、高価な高速メモリを必要とするので、コストを重視す
る小型のシステムでは使用することができなかった。そ
こで従来は、汎用のＤＲＡＭが有しているページモード
またはスタティックコラムモードを利用して簡易キャッ
シュシステムを構成していた。
第５図はページモードまたはスタティックコラムモード
が可能な従来のＤＲＡＭ素子の基本構成を示すブロック
図である。
が可能な従来のＤＲＡＭ素子の基本構成を示すブロック
図である。
図において、メモリセルアレイ１には、複数のワード線
および複数のビット線対が互いに交差するように配置さ
れており、それらの各交点にメモリセルが設けられてい
る。メモリセルアレイ１のワード線はワードドライバ２
を介して行デコーダ部３に接続されている。またメモリ
セルアレイ１のビット線対はセンスアンプ部４およびＩ
１０スイッチ部５を介して列デコーダ部６に接続されて
いる。行デコーダ部３には行アドレスバッファ７が接続
され、列デコーダ部６には列アドレスバッファ８が接続
されている。これらの行アドレスバッファ７および列ア
ドレスバッファ８には、行アドレス信号ＲＡおよび列ア
ドレス信号ＣＡをマルチブレクスしたマルチブレクスア
ドレス信号ＭＰＸＡが与えられる。さらにＩ１０スイッ
チ部５１；は出力バッファ９および入力バッファ１０が
接続されている。
および複数のビット線対が互いに交差するように配置さ
れており、それらの各交点にメモリセルが設けられてい
る。メモリセルアレイ１のワード線はワードドライバ２
を介して行デコーダ部３に接続されている。またメモリ
セルアレイ１のビット線対はセンスアンプ部４およびＩ
１０スイッチ部５を介して列デコーダ部６に接続されて
いる。行デコーダ部３には行アドレスバッファ７が接続
され、列デコーダ部６には列アドレスバッファ８が接続
されている。これらの行アドレスバッファ７および列ア
ドレスバッファ８には、行アドレス信号ＲＡおよび列ア
ドレス信号ＣＡをマルチブレクスしたマルチブレクスア
ドレス信号ＭＰＸＡが与えられる。さらにＩ１０スイッ
チ部５１；は出力バッファ９および入力バッファ１０が
接続されている。
第６Ａ図、第６Ｂ図、および第６Ｃ図にそれぞれＤＲＡ
Ｍの通常の続出サイクル、ページモードサイクルおよび
スタティックコラムモードサイクルの動作波形図を示す
。
Ｍの通常の続出サイクル、ページモードサイクルおよび
スタティックコラムモードサイクルの動作波形図を示す
。
第６Ａ図に示す通常の続出サイクルにおいては、まず、
行アドレスバッファ７が、行アドレスストローブ信号Ｒ
ＡＳの降下エツジでマルチブレクスアドレス信号ＭＰＸ
Ａを取込んで行アドレス信号ＲＡとして行デコーダ部３
に与える。行デコーダ部３はその行アドレス信号ＲＡに
応じて、複数のワード線のうち１本を選択する。これに
より、この選択されたワード線に接続された複数のメモ
リセル内の情報が各ビット線に読出され、その情報がセ
ンスアンプ部４により検知、増幅される。この時点で、
１行分のメモリセルの情報がセンスアンプ部４にラッチ
されている。次に、列アドレスバッファ８が、コラムア
ドレスストローブ信号でＡＳの降下エツジでマルチブレ
クスアドレス信号ＭＰＸＡを取込んで列アドレス信号Ｃ
Ａとして列デコーダ部６に与える。列デコーダ部６は、
その列アドレス信号ＣＡに応じて、センスアンプ部４に
ラッチされている１行分の情報のうち１つを選択する。
行アドレスバッファ７が、行アドレスストローブ信号Ｒ
ＡＳの降下エツジでマルチブレクスアドレス信号ＭＰＸ
Ａを取込んで行アドレス信号ＲＡとして行デコーダ部３
に与える。行デコーダ部３はその行アドレス信号ＲＡに
応じて、複数のワード線のうち１本を選択する。これに
より、この選択されたワード線に接続された複数のメモ
リセル内の情報が各ビット線に読出され、その情報がセ
ンスアンプ部４により検知、増幅される。この時点で、
１行分のメモリセルの情報がセンスアンプ部４にラッチ
されている。次に、列アドレスバッファ８が、コラムア
ドレスストローブ信号でＡＳの降下エツジでマルチブレ
クスアドレス信号ＭＰＸＡを取込んで列アドレス信号Ｃ
Ａとして列デコーダ部６に与える。列デコーダ部６は、
その列アドレス信号ＣＡに応じて、センスアンプ部４に
ラッチされている１行分の情報のうち１つを選択する。
この選択された情報はＩ１０スイッチ部５および出力バ
ッファ９を介して出力データＤ。
ッファ９を介して出力データＤ。
ＵＴとして外部に取出される。この場合のアクセスタイ
ム（ＲＡＳアクセスタイム）ｔｇ＾Ｃは、ロウアドレス
ストローブ信号ＲＡＳの降下エツジから出力データＩ）
ｏｕｔが有効となるまでの時間である。また、この場合
のサイクルタイムｔ。は、素子がアクティブ状態となっ
ている時間とＲＡＳプリチャージ時間ｔＲ，との和とな
り、標準的な値としては、ｔ＊Ａｃ−１００ｎｓの場合
でｔｃ＝２００ｎｓ程度となっている。
ム（ＲＡＳアクセスタイム）ｔｇ＾Ｃは、ロウアドレス
ストローブ信号ＲＡＳの降下エツジから出力データＩ）
ｏｕｔが有効となるまでの時間である。また、この場合
のサイクルタイムｔ。は、素子がアクティブ状態となっ
ている時間とＲＡＳプリチャージ時間ｔＲ，との和とな
り、標準的な値としては、ｔ＊Ａｃ−１００ｎｓの場合
でｔｃ＝２００ｎｓ程度となっている。
第６Ｂ図および第６Ｃ図に示すページモードおよびスタ
ティックコラムモードは、同一行上のメモリセルを列ア
ドレス信号ＣＡを変化させてアクセスするものである。
ティックコラムモードは、同一行上のメモリセルを列ア
ドレス信号ＣＡを変化させてアクセスするものである。
ベージモードにおいては、コラムアドレスストローブ信
号ττ１の降下エツジで列アドレス信号ＣＡをラッチし
、スタティックコラムモードにおいては、スタティック
ＲＡＭ（ＳＲＡＭ）のように列アドレス信号ＣＡの変化
のみでアクセスする。ページモードおよびスタティック
コラムモードのＣＡＳアクセスタイムｔ。
号ττ１の降下エツジで列アドレス信号ＣＡをラッチし
、スタティックコラムモードにおいては、スタティック
ＲＡＭ（ＳＲＡＭ）のように列アドレス信号ＣＡの変化
のみでアクセスする。ページモードおよびスタティック
コラムモードのＣＡＳアクセスタイムｔ。
え。およびアドレスアクセスタイムｔＡＡはＨ丁アクセ
スタイムｔＲＡＣのほぼ１／２の値となり、ｔ＊Ａｃ
−１Ｏ０ｎｓに対して５０ｎｓ程度となる。この場合、
サイクルタイムも高速になり、ページモードの場合はＣ
ＡＳプリチャージ時間ｔ（Ｐの値によるが、スタティッ
クコラムモードと同様の５０ｎｓ程度の値が得られてい
る。
スタイムｔＲＡＣのほぼ１／２の値となり、ｔ＊Ａｃ
−１Ｏ０ｎｓに対して５０ｎｓ程度となる。この場合、
サイクルタイムも高速になり、ページモードの場合はＣ
ＡＳプリチャージ時間ｔ（Ｐの値によるが、スタティッ
クコラムモードと同様の５０ｎｓ程度の値が得られてい
る。
第７図は、第５図のＤＲＡＭ素子のページモードあるい
はスタティックコラムモードを利用した簡易キャッシュ
システムの構成を示すブロック図である。また第８図は
第７図の簡易キャッシュシステムの動作波形図である。
はスタティックコラムモードを利用した簡易キャッシュ
システムの構成を示すブロック図である。また第８図は
第７図の簡易キャッシュシステムの動作波形図である。
第７図において、メインメモリ２０はＩＭ×１構成の８
個のＤＲＡＭ索子２１により１Ｍバイトに構成されてい
る。この場合、行アドレス信号ＲＡと列アドレス信号Ｃ
Ａとは合計２０ビツト（２２°−１０４８５７６−ＩＭ
）必要となる。アドレスマルチプレクサ２２は、１０ビ
ツトの行アドレス信号ＲＡと１０ビツトの列アドレス信
号ＣＡとを２回に分けてメインメモリ２０に与えるもの
であり、２０ビツトのアドレス信号を受ける２０本のア
ドレス線ＡＯ〜ＡＩ９とマルチブレクスされた１０ビツ
トのアドレス信号（マルチブレクスアドレス信号ＭＰＸ
Ａ）をＤＲＡＭ素子２１に与える１０本のアドレス線Ａ
Ｏ−Ａｇを有している。
個のＤＲＡＭ索子２１により１Ｍバイトに構成されてい
る。この場合、行アドレス信号ＲＡと列アドレス信号Ｃ
Ａとは合計２０ビツト（２２°−１０４８５７６−ＩＭ
）必要となる。アドレスマルチプレクサ２２は、１０ビ
ツトの行アドレス信号ＲＡと１０ビツトの列アドレス信
号ＣＡとを２回に分けてメインメモリ２０に与えるもの
であり、２０ビツトのアドレス信号を受ける２０本のア
ドレス線ＡＯ〜ＡＩ９とマルチブレクスされた１０ビツ
トのアドレス信号（マルチブレクスアドレス信号ＭＰＸ
Ａ）をＤＲＡＭ素子２１に与える１０本のアドレス線Ａ
Ｏ−Ａｇを有している。
□ アドレスジェネレータ２３は、ＣＰＵ２４が必要と
するデータに対応するアドレス信号を発生する。ラッチ
（ＴＡＧ）２５は、前のサイクルで選択されたデータに
対応する行アドレス信号ＲＡを保持しており、コンパレ
ータ２６は、２０ビツトのアドレス信号のうち１０ビツ
トの行アドレス信号ＲＡと、ＴＡＧ２５に保持されてい
る行アドレス信号ＲＡＬとを比較する。両者が一致すれ
ば、前のサイクルと同じ行がアクセスされた（ヒツトし
た）ことになり、コンパレータ２６は高レベルのキャツ
シュヒツト（Ｃａｃｈｅ Ｈｉｔ）信号ＣＨを発生す
る。ステートマシン２７は、キャツシュヒツト信号ＣＨ
に応答して、ロウアドレスストローブ信号ＲＡＳを低レ
ベルに保ったままコラムアドレスストローブ信号ＣＡＳ
をトグルするベージモード制御を行ない、それに応答し
てアドレスマルチプレクサ２２はＤＲＡＭ素子２１に列
アドレス信号ＣＡを与える（第８図参照）。このように
ヒツトした場合には、ＤＲＡＭ素子２１からアクセスタ
イムｔｅＡｅで高速に出力データが得られることになる
。
するデータに対応するアドレス信号を発生する。ラッチ
（ＴＡＧ）２５は、前のサイクルで選択されたデータに
対応する行アドレス信号ＲＡを保持しており、コンパレ
ータ２６は、２０ビツトのアドレス信号のうち１０ビツ
トの行アドレス信号ＲＡと、ＴＡＧ２５に保持されてい
る行アドレス信号ＲＡＬとを比較する。両者が一致すれ
ば、前のサイクルと同じ行がアクセスされた（ヒツトし
た）ことになり、コンパレータ２６は高レベルのキャツ
シュヒツト（Ｃａｃｈｅ Ｈｉｔ）信号ＣＨを発生す
る。ステートマシン２７は、キャツシュヒツト信号ＣＨ
に応答して、ロウアドレスストローブ信号ＲＡＳを低レ
ベルに保ったままコラムアドレスストローブ信号ＣＡＳ
をトグルするベージモード制御を行ない、それに応答し
てアドレスマルチプレクサ２２はＤＲＡＭ素子２１に列
アドレス信号ＣＡを与える（第８図参照）。このように
ヒツトした場合には、ＤＲＡＭ素子２１からアクセスタ
イムｔｅＡｅで高速に出力データが得られることになる
。
一方、アドレスジェネレータ２３から発生された行アド
レス信号ＲＡとＴＡＧ２５が保持していた行アドレス信
号ＲＡＬとが不一致のとき、前のサイクルと異なる行が
アクセスされた（キャッシュミスした）ことになり、コ
ンパレータ２６は高レベルのキャツシュヒツト信号ＣＨ
を発生しない。
レス信号ＲＡとＴＡＧ２５が保持していた行アドレス信
号ＲＡＬとが不一致のとき、前のサイクルと異なる行が
アクセスされた（キャッシュミスした）ことになり、コ
ンパレータ２６は高レベルのキャツシュヒツト信号ＣＨ
を発生しない。
この場合、ステートマシン２７は通常の読出サイクルの
ＲＡＳおよびＣＡＳ制御を行ない、アドレスマルチプレ
クサ２２は行アドレス信号ＲＡおよび列アドレス信号Ｃ
Ａを順にＤＲＡＭ素子２１に与える（第８図参照）。こ
のようにキャッシュミスした場合には、ＲＡＳのプリチ
ャージから始まる通常の読出サイクルを行ない、低速の
アクセスタイムｔ、ＡＣで出力データが得られることに
なるので、ステートマシン２７はウェイト信号Ｗａｉｔ
を発生し、ＣＰＵ２４に待機をかける。キャッシュミス
の場合は、ＴＡＧ２５に新しい行アドレス信号ＲＡが保
持される。
ＲＡＳおよびＣＡＳ制御を行ない、アドレスマルチプレ
クサ２２は行アドレス信号ＲＡおよび列アドレス信号Ｃ
Ａを順にＤＲＡＭ素子２１に与える（第８図参照）。こ
のようにキャッシュミスした場合には、ＲＡＳのプリチ
ャージから始まる通常の読出サイクルを行ない、低速の
アクセスタイムｔ、ＡＣで出力データが得られることに
なるので、ステートマシン２７はウェイト信号Ｗａｉｔ
を発生し、ＣＰＵ２４に待機をかける。キャッシュミス
の場合は、ＴＡＧ２５に新しい行アドレス信号ＲＡが保
持される。
このように、第７図の簡易キャッシュシステムにおいて
は、ＤＲＡＭ素子のメモリセルアレイの１行分（１Ｍビ
ット素子の場合は１０２４ビツト）のデータが１ブロツ
クとなるので、ブロックサイズが不必要に大きく、ＴＡ
Ｇ２５に保持されるブロック数（エントリ数）が不足す
る（第７図のシステムでは１エントリ）ことになり、キ
ャッシュのヒツト率が低いという問題点があった。
は、ＤＲＡＭ素子のメモリセルアレイの１行分（１Ｍビ
ット素子の場合は１０２４ビツト）のデータが１ブロツ
クとなるので、ブロックサイズが不必要に大きく、ＴＡ
Ｇ２５に保持されるブロック数（エントリ数）が不足す
る（第７図のシステムでは１エントリ）ことになり、キ
ャッシュのヒツト率が低いという問題点があった。
なお、その他の従来例として、米国特許箱４゜５７７．
２９３号に開示されたような簡易キャッシュシステムも
あるが、この簡易キャッシュシステムは１行分のデータ
を保持するレジストをメモリセルアレイ外に設け、ヒツ
トした場合は直接このレジスタからデータを取出すこと
によりアクセスの高速化を図ったものである。しかしな
がら、この特許公報に開示された簡易キャッシュシステ
ムも、外部レジスタはメモリセルアレイの１行分のデー
タを保持するものであり、ブロックサイズが不必要に大
きく、第５図および第７図に示す従来例と同様に、キャ
ッシュのヒツト率が低いという問題を生ずる。
２９３号に開示されたような簡易キャッシュシステムも
あるが、この簡易キャッシュシステムは１行分のデータ
を保持するレジストをメモリセルアレイ外に設け、ヒツ
トした場合は直接このレジスタからデータを取出すこと
によりアクセスの高速化を図ったものである。しかしな
がら、この特許公報に開示された簡易キャッシュシステ
ムも、外部レジスタはメモリセルアレイの１行分のデー
タを保持するものであり、ブロックサイズが不必要に大
きく、第５図および第７図に示す従来例と同様に、キャ
ッシュのヒツト率が低いという問題を生ずる。
そこで提案されたのが第９図に示すキャッシュメモリ内
蔵ＤＲＡＭ素子である。
蔵ＤＲＡＭ素子である。
このＤＲＡＭ素子が第５図のＤＲＡＭ！子と異なるのは
以下の点にある。すなわち、ＤＲＡＭメモリセルアレイ
１は、そのアドレス空間上で複数列のメモリセルからな
る複数のブロックに分割されている。第９図においては
４つのブロック８１〜Ｂ４に分割されている。そして、
センスアンプ部４とＩ１０スイッチ部５との間にトラン
スファゲート部１１およびＳＲＡＭメモリセルアレイ１
２が設けられ、さらにブロックデコーダ１３およびウェ
イデコーダ１４が設けられている。ブロックデコーダ１
３には、ブロック数に応じて列アドレスバッファ８から
列アドレス信号ＣＡの一部が供給されるが、その活性化
はキャツシュヒツト信号ＣＨにより制御される。また、
ウェイデコーダ１４には、ウェイアドレスバッファ１５
を介してウェイアドレス信号ＷＡが与えられる。ウェイ
デコーダ１４はウェイアドレス信号ＷＡに応じてＳＲＡ
Ｍメモリセルアレイ１２のワード線を選択駆動する。
以下の点にある。すなわち、ＤＲＡＭメモリセルアレイ
１は、そのアドレス空間上で複数列のメモリセルからな
る複数のブロックに分割されている。第９図においては
４つのブロック８１〜Ｂ４に分割されている。そして、
センスアンプ部４とＩ１０スイッチ部５との間にトラン
スファゲート部１１およびＳＲＡＭメモリセルアレイ１
２が設けられ、さらにブロックデコーダ１３およびウェ
イデコーダ１４が設けられている。ブロックデコーダ１
３には、ブロック数に応じて列アドレスバッファ８から
列アドレス信号ＣＡの一部が供給されるが、その活性化
はキャツシュヒツト信号ＣＨにより制御される。また、
ウェイデコーダ１４には、ウェイアドレスバッファ１５
を介してウェイアドレス信号ＷＡが与えられる。ウェイ
デコーダ１４はウェイアドレス信号ＷＡに応じてＳＲＡ
Ｍメモリセルアレイ１２のワード線を選択駆動する。
第１０図は第９図のＤＲＡＭ素子の一部分の構成を詳細
に示した図である。
に示した図である。
第１０図において、センスアンプ部４、トランスファゲ
ート部１１、ＳＲＡＭメモリセルアレイ１２、Ｉ１０ス
イッチ部および列デコーダ部６は、ＤＲＡＭメモリセル
アレイ１の複数のビット線対ＢＬ、ＢＴに対応して、そ
れぞれ複数のセンスアンプ４０、トランスファゲート１
１０、ＳＲＡＭメモリセル１２０、Ｉ１０スイッチ５０
および列デコーダ６０からなる。また、ＤＲＡＭメモリ
セルアレイ１の各ブロックに対応してブロックデコーダ
１３が配置されている。各センスアンプ４０は各ビット
線対ＢＬ、ＢＬ間に接続されている。
ート部１１、ＳＲＡＭメモリセルアレイ１２、Ｉ１０ス
イッチ部および列デコーダ部６は、ＤＲＡＭメモリセル
アレイ１の複数のビット線対ＢＬ、ＢＴに対応して、そ
れぞれ複数のセンスアンプ４０、トランスファゲート１
１０、ＳＲＡＭメモリセル１２０、Ｉ１０スイッチ５０
および列デコーダ６０からなる。また、ＤＲＡＭメモリ
セルアレイ１の各ブロックに対応してブロックデコーダ
１３が配置されている。各センスアンプ４０は各ビット
線対ＢＬ、ＢＬ間に接続されている。
そして各ビット線対ＢＬ、ＢＬはＮチャネルＭＯＳＦＥ
ＴＱＩ、Ｑ２からなるトランスファゲート１１０を介し
てＳＲＡＭメモリセルアレイ１２のビット線対ＳＢＬ、
ＳＢＬに接続されている。ＳＲＡＭメモリセルアレイ１
２のビット線対ＳＢＬ。
ＴＱＩ、Ｑ２からなるトランスファゲート１１０を介し
てＳＲＡＭメモリセルアレイ１２のビット線対ＳＢＬ、
ＳＢＬに接続されている。ＳＲＡＭメモリセルアレイ１
２のビット線対ＳＢＬ。
ＳＢＬはＮチャネルＭＯＳＦＥＴＱ３．Ｑ４を介してそ
れぞれＩ１０バスＩ１０．Ｉｌｏに接続されている。ト
ランスファゲート１１０のＭＯ３ＦＥＴＱＩ、Ｑ２のゲ
ートには、ブロックデコーダ１３により各ブロックごと
に共通の転送信号が与えられる。また、各１１０スイツ
チ５０のＭＯ３ＦＥＴＱ３．Ｑ４のゲートには、対応す
る列デコーダ６０によりコラム選択信号が与えられる。
れぞれＩ１０バスＩ１０．Ｉｌｏに接続されている。ト
ランスファゲート１１０のＭＯ３ＦＥＴＱＩ、Ｑ２のゲ
ートには、ブロックデコーダ１３により各ブロックごと
に共通の転送信号が与えられる。また、各１１０スイツ
チ５０のＭＯ３ＦＥＴＱ３．Ｑ４のゲートには、対応す
る列デコーダ６０によりコラム選択信号が与えられる。
このＤＲＡＭ素子においては、ブロックデコーダ１３が
各ブロックに対応するトランスファゲート１１０に転送
信号を与えることにより、ＤＲＡＭメモリセルアレイ１
からブロック単位で同一行上のデータがＳＲＡＭメモリ
セルアレイ１２に転送される。ウェイデコーダ１４によ
りＳＲＡＭメモリセルアレイ１２のワード線Ｗ、〜Ｗｏ
のいずれかが選択されると、そのワード線に接続された
ＳＲＡＭメモリセル１２０に記憶されたデータが各ビッ
ト線対ＳＢＬ、ＳＢＬ上に読出される。ビット線対ＳＢ
Ｌ、ＳＢＬ上に読出されたデータは、列デコーダ６０か
らＩ１０スイッチ５０にコラム選択信号が与えられるこ
とによって、Ｉ１０バスＩ／飢Ｔ７万に読出される。
各ブロックに対応するトランスファゲート１１０に転送
信号を与えることにより、ＤＲＡＭメモリセルアレイ１
からブロック単位で同一行上のデータがＳＲＡＭメモリ
セルアレイ１２に転送される。ウェイデコーダ１４によ
りＳＲＡＭメモリセルアレイ１２のワード線Ｗ、〜Ｗｏ
のいずれかが選択されると、そのワード線に接続された
ＳＲＡＭメモリセル１２０に記憶されたデータが各ビッ
ト線対ＳＢＬ、ＳＢＬ上に読出される。ビット線対ＳＢ
Ｌ、ＳＢＬ上に読出されたデータは、列デコーダ６０か
らＩ１０スイッチ５０にコラム選択信号が与えられるこ
とによって、Ｉ１０バスＩ／飢Ｔ７万に読出される。
このＤＲＡＭ素子によると、複数列の１行のデータを１
つのデータブロックとして、異なる打上の複数のデータ
ブロックが複数のＳＲＡＭメモリセル１２０に保持され
る上に、同一列の異なる打上のデータブロックが同時に
ＳＲＡＭメモリセルアレイ１２上に保持される（アソシ
アティビティ）。したがって、このＳＲＡＭメモリセル
アレイをキャッシュメモリとして利用すれば、データの
エントリ数を増すことができ、その結果、キャッシュの
ヒツト率を向上することができる。
つのデータブロックとして、異なる打上の複数のデータ
ブロックが複数のＳＲＡＭメモリセル１２０に保持され
る上に、同一列の異なる打上のデータブロックが同時に
ＳＲＡＭメモリセルアレイ１２上に保持される（アソシ
アティビティ）。したがって、このＳＲＡＭメモリセル
アレイをキャッシュメモリとして利用すれば、データの
エントリ数を増すことができ、その結果、キャッシュの
ヒツト率を向上することができる。
さらに、ＳＲＡＭメモリセルアレイ１２のワード線Ｗ、
〜Ｗｏを非活性状態に保っておけば、ＤＲＡＭメモリセ
ルアレイ１への書込動作時やＤＲＡＭメモリセルアレイ
１からの読出動作時にも、キャッシュメモリへの転送を
行なわない構成が可能となり、キャッシュメモリシステ
ムへの応用に自由度が増すという利点が生じる。
〜Ｗｏを非活性状態に保っておけば、ＤＲＡＭメモリセ
ルアレイ１への書込動作時やＤＲＡＭメモリセルアレイ
１からの読出動作時にも、キャッシュメモリへの転送を
行なわない構成が可能となり、キャッシュメモリシステ
ムへの応用に自由度が増すという利点が生じる。
第１１図は第９図のＤＲＡＭ素子を利用した簡易キャッ
シュシステムの構成を示すブロック図である。
シュシステムの構成を示すブロック図である。
第１１図において、メインメモリ３０はＩＭｘ１構成の
８個のＤＲＡＭ素子３１により１Ｍバイトに構成されて
いる。第１１図のメモリシステムが第７図のメモリシス
テムと相違するのは、ＤＲＡＭ素子３１のブロック分け
の数およびＳＲ，ＡＭメモリセルアレイ１２のワード線
の本数（セット数）に対応してＴＡＧ２５およびコンパ
レータ２６の数が増加している点、および、コンパレー
タ２６からの出力であるキャツシュヒツト信号ＣＨおよ
びウェイアドレス信号ＷＡがＤＲＡＭ素子３１に入力さ
れている点である。ここでは、ウェイアドレス信号は２
ビツトである。
８個のＤＲＡＭ素子３１により１Ｍバイトに構成されて
いる。第１１図のメモリシステムが第７図のメモリシス
テムと相違するのは、ＤＲＡＭ素子３１のブロック分け
の数およびＳＲ，ＡＭメモリセルアレイ１２のワード線
の本数（セット数）に対応してＴＡＧ２５およびコンパ
レータ２６の数が増加している点、および、コンパレー
タ２６からの出力であるキャツシュヒツト信号ＣＨおよ
びウェイアドレス信号ＷＡがＤＲＡＭ素子３１に入力さ
れている点である。ここでは、ウェイアドレス信号は２
ビツトである。
第１１図の簡易キャッシュシステムの動作を従来の簡易
キャッシュシステムの説明で用いた第６Ａ図〜第６Ｃ図
および第１２図の動作波形図を参照しながら説明する。
キャッシュシステムの説明で用いた第６Ａ図〜第６Ｃ図
および第１２図の動作波形図を参照しながら説明する。
ＴＡＧ２５には、各ブロック別に最も新しいサイクルで
選択された行に対応する行アドレスが複数組キャッシュ
用アドレスセットとして保持されている。ここでは、ウ
ェイアドレス信号として２ビツトを考えているので、４
組の行アドレスが保持されている。したがって、ブロッ
ク数を４とすると１６組のアドレスセットがＴＡＧ２５
に記憶されていることになる。また、よく使用されるア
ドレスの組を固定的にＴＡＧ２５に保持させておいても
よい。
選択された行に対応する行アドレスが複数組キャッシュ
用アドレスセットとして保持されている。ここでは、ウ
ェイアドレス信号として２ビツトを考えているので、４
組の行アドレスが保持されている。したがって、ブロッ
ク数を４とすると１６組のアドレスセットがＴＡＧ２５
に記憶されていることになる。また、よく使用されるア
ドレスの組を固定的にＴＡＧ２５に保持させておいても
よい。
まず、ＣＰＵ２４が必要とするデータに対応するアドレ
ス信号をアドレスジェネレータ２３が発生する。コンパ
レータ２６は、２０ビツトのアドレス信号のうち１０ビ
ツトの行アドレス信号ＲＡおよび列アドレス信号ＣＡの
うちブロック分けに相当する複数ビット（第９図に示す
例では２ビツト）と、ＴＡＧ２５に保持されたアドレス
セットとを比較する。そして両者が一致すればキャッシ
ュにヒツトしたことになり、コンパレータ２６は高レベ
ルのキャツシュヒツト信号ＣＨおよびヒツトしたブロッ
クのウェイアドレス信号ＷＡを発生する。ステートマシ
ン２７は、このキャツシュヒツト信号ＣＨに応答して、
ロウアドレスストローブ信号ＲＡＳを低レベルに保った
ままコラムアドレスストローブ信号ＣＡＳをトグルし、
これに応答してアドレスマルチプレクサ２２はＤＲＡＭ
素子３１に１０ビツトの列アドレス信号ＣＡを与える（
第１２図参照）。このとき、ＤＲＡＭ素子３１において
は、第９図に示したようにキャツシュヒツト信号ＣＨに
よる制御により、列アドレス信号ＣＡはブロックデコー
ダ１３には供給されない。
ス信号をアドレスジェネレータ２３が発生する。コンパ
レータ２６は、２０ビツトのアドレス信号のうち１０ビ
ツトの行アドレス信号ＲＡおよび列アドレス信号ＣＡの
うちブロック分けに相当する複数ビット（第９図に示す
例では２ビツト）と、ＴＡＧ２５に保持されたアドレス
セットとを比較する。そして両者が一致すればキャッシ
ュにヒツトしたことになり、コンパレータ２６は高レベ
ルのキャツシュヒツト信号ＣＨおよびヒツトしたブロッ
クのウェイアドレス信号ＷＡを発生する。ステートマシ
ン２７は、このキャツシュヒツト信号ＣＨに応答して、
ロウアドレスストローブ信号ＲＡＳを低レベルに保った
ままコラムアドレスストローブ信号ＣＡＳをトグルし、
これに応答してアドレスマルチプレクサ２２はＤＲＡＭ
素子３１に１０ビツトの列アドレス信号ＣＡを与える（
第１２図参照）。このとき、ＤＲＡＭ素子３１において
は、第９図に示したようにキャツシュヒツト信号ＣＨに
よる制御により、列アドレス信号ＣＡはブロックデコー
ダ１３には供給されない。
したがって、ＤＲＡＭメモリセルアレイ１とＳＲＡＭメ
モリセルアレイ１２とは分離された状態を保つ。そして
、ウェイアドレス信号ＷＡに対応した１行分のＳＲＡＭ
メモリセル１２０から各ビット線対ＳＢＬ、ＳＢＬ上に
データが読出される。
モリセルアレイ１２とは分離された状態を保つ。そして
、ウェイアドレス信号ＷＡに対応した１行分のＳＲＡＭ
メモリセル１２０から各ビット線対ＳＢＬ、ＳＢＬ上に
データが読出される。
また、列アドレス信号ＣＡに応じたＩ１０スイッチ５０
が、列デコーダ６０によって導通状態にされる。これに
より、列アドレス信号ＣＡおよびウェイアドレス信号Ｗ
Ａに対応するＳＲＡＭメモリセル１２０内のデータがＩ
１０バスＩ１０．１／百および出力バッファ９を介して
出力される。このようにヒツトした場合には、ＳＲＡＭ
メモリセル１２０からページモードのようにアクセスタ
イムｔＣＡＣで高速に出力データが得られることになる
。
が、列デコーダ６０によって導通状態にされる。これに
より、列アドレス信号ＣＡおよびウェイアドレス信号Ｗ
Ａに対応するＳＲＡＭメモリセル１２０内のデータがＩ
１０バスＩ１０．１／百および出力バッファ９を介して
出力される。このようにヒツトした場合には、ＳＲＡＭ
メモリセル１２０からページモードのようにアクセスタ
イムｔＣＡＣで高速に出力データが得られることになる
。
一方、アドレスジェネレータ２３から発生されたアドレ
ス信号とＴＡＧ２５に保持されたキャッシュ用アドレス
セットとが不一致のときは、キャッシュミスしたことに
なり、コンパレータ２６は高レベルのキャツシュヒツト
信号ＣＨを発生しない。この場合、ステートマシン２７
は通常の読出サイクルのＲＡＳおよび゛σＡＳ制御を行
ない、アドレスマルチプレクサ２２は行アドレス信号Ｒ
Ａおよび列アドレス信号ＣＡを順にＤＲＡＭ素子３１に
供給する（第１２図参照）。このようにキャッシュミス
した場合には、低速のアクセスタイムｔＲＡＣで出力デ
ータが得られることになるので、ステートマシン２７は
ウェイト信号Ｗａｉｔを発生し、ＣＰＵ２４に待機をか
ける。キャッシュミスの場合は、そのときにアクセスさ
れたメモリセルを含むブロックのデータが、ブロックデ
コーダ１３により導通状態とされるトランスファゲート
１１０を介して、ＤＲＡＭメモリセルアレイ１のビット
線ＢＬ、ＢＬから、ウェイアドレス信号ＷＡにより選択
されたＳＲＡＭメモリセル１２０のブロックに一括転送
される。これにより、このブロックのＳＲＡＭメモリセ
ル１２０の記憶内容が書換えられる。また、そのブロッ
クの対応するウェイアドレス信号ＷＡに関するＴＡＧ２
５には新しいアドレスセットが保持される。
ス信号とＴＡＧ２５に保持されたキャッシュ用アドレス
セットとが不一致のときは、キャッシュミスしたことに
なり、コンパレータ２６は高レベルのキャツシュヒツト
信号ＣＨを発生しない。この場合、ステートマシン２７
は通常の読出サイクルのＲＡＳおよび゛σＡＳ制御を行
ない、アドレスマルチプレクサ２２は行アドレス信号Ｒ
Ａおよび列アドレス信号ＣＡを順にＤＲＡＭ素子３１に
供給する（第１２図参照）。このようにキャッシュミス
した場合には、低速のアクセスタイムｔＲＡＣで出力デ
ータが得られることになるので、ステートマシン２７は
ウェイト信号Ｗａｉｔを発生し、ＣＰＵ２４に待機をか
ける。キャッシュミスの場合は、そのときにアクセスさ
れたメモリセルを含むブロックのデータが、ブロックデ
コーダ１３により導通状態とされるトランスファゲート
１１０を介して、ＤＲＡＭメモリセルアレイ１のビット
線ＢＬ、ＢＬから、ウェイアドレス信号ＷＡにより選択
されたＳＲＡＭメモリセル１２０のブロックに一括転送
される。これにより、このブロックのＳＲＡＭメモリセ
ル１２０の記憶内容が書換えられる。また、そのブロッ
クの対応するウェイアドレス信号ＷＡに関するＴＡＧ２
５には新しいアドレスセットが保持される。
このように、第９図のＤＲＡＭ素子を用いた簡易キャッ
シュシステムにおいては、キャッシュメモリとしてのＳ
ＲＡＭメモリセルアレイ１２に複数のブロックのデータ
が保持されるので、ＴＡＧ２５へのデータのエントリ数
を増加することが可能となり、キャッシュのヒツト率が
高くなる。
シュシステムにおいては、キャッシュメモリとしてのＳ
ＲＡＭメモリセルアレイ１２に複数のブロックのデータ
が保持されるので、ＴＡＧ２５へのデータのエントリ数
を増加することが可能となり、キャッシュのヒツト率が
高くなる。
また、ここでは、キャッシュミスした場合に、ＤＲＡＭ
メモリセルアレイにアクセスすると同時に、ＳＲＡＭメ
モリセルアレイからなるキャッシュメモリにデータを転
送する例を示したが、ＳＲＡＭメモリセルアレイのすべ
てのワード線を非選択状態にすることでこの転送を禁止
することもできる。同様に、ＤＲＡＭメモリセルアレイ
への書込動作の場合も、ＳＲＡＭメモリセルアレイへ転
送するか否かを選択することも可能である。なお、第１
１図に示した例は、４ウエイセツトアソシアテイブキヤ
ツシユシステムに相当する。
メモリセルアレイにアクセスすると同時に、ＳＲＡＭメ
モリセルアレイからなるキャッシュメモリにデータを転
送する例を示したが、ＳＲＡＭメモリセルアレイのすべ
てのワード線を非選択状態にすることでこの転送を禁止
することもできる。同様に、ＤＲＡＭメモリセルアレイ
への書込動作の場合も、ＳＲＡＭメモリセルアレイへ転
送するか否かを選択することも可能である。なお、第１
１図に示した例は、４ウエイセツトアソシアテイブキヤ
ツシユシステムに相当する。
［発明が解決しようとする問題点］
しかし、上記の部品キャッシュシステムにおいては、キ
ャツシュヒツトした場合、キヤ・ソシュメモリとしての
ＳＲＡＭメモリセルアレイ１２をアクセスするためのア
ドレス信号のうちウェイアドレス信号ＷＡは、コンパレ
ータ２６での比較後に出力される。したがって、ウェイ
アドレス信号ＷＡのＤＲＡＭ素子３１への供給が遅れる
ため、ＳＲＡＭメモリセルアレイ１２のワード線の駆動
が遅れ、高速のＳＲＡＭメモリセルアレイ１２をキャッ
シュメモリとして使用できる装置でありながら、ヒツト
時のアクセスタイムを高速にできないという欠点があっ
た。
ャツシュヒツトした場合、キヤ・ソシュメモリとしての
ＳＲＡＭメモリセルアレイ１２をアクセスするためのア
ドレス信号のうちウェイアドレス信号ＷＡは、コンパレ
ータ２６での比較後に出力される。したがって、ウェイ
アドレス信号ＷＡのＤＲＡＭ素子３１への供給が遅れる
ため、ＳＲＡＭメモリセルアレイ１２のワード線の駆動
が遅れ、高速のＳＲＡＭメモリセルアレイ１２をキャッ
シュメモリとして使用できる装置でありながら、ヒツト
時のアクセスタイムを高速にできないという欠点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、ヒツト時のアクセスタイムを高速にできるキ
ャッシュシステムを構成することが可能なキャッシュメ
モリ内蔵半導体記憶装置を提供することを目的としてい
る。
たもので、ヒツト時のアクセスタイムを高速にできるキ
ャッシュシステムを構成することが可能なキャッシュメ
モリ内蔵半導体記憶装置を提供することを目的としてい
る。
［問題点を解決するための手段］
この発明に係る半導体記憶装置は、第１のメモリセルア
レイ、行選択手段、列選択手段、ブロック選択信号入力
手段、ブロック選択手段、第２のメモリセルアレイ、領
域選択信号入力手段、領域選択手段、データ転送手段、
第１の選択手段、および第２の選択手段を備えたもので
ある。
レイ、行選択手段、列選択手段、ブロック選択信号入力
手段、ブロック選択手段、第２のメモリセルアレイ、領
域選択信号入力手段、領域選択手段、データ転送手段、
第１の選択手段、および第２の選択手段を備えたもので
ある。
第１のメモリセルアレイは、複数行および複数列に配列
された複数のメモリセルからなり、かつ複数列単位の複
数のブロックに分割されている。
された複数のメモリセルからなり、かつ複数列単位の複
数のブロックに分割されている。
行選択手段は、複数のメモリセルの各行を選択するため
のものである。列選択手段は、複数のメモリセルの各列
を選択するためのものである。ブロック選択信号入力手
段は、ブロック選択信号を入力するためのものである。
のものである。列選択手段は、複数のメモリセルの各列
を選択するためのものである。ブロック選択信号入力手
段は、ブロック選択信号を入力するためのものである。
ブロック選択手段は、ブロック選択信号に応答して、第
１のメモリセルアレイの複数のブロックのいずれかを選
択するものである。
１のメモリセルアレイの複数のブロックのいずれかを選
択するものである。
また、第２のメモリセルアレイは、複数行および複数列
に配列された複数のスタティック形メモリセルからなり
、かつ複数列単位の複数の領域に分割されている。領域
選択信号入力手段は、領域選択信号を入力するためのも
のである。領域選択手段は、領域選択信号に応答して、
第２のメモリセルアレイの複数の領域のいずれかを選択
するものである。データ転送手段は、ブロック選択手段
により選択された第１のメモリセルアレイにおけるブロ
ックと領域選択手段により選択された第２のメモリセル
アレイにおける領域との間でデータの転送を行なうもの
である。
に配列された複数のスタティック形メモリセルからなり
、かつ複数列単位の複数の領域に分割されている。領域
選択信号入力手段は、領域選択信号を入力するためのも
のである。領域選択手段は、領域選択信号に応答して、
第２のメモリセルアレイの複数の領域のいずれかを選択
するものである。データ転送手段は、ブロック選択手段
により選択された第１のメモリセルアレイにおけるブロ
ックと領域選択手段により選択された第２のメモリセル
アレイにおける領域との間でデータの転送を行なうもの
である。
さらに、第１の選択手段は、第２のメモリセルアレイの
各領域内において複数のスタティック形メモリセルに対
応する情報のうちのいずれかを選択するものである。第
２の選択手段は、第１の選択手段により各領域ごとに選
択された複数の情報のいずれかを領域選択信号に応答し
て選択するものである。
各領域内において複数のスタティック形メモリセルに対
応する情報のうちのいずれかを選択するものである。第
２の選択手段は、第１の選択手段により各領域ごとに選
択された複数の情報のいずれかを領域選択信号に応答し
て選択するものである。
［作用］
この発明に係るキャッシュメモリ内蔵半導体記憶装置に
おいては、第１のメモリセルの複数行上の複数列単位の
データブロックを第２のメモリセルアレイ上に保持する
ことができる上に、第１のメモリセルアレイの同一列に
おける異なる行のデータブロックを複数組同時に第２の
メモリセルアレイの異なる領域に保持することができる
。また、第１のメモリセルアレイの同一列にかかる異な
る行のデータブロックを第２のメモリセルアレイの同一
行に配置することもできる。したがって、この第２のメ
モリセルアレイをキャッシュメモリとして利用すれば、
データのエントリ数を効率的に増すことができ、キャッ
シュのヒツト率を向上させることができるばかりでなく
、キャッシュメモリのアクセスタイムを高速にすること
ができる。
おいては、第１のメモリセルの複数行上の複数列単位の
データブロックを第２のメモリセルアレイ上に保持する
ことができる上に、第１のメモリセルアレイの同一列に
おける異なる行のデータブロックを複数組同時に第２の
メモリセルアレイの異なる領域に保持することができる
。また、第１のメモリセルアレイの同一列にかかる異な
る行のデータブロックを第２のメモリセルアレイの同一
行に配置することもできる。したがって、この第２のメ
モリセルアレイをキャッシュメモリとして利用すれば、
データのエントリ数を効率的に増すことができ、キャッ
シュのヒツト率を向上させることができるばかりでなく
、キャッシュメモリのアクセスタイムを高速にすること
ができる。
［実施例］
以下、この発明の一実施例を図面を用いて説明する。
第１図はこの発明の一実施例によるＤＲＡＭ素子の構成
を示すブロック図である。
を示すブロック図である。
この実施例は以下の点を除いて第９図に示すＤＲＡＭ素
子と同様であり、相当部分には同一の参照番号を付し、
適宜その説明を省略する。
子と同様であり、相当部分には同一の参照番号を付し、
適宜その説明を省略する。
図において、ＤＲＡＭメモリセルアレイ１は、そのアド
レス空間上で複数のブロックに分割されている。この実
施例では４つのブロックＢＫＩ〜ＢＫ４に分割されてい
る。一方、ＳＲＡＭメモリセルアレイ１２は複数列単位
の複数のウェイに分割されている。この実施例では４つ
のウェイＡ〜Ｄに分割されている。但し、ＤＲＡＭメモ
リセルアレイ１のブロック数とＳＲＡＭメモリセルアレ
イ１２のウェイ数は異なっていてもよい。
レス空間上で複数のブロックに分割されている。この実
施例では４つのブロックＢＫＩ〜ＢＫ４に分割されてい
る。一方、ＳＲＡＭメモリセルアレイ１２は複数列単位
の複数のウェイに分割されている。この実施例では４つ
のウェイＡ〜Ｄに分割されている。但し、ＤＲＡＭメモ
リセルアレイ１のブロック数とＳＲＡＭメモリセルアレ
イ１２のウェイ数は異なっていてもよい。
ＤＲＡＭメモリセルアレイ１とＳＲＡＭメモリセルアレ
イ１２との間には、センスアンプ部４、ブロックトラン
スファゲート部１１、内部Ｉ１０帯４１、およびウェイ
トランスファゲート部４２が配置されている。ブロック
トランスファゲート部１１は、ＤＲＡＭメモリセルアレ
イ１のいずれかのブロックの１行のデータを内部Ｉ１０
帯４１に転送するものである。ブロックデコーダ１３は
、列アドレス信号ＣＡのうちの一部（この実施例の場合
２ビツト）に応答して、ＤＲＡＭメモリセルアレイ１の
どのブロックのデータを転送するがをブロックトランス
ファゲート部１１に指令するものである。ウェイトラン
スファゲート部４２は、内部Ｉ１０帯４１に転送された
データを、ＳＲＡＭメモリセルアレイ１２のいずれかの
ウェイに転送するものである。ウェイデコーダ１４は、
ウェイアドレスバッファ１５を介して与えられるウェイ
アドレス信号ＷＡに応答して、内部Ｉ１０帯４１のデー
タをＳＲＡＭメモリセルアレイ１２のどのウェイに転送
するかをウェイトランスファゲート部４２に指令するも
のである。
イ１２との間には、センスアンプ部４、ブロックトラン
スファゲート部１１、内部Ｉ１０帯４１、およびウェイ
トランスファゲート部４２が配置されている。ブロック
トランスファゲート部１１は、ＤＲＡＭメモリセルアレ
イ１のいずれかのブロックの１行のデータを内部Ｉ１０
帯４１に転送するものである。ブロックデコーダ１３は
、列アドレス信号ＣＡのうちの一部（この実施例の場合
２ビツト）に応答して、ＤＲＡＭメモリセルアレイ１の
どのブロックのデータを転送するがをブロックトランス
ファゲート部１１に指令するものである。ウェイトラン
スファゲート部４２は、内部Ｉ１０帯４１に転送された
データを、ＳＲＡＭメモリセルアレイ１２のいずれかの
ウェイに転送するものである。ウェイデコーダ１４は、
ウェイアドレスバッファ１５を介して与えられるウェイ
アドレス信号ＷＡに応答して、内部Ｉ１０帯４１のデー
タをＳＲＡＭメモリセルアレイ１２のどのウェイに転送
するかをウェイトランスファゲート部４２に指令するも
のである。
ＳＲＡＭメモリセルアレイ１２には、キャッシュ行デコ
ーダ４３、キャッシュＩ１０スイッチ部４４およびキャ
ッシュ列デコーダ部４５が設けられている。キャッシュ
行デコーダ４３は、キャッシュアドレスバッファ４６か
ら与えられるキャッシュ行アドレス信号に応答して、Ｓ
ＲＡＭメモリセルアレイ１２の１行を選択するものであ
る。キャッシュ列デコーダ部４５は、キャッシュアドレ
スバッファ４６から与えられるキャッシュ列アドレス信
号に応答して、各ウェイ内の１列を選択するものである
。キャッシュアドレスバッファ４６は、ＤＲＡＭメモリ
セルアレイ１に与えられる列アドレス信号ＣＡをキャッ
シュアドレス信号ＣＣＡとして入力し、その一部をキャ
ッシュ行デコーダ４３にキャッシュ行アドレス信号とし
て与え、他をキャッシュ列デコーダ４３にキャッシュ列
アドレス信号として与えるものである。キャッシュＩ１
０スイッチ部４４には、ＳＲＡＭメモリセルアレイ１２
の各ウェイに対応する複数のＳＲＡＭ用センスアンプ４
７がそれぞれＩ１０線対１１０８〜ｌ１０ｏを介して接
続されている。
ーダ４３、キャッシュＩ１０スイッチ部４４およびキャ
ッシュ列デコーダ部４５が設けられている。キャッシュ
行デコーダ４３は、キャッシュアドレスバッファ４６か
ら与えられるキャッシュ行アドレス信号に応答して、Ｓ
ＲＡＭメモリセルアレイ１２の１行を選択するものであ
る。キャッシュ列デコーダ部４５は、キャッシュアドレ
スバッファ４６から与えられるキャッシュ列アドレス信
号に応答して、各ウェイ内の１列を選択するものである
。キャッシュアドレスバッファ４６は、ＤＲＡＭメモリ
セルアレイ１に与えられる列アドレス信号ＣＡをキャッ
シュアドレス信号ＣＣＡとして入力し、その一部をキャ
ッシュ行デコーダ４３にキャッシュ行アドレス信号とし
て与え、他をキャッシュ列デコーダ４３にキャッシュ列
アドレス信号として与えるものである。キャッシュＩ１
０スイッチ部４４には、ＳＲＡＭメモリセルアレイ１２
の各ウェイに対応する複数のＳＲＡＭ用センスアンプ４
７がそれぞれＩ１０線対１１０８〜ｌ１０ｏを介して接
続されている。
キャッシュ行デコーダ４３およびキャッシュ列デコーダ
部４５により各ウェイごとに選択されたＳＲＡＭメモリ
セルアレイ１２内のデータがそれぞれ対応するＳＲＡＭ
用センスアンプ４７により検知、増幅される。ウェイセ
レクタ４８は、ウェイアドレスバッファ１５から与えら
れるウェイアドレス信号ＷＡに応答して、複数のＳＲＡ
Ｍ用センスアンプ４７により与えられたデータのうちの
１つを選択して、出力バッファ９ｂを介してキャッシュ
出力データＩ）ｏｕｔとして外部に出力するものである
。キャッシュ入力データＤＩＮとして入力バッファ１０
ｂに与えられたデータをＳＲＡＭメモリセルアレイ１２
の１つのメモリセルに書込む場合は、上記と逆の経路で
行なわれる。
部４５により各ウェイごとに選択されたＳＲＡＭメモリ
セルアレイ１２内のデータがそれぞれ対応するＳＲＡＭ
用センスアンプ４７により検知、増幅される。ウェイセ
レクタ４８は、ウェイアドレスバッファ１５から与えら
れるウェイアドレス信号ＷＡに応答して、複数のＳＲＡ
Ｍ用センスアンプ４７により与えられたデータのうちの
１つを選択して、出力バッファ９ｂを介してキャッシュ
出力データＩ）ｏｕｔとして外部に出力するものである
。キャッシュ入力データＤＩＮとして入力バッファ１０
ｂに与えられたデータをＳＲＡＭメモリセルアレイ１２
の１つのメモリセルに書込む場合は、上記と逆の経路で
行なわれる。
第１図においては、ＤＲＡＭメモリセルアレイ１のブロ
ックＢＫＩの各行のデータＡＩ、Ｂ、。
ックＢＫＩの各行のデータＡＩ、Ｂ、。
Ｃ１およびり、がＳＲＡＭメモリセルアレイ１２の各ウ
ェイＡ、Ｂ、ＣおよびＤの同一行にそれぞれ転送された
状態が示されている。
ェイＡ、Ｂ、ＣおよびＤの同一行にそれぞれ転送された
状態が示されている。
第２図は、第１図の一部分の構成を詳細に示す図である
。
。
ＤＲＡＭメモリセルアレイ１の各ブロックＢＫ１〜ＢＫ
４において、センスアンプ部４およびブロックトランス
ファゲート部１１は、ｎ組のビット線対ＢＬ、〜ＢＬ、
に対応してそれぞれｎ個のセンスアンプ部４０およびｎ
個のブロックトランスファゲート１１０からなる。また
、内部１１０帯４１は、ｎ組のＩ１０線対Ｉ１０．〜Ｉ
１０゜からなる。各ブロックのビット線対ＢＬ、〜ＢＬ
。はセンスアンプ４０およびブロックトランスファゲー
ト１１０を介して対応するＩ１０線対Ｉ１０、〜Ｉ１０
．にそれぞれ接続されている。
４において、センスアンプ部４およびブロックトランス
ファゲート部１１は、ｎ組のビット線対ＢＬ、〜ＢＬ、
に対応してそれぞれｎ個のセンスアンプ部４０およびｎ
個のブロックトランスファゲート１１０からなる。また
、内部１１０帯４１は、ｎ組のＩ１０線対Ｉ１０．〜Ｉ
１０゜からなる。各ブロックのビット線対ＢＬ、〜ＢＬ
。はセンスアンプ４０およびブロックトランスファゲー
ト１１０を介して対応するＩ１０線対Ｉ１０、〜Ｉ１０
．にそれぞれ接続されている。
一方、ＳＲＡＭメモリセルアレイ１２は４つのウェイに
分割され、各ウェイは０列のＳＲＡＭメモリセル１２０
、すなわちｎ組のビット線対５ＢＬ１〜ＳＢＬ、からな
る。各ウェイにおいて、ウェイトランスファゲート部４
２は、ｎ組のビット線対ＳＢＬ、〜５ＢＬｎに対応して
それぞれｎ個のウェイトランスファゲート４２０からな
る。各ウェイにおけるｎ組のビット線対ＳＢＬ、〜５Ｂ
Ｌｎは、それぞれウェイトランスファゲート４２０を介
して内部Ｉ１０帯４１の対応するＩ１０線対■１０．〜
Ｉ１０．にそれぞれ接続されている。
分割され、各ウェイは０列のＳＲＡＭメモリセル１２０
、すなわちｎ組のビット線対５ＢＬ１〜ＳＢＬ、からな
る。各ウェイにおいて、ウェイトランスファゲート部４
２は、ｎ組のビット線対ＳＢＬ、〜５ＢＬｎに対応して
それぞれｎ個のウェイトランスファゲート４２０からな
る。各ウェイにおけるｎ組のビット線対ＳＢＬ、〜５Ｂ
Ｌｎは、それぞれウェイトランスファゲート４２０を介
して内部Ｉ１０帯４１の対応するＩ１０線対■１０．〜
Ｉ１０．にそれぞれ接続されている。
キャッシュＩ１０スイッチ部４４は、ＳＲＡＭメモリセ
ルアレイ１２の各ビット線対ＳＢＬ、〜５ＢＬｎに対応
する複数のキャッシュＩ１０スイッチ４４０および各ウ
ェイに対応する４組のＩ１０線ｌ１０Ａ〜ｌ１０Ｄから
なる。各ウェイに属するｎ組のビット線対ＳＢＬ、−５
ＢＬｎは、それぞれキャッシュＩ１０スイッチ４４０を
介して、そのウェイに対応するＩ１０線に接続されてい
る。
ルアレイ１２の各ビット線対ＳＢＬ、〜５ＢＬｎに対応
する複数のキャッシュＩ１０スイッチ４４０および各ウ
ェイに対応する４組のＩ１０線ｌ１０Ａ〜ｌ１０Ｄから
なる。各ウェイに属するｎ組のビット線対ＳＢＬ、−５
ＢＬｎは、それぞれキャッシュＩ１０スイッチ４４０を
介して、そのウェイに対応するＩ１０線に接続されてい
る。
たとえば、ウェイＣに属するビット線対ＳＢＬ。
〜ＳＢＬ、はすべてＩ１０線対１１００に接続されてい
る。また、各ウェイごとにキャッシュ列デコーダ部４５
が設けられている。各ウェイのキャッシュ列デコーダ部
４５は、各列に対応するｎ個のキャッシュ列デコーダ４
５０からなる。谷キャッシュ列デコーダ４５０は、対応
するキャッシュＩ１０スイッチ４４０のＭＯＳトランジ
スタのゲートに接続されている。
る。また、各ウェイごとにキャッシュ列デコーダ部４５
が設けられている。各ウェイのキャッシュ列デコーダ部
４５は、各列に対応するｎ個のキャッシュ列デコーダ４
５０からなる。谷キャッシュ列デコーダ４５０は、対応
するキャッシュＩ１０スイッチ４４０のＭＯＳトランジ
スタのゲートに接続されている。
第３図は、第１図のＤＲＡＭ素子を利用した簡易キャッ
シュシステムの構成を示すブロック図である。
シュシステムの構成を示すブロック図である。
第３図において、メインメモリ３０はＩＭ×１構成の８
個のＤＲＡＭ素子３１により１Ｍバイトに構成されてい
る。第３図のメモリシステムが第１１図のメモリシステ
ムと相違するのは、コンパレータ２６からの出力である
キャツシュヒツト信号ＣＨの代わりに、マルチプレクサ
２２によりマルチプレクサされる前の列アドレス信号に
相当する１０ビツトのアドレス信号がキャッシュアドレ
ス信号ＣＣＡとしてＤＲＡＭ素子３１に入力されている
点、および、キャツシュヒツト信号ＣＨに応答してステ
ートマシン２７が発生するデータセレクト信号ＤＳがデ
ータセレクタ５１に入力されている点である。データセ
レクタ５１は、データセレクト信号ＤＳに応答して、Ｄ
ＲＡＭ素子３１から与えられるＤＲＡＭデータＤＤまた
はキャッシュデータＣＤを選択して■力するものである
。
個のＤＲＡＭ素子３１により１Ｍバイトに構成されてい
る。第３図のメモリシステムが第１１図のメモリシステ
ムと相違するのは、コンパレータ２６からの出力である
キャツシュヒツト信号ＣＨの代わりに、マルチプレクサ
２２によりマルチプレクサされる前の列アドレス信号に
相当する１０ビツトのアドレス信号がキャッシュアドレ
ス信号ＣＣＡとしてＤＲＡＭ素子３１に入力されている
点、および、キャツシュヒツト信号ＣＨに応答してステ
ートマシン２７が発生するデータセレクト信号ＤＳがデ
ータセレクタ５１に入力されている点である。データセ
レクタ５１は、データセレクト信号ＤＳに応答して、Ｄ
ＲＡＭ素子３１から与えられるＤＲＡＭデータＤＤまた
はキャッシュデータＣＤを選択して■力するものである
。
第３図の簡易キャッシュシステムの動作を第４図に示す
動作波形図を参照しながら説明する。
動作波形図を参照しながら説明する。
ＴＡＧ２５には、各ブロック別に最も新しいサイクルで
選択された行に対応する行アドレスが複数組キャッシュ
用アドレスセットして保持されている。ここでは、ウェ
イアドレス信号ＷＡとして２ビツトを考えているので、
４組の行アドレスが保持されている。したがって、ブロ
ックを４とすると１６組のアドレスセットがＴＡＧ２５
に記憶されていることになる。また、よく使用されるア
ドレスを固定的にＴＡＧ２５に保持させておいてもよい
。
選択された行に対応する行アドレスが複数組キャッシュ
用アドレスセットして保持されている。ここでは、ウェ
イアドレス信号ＷＡとして２ビツトを考えているので、
４組の行アドレスが保持されている。したがって、ブロ
ックを４とすると１６組のアドレスセットがＴＡＧ２５
に記憶されていることになる。また、よく使用されるア
ドレスを固定的にＴＡＧ２５に保持させておいてもよい
。
まず、ＣＰＵ２４が必要とするデータに対応するアドレ
ス信号をアドレスジェネレータ２３が発生する。コンパ
レータ２６は、２０ビツトのアドレス信号のうち１０ビ
ツトの行アドレス信号ＲＡおよび列アドレス信号ＣＡの
うちブロック分けに相当する複数ビット（第３図に示す
例では２ビツト）とＴＡＧ２５に保持されたアドレスセ
ットとを比較する。そして両者が一致すればキャッシュ
がヒツトしたことになり、コンパレータ２６は高レベル
のキャツシュヒツト信号ＣＨおよびヒツトしたブロック
のウェイアドレス信号ＷＡを発生する。
ス信号をアドレスジェネレータ２３が発生する。コンパ
レータ２６は、２０ビツトのアドレス信号のうち１０ビ
ツトの行アドレス信号ＲＡおよび列アドレス信号ＣＡの
うちブロック分けに相当する複数ビット（第３図に示す
例では２ビツト）とＴＡＧ２５に保持されたアドレスセ
ットとを比較する。そして両者が一致すればキャッシュ
がヒツトしたことになり、コンパレータ２６は高レベル
のキャツシュヒツト信号ＣＨおよびヒツトしたブロック
のウェイアドレス信号ＷＡを発生する。
このコンパレータ２６によるアドレス信号の比較に先立
って、キャツシュヒツトすることを前提に、ＤＲＡＭ素
子３１へは１０ビツトのキャッシュアドレス信号ＯＣＡ
が入力され、ＳＲＡＭメモリセルの読出動作が進行して
いる。ここでは４ウエイを考えているので４ビツトの読
出動作が進行している。したがって、キャッシュにヒツ
トしたときは、ウェイアドレス信号ＷＡが入力されると
、高速に所望のデータがキャッシュデータＣＤとしてキ
ャッシュ出カバソファ９ｂを介して出力され、キャツシ
ュヒツト信号ＣＨに応答して発生されるデータセレクト
信号ＤＳによって、データセレクタ５１からキャッシュ
メモリのデータが得られることになる。
って、キャツシュヒツトすることを前提に、ＤＲＡＭ素
子３１へは１０ビツトのキャッシュアドレス信号ＯＣＡ
が入力され、ＳＲＡＭメモリセルの読出動作が進行して
いる。ここでは４ウエイを考えているので４ビツトの読
出動作が進行している。したがって、キャッシュにヒツ
トしたときは、ウェイアドレス信号ＷＡが入力されると
、高速に所望のデータがキャッシュデータＣＤとしてキ
ャッシュ出カバソファ９ｂを介して出力され、キャツシ
ュヒツト信号ＣＨに応答して発生されるデータセレクト
信号ＤＳによって、データセレクタ５１からキャッシュ
メモリのデータが得られることになる。
逆に、コンパレータ２６に入力されたアドレス信号がＴ
ＡＧ２５に保持されたアドレスセットと不一致のときは
、キャッシュミスしたことになり、コンパレータ２６は
キャツシュヒツト信号ＣＨを発生しない。これにより、
ＳＲＡＭメモリセルから出力されるキャッシュデータＣ
Ｄは無視されることになる。この場合、ステートマシン
２７は通常の読出サイクルのＲＡＳおよびＣＡＳ制御を
行ない、アドレスマルチプレクサ２２は行アドレス信号
ＲＡおよび列アドレス信号ＣＡを順にＤＲＡＭ素子３１
に供給する（第４図参照）。このようにキャッシュミス
した場合には、低速のアクセスタイムｔＲＡＣで出力デ
ータが得られることになるので、ステートマシン２７は
ウェイト信号Ｗａｉｔを発生し、ＣＰＵ２４に待機をか
ける。キャッシュミスの場合は、そのときにアクセスさ
れたメモリセルを含むブロックのデータが、ブロックデ
コーダ１３により導通状態とされるブロックトランスフ
ァゲート１１０を介して、内部Ｉ１０帯４１のＩ１０！
！３１対Ｉ ／ ＯＩ 〜Ｉ ／ Ｏｎに転送される。
ＡＧ２５に保持されたアドレスセットと不一致のときは
、キャッシュミスしたことになり、コンパレータ２６は
キャツシュヒツト信号ＣＨを発生しない。これにより、
ＳＲＡＭメモリセルから出力されるキャッシュデータＣ
Ｄは無視されることになる。この場合、ステートマシン
２７は通常の読出サイクルのＲＡＳおよびＣＡＳ制御を
行ない、アドレスマルチプレクサ２２は行アドレス信号
ＲＡおよび列アドレス信号ＣＡを順にＤＲＡＭ素子３１
に供給する（第４図参照）。このようにキャッシュミス
した場合には、低速のアクセスタイムｔＲＡＣで出力デ
ータが得られることになるので、ステートマシン２７は
ウェイト信号Ｗａｉｔを発生し、ＣＰＵ２４に待機をか
ける。キャッシュミスの場合は、そのときにアクセスさ
れたメモリセルを含むブロックのデータが、ブロックデ
コーダ１３により導通状態とされるブロックトランスフ
ァゲート１１０を介して、内部Ｉ１０帯４１のＩ１０！
！３１対Ｉ ／ ＯＩ 〜Ｉ ／ Ｏｎに転送される。
そして、それらのデータはウェイアドレス信号ＷＡによ
り選択されるウェイトランスファゲート４２０を介して
ＳＲＡＭメモリセルアレイ１２の適当なウェイに転送さ
れ、キャッシュ行デコーダ４３により選択された打上の
ＳＲＡＭメモリセル１２０の記憶内容が書換えられる。
り選択されるウェイトランスファゲート４２０を介して
ＳＲＡＭメモリセルアレイ１２の適当なウェイに転送さ
れ、キャッシュ行デコーダ４３により選択された打上の
ＳＲＡＭメモリセル１２０の記憶内容が書換えられる。
また、そのデータのブロックの対応するウェイに関する
ＴＡＧ２５には、今回アクセスされた新しいアドレスセ
ットが保持される。
ＴＡＧ２５には、今回アクセスされた新しいアドレスセ
ットが保持される。
以上説明したように、上記実施例では、キャッシュメモ
リとしてのＳＲＡＭメモリセルアレイ１２０に複数ブロ
ック分のデータが保持されるので、ＴＡＧ２５へのデー
タのエントリ数を増すことができ、その結果ヒツトの確
率を向上せることができ、かつ、キャッシュメモリのア
クセスタイムが高速になるという効果がある。
リとしてのＳＲＡＭメモリセルアレイ１２０に複数ブロ
ック分のデータが保持されるので、ＴＡＧ２５へのデー
タのエントリ数を増すことができ、その結果ヒツトの確
率を向上せることができ、かつ、キャッシュメモリのア
クセスタイムが高速になるという効果がある。
［発明の効果コ
以上のようにこの発明によれば、ブロックサイズを不必
要に大きくすることなく、第１のメモリセルアレイのデ
ータブロックを第２のメモリセルアレイに多数保持する
ことができるので、データのエントリ数を効率的に増加
することができる。
要に大きくすることなく、第１のメモリセルアレイのデ
ータブロックを第２のメモリセルアレイに多数保持する
ことができるので、データのエントリ数を効率的に増加
することができる。
さらに、第１のメモリセルアレイの同一列に関する異な
る行のデータブロックを第２のメモリセルアレイ上で同
一行に存在するようにし、第２のメモリセルアレイの各
領域から情報を読出した後に領域のいずれかを選択する
ことができるので、第２のメモリセルアレイをキャッシ
ュメモリとして用いると、キャツシュヒツトした場合の
アクセスタイムを飛躍的に高速化することが可能となる
。
る行のデータブロックを第２のメモリセルアレイ上で同
一行に存在するようにし、第２のメモリセルアレイの各
領域から情報を読出した後に領域のいずれかを選択する
ことができるので、第２のメモリセルアレイをキャッシ
ュメモリとして用いると、キャツシュヒツトした場合の
アクセスタイムを飛躍的に高速化することが可能となる
。
したがって、この発明の半導体記憶装置を用いればキャ
ッシュのヒツト率が高く高速な簡易セットアソシアティ
ブキャッシュシステムを構成することができる。
ッシュのヒツト率が高く高速な簡易セットアソシアティ
ブキャッシュシステムを構成することができる。
第１図はこの発明の一実施例による半導体記憶装置の構
成を示すブロック図、第２図は第１図の半導体記憶装置
の一部分の構成を詳細に示すブロック図、第３図は第１
図の半導体記憶装置を利用した簡易セットアソシアティ
ブキャッシュシステムの構成を示すブロック図、第４図
は第３図の簡易キャッシュシステムの動作波形図、第５
図は従来のＤＲＡＭ素子の構成を示すブロック図、第６
Ａ図は従来のＤＲＡＭ素子の通常の続出サイクルの動作
波形図、第６Ｂ図は従来のＤＲＡＭ素子のページモード
サイクルの動作波形図、第６Ｃ図は従来のＤＲＡＭ素子
のスタティックコラムモードサイクルの動作波形図、第
７図は第５図のＤＲＡＭ素子を利用した簡易キャッシュ
システムの構成を示すブロック図、第８図は第７図の簡
易キャッシュシステムの動作波形図、第９図はキャッシ
ュメモリ内蔵ＤＲＡＭ素子の構成を示すブロック図、第
１０図は第９図のＤＲＡＭ素子の一部分の構成を詳細に
示すブロック図、第１１図は第９図のＤＲＡＭ素子を利
用した簡易キャッシュシステムの構成を示すブロック図
、第１２図は第１１図の簡易キャッシュシステムの動作
波形図である。 図において、１はＤＲＡＭメモリセルアレイ、２はワー
ドドライバ、３は行デコーダ部、４はセンスアンプ部、
５はＩ１０スイッチ部、６は列デコーダ部、７は行アド
レスバッファ、８は列アドレスバッファ、９ ａ ＋
９ ｂは出力バッファ、１０ａ、１０ｂは入力バッフ
ァ、１１はブロックトランスファゲート部、１２はＳＲ
ＡＭメモリセルアレイ、１３はブロックデコーダ、１４
はウェイデコーダ、１５はウェイアドレスバッファ、４
１は内部Ｉ１０帯、４２はウェイトランスファゲート部
、４３はキャッシュ行デコーダ、４４はキャッシュＩ１
０スイッチ部、４５はキャッシュ列デコーダ部、４６は
キャッシュアドレスバッファ、４７はＳＲＡＭ用センス
アンプ、４８はウェイセレクタ、ＢＬ、ＢＬはＤＲＡＭ
メモリセルアレイのビット線対、ＳＢＬ、５ＢＬＩ；！
ＳＲＡＭメモリセルアレイのビット線対である。 なお、図中、同一番号は同一または相当部分を示す。 第３図 第６Ａ図 ５−４−ゆヮ１． 名６Ｂ図 ７ゆ、ｙ７３７Ｌえ一、アワ１． 第６０図１−ｔＡ
Ａ−１ 篤ワ図 ８１７図
成を示すブロック図、第２図は第１図の半導体記憶装置
の一部分の構成を詳細に示すブロック図、第３図は第１
図の半導体記憶装置を利用した簡易セットアソシアティ
ブキャッシュシステムの構成を示すブロック図、第４図
は第３図の簡易キャッシュシステムの動作波形図、第５
図は従来のＤＲＡＭ素子の構成を示すブロック図、第６
Ａ図は従来のＤＲＡＭ素子の通常の続出サイクルの動作
波形図、第６Ｂ図は従来のＤＲＡＭ素子のページモード
サイクルの動作波形図、第６Ｃ図は従来のＤＲＡＭ素子
のスタティックコラムモードサイクルの動作波形図、第
７図は第５図のＤＲＡＭ素子を利用した簡易キャッシュ
システムの構成を示すブロック図、第８図は第７図の簡
易キャッシュシステムの動作波形図、第９図はキャッシ
ュメモリ内蔵ＤＲＡＭ素子の構成を示すブロック図、第
１０図は第９図のＤＲＡＭ素子の一部分の構成を詳細に
示すブロック図、第１１図は第９図のＤＲＡＭ素子を利
用した簡易キャッシュシステムの構成を示すブロック図
、第１２図は第１１図の簡易キャッシュシステムの動作
波形図である。 図において、１はＤＲＡＭメモリセルアレイ、２はワー
ドドライバ、３は行デコーダ部、４はセンスアンプ部、
５はＩ１０スイッチ部、６は列デコーダ部、７は行アド
レスバッファ、８は列アドレスバッファ、９ ａ ＋
９ ｂは出力バッファ、１０ａ、１０ｂは入力バッフ
ァ、１１はブロックトランスファゲート部、１２はＳＲ
ＡＭメモリセルアレイ、１３はブロックデコーダ、１４
はウェイデコーダ、１５はウェイアドレスバッファ、４
１は内部Ｉ１０帯、４２はウェイトランスファゲート部
、４３はキャッシュ行デコーダ、４４はキャッシュＩ１
０スイッチ部、４５はキャッシュ列デコーダ部、４６は
キャッシュアドレスバッファ、４７はＳＲＡＭ用センス
アンプ、４８はウェイセレクタ、ＢＬ、ＢＬはＤＲＡＭ
メモリセルアレイのビット線対、ＳＢＬ、５ＢＬＩ；！
ＳＲＡＭメモリセルアレイのビット線対である。 なお、図中、同一番号は同一または相当部分を示す。 第３図 第６Ａ図 ５−４−ゆヮ１． 名６Ｂ図 ７ゆ、ｙ７３７Ｌえ一、アワ１． 第６０図１−ｔＡ
Ａ−１ 篤ワ図 ８１７図
Claims (3)
- （１）複数行および複数列に配列された複数のメモリセ
ルからなりかつ複数列単位の複数のブロックに分割され
た第１のメモリセルアレイ、前記複数のメモリセルの各
行を選択するための行選択手段、 前記複数のメモリセルの各列を選択するための列選択手
段、 ブロック選択信号を入力するブロック選択信号入力手段
、 前記ブロック選択信号に応答して前記第１のメモリセル
アレイの前記複数のブロックのいずれかを選択するため
のブロック選択手段、 複数行および複数列に配列された複数のスタティック形
メモリセルからなりかつ複数列単位の複数の領域に分割
された第２のメモリセルアレイ、領域選択信号を入力す
る領域選択信号入力手段、前記領域選択信号に応答して
前記第２のメモリセルアレイの前記複数の領域のいずれ
かを選択するための領域選択手段、 前記ブロック選択手段により選択された前記第１のメモ
リセルアレイにおけるブロックと前記領域選択手段によ
り選択された前記第２のメモリセルアレイにおける領域
との間でデータの転送を行なうデータ転送手段、 前記第２のメモリセルアレイの前記各領域内において、
複数の前記スタティック形メモリセルに対応する情報の
うちのいずれかを選択する第１の選択手段、および 前記第１の選択手段により前記各領域ごとに選択された
複数の前記情報のいずれかを前記領域選択信号に応答し
て選択する第２の選択手段を備えた半導体記憶装置。 - （２）前記行選択手段は行アドレス信号に応答して前記
第１のメモリセルアレイの行を選択し、前記列選択手段
は列アドレス信号に応答して前記第１のメモリセルアレ
イの列を選択し、 前記第１の選択手段は前記列アドレス信号に応じて前記
第２のメモリセルアレイの行および列を選択し、前記第
２のメモリセルアレイの各行と前記第１のメモリセルア
レイの同一のブロックにおける複数行との間でデータの
転送が行なわれる特許請求の範囲第１項記載の半導体記
憶装置。 - （３）前記第１のメモリセルアレイは、ダイナミック形
メモリセルにより構成され、前記第１のメモリセルアレ
イからのデータを出力する出力端子と前記第２のメモリ
セルアレイからのデータを出力する出力端子とを備えた
特許請求の範囲第１項または第２項記載の半導体記憶装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28161987A JP2593322B2 (ja) | 1987-11-06 | 1987-11-06 | 半導体記憶装置 |
| US07/564,657 US5226147A (en) | 1987-11-06 | 1990-08-09 | Semiconductor memory device for simple cache system |
| US08/063,487 US5353427A (en) | 1987-11-06 | 1993-05-19 | Semiconductor memory device for simple cache system with selective coupling of bit line pairs |
| US08/283,367 US5588130A (en) | 1987-11-06 | 1994-08-01 | Semiconductor memory device for simple cache system |
| US08/472,770 US6404691B1 (en) | 1987-11-06 | 1995-06-07 | Semiconductor memory device for simple cache system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28161987A JP2593322B2 (ja) | 1987-11-06 | 1987-11-06 | 半導体記憶装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21918494A Division JP2660489B2 (ja) | 1994-09-13 | 1994-09-13 | 半導体記憶装置 |
| JP21918394A Division JP2660488B2 (ja) | 1994-09-13 | 1994-09-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01124193A true JPH01124193A (ja) | 1989-05-17 |
| JP2593322B2 JP2593322B2 (ja) | 1997-03-26 |
Family
ID=17641653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28161987A Expired - Fee Related JP2593322B2 (ja) | 1987-11-06 | 1987-11-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2593322B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027141A (ja) * | 1988-06-27 | 1990-01-11 | Toshiba Corp | キャッシュメモリシステム |
| JPH07153261A (ja) * | 1994-09-13 | 1995-06-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| EP0778576A2 (en) * | 1988-11-29 | 1997-06-11 | Matsushita Electric Industrial Co., Ltd. | A synchronous semiconductor memory integrated circuit, a method for accessing said memory and a system comprising such a memory |
| US5734614A (en) * | 1995-06-08 | 1998-03-31 | Mitsubishi Denki Kabushiki Kaisha | Dynamic semiconductor memory device using sense amplifier as cache memory |
| USRE35921E (en) * | 1988-11-29 | 1998-10-13 | Matsushita Electric Industrial Co., Ltd. | Dynamic video RAM incorporating single clock random port control |
| US6356484B2 (en) | 1991-04-18 | 2002-03-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661082A (en) * | 1979-10-22 | 1981-05-26 | Seiko Epson Corp | Two level memory integrated circuit |
| JPS6238590A (ja) * | 1985-08-13 | 1987-02-19 | Fujitsu Ltd | 半導体記憶装置 |
-
1987
- 1987-11-06 JP JP28161987A patent/JP2593322B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661082A (en) * | 1979-10-22 | 1981-05-26 | Seiko Epson Corp | Two level memory integrated circuit |
| JPS6238590A (ja) * | 1985-08-13 | 1987-02-19 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027141A (ja) * | 1988-06-27 | 1990-01-11 | Toshiba Corp | キャッシュメモリシステム |
| EP0778576A2 (en) * | 1988-11-29 | 1997-06-11 | Matsushita Electric Industrial Co., Ltd. | A synchronous semiconductor memory integrated circuit, a method for accessing said memory and a system comprising such a memory |
| EP0778576A3 (en) * | 1988-11-29 | 1998-03-18 | Matsushita Electric Industrial Co., Ltd. | A synchronous semiconductor memory integrated circuit, a method for accessing said memory and a system comprising such a memory |
| USRE35921E (en) * | 1988-11-29 | 1998-10-13 | Matsushita Electric Industrial Co., Ltd. | Dynamic video RAM incorporating single clock random port control |
| US6356484B2 (en) | 1991-04-18 | 2002-03-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JPH07153261A (ja) * | 1994-09-13 | 1995-06-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5734614A (en) * | 1995-06-08 | 1998-03-31 | Mitsubishi Denki Kabushiki Kaisha | Dynamic semiconductor memory device using sense amplifier as cache memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2593322B2 (ja) | 1997-03-26 |
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Legal Events
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