JPH027141A - キャッシュメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、主記憶とプロセッサとの間に位置して主記
憶のアクセス時間とプロセッサのサイクルタイムとの時
間差を調整するキャッシュメモリシステムに関する。

（従来の技術） 近年、マイクロプロセッサ（ＭＰＵ）搭載のシステムに
おいて、キャッシュメモリシステムが導入されはじめて
いる。キャッシュメモリを内蔵したＭＰＵは、そのキャ
ッシュメモリがスタティック型のＲＡＭ　（以下ｒＳＲ
ＡＭＪと呼ぶ）で構成されたものと、ダイナミック型の
ＲＡＭ　（以下ｒＤＲＡＭ」と呼ぶ）で構成されたもの
とがある。

ＳＲＡＭは、その代表的なセルとして、第１４図に示す
ような０ＭＯ８６Ｔｒ　　（トランジスタ）型と、第１
５図に示すようなＥ／Ｒ型のものがあげられる。

ＣＭＯ３ｅＴｒ型Ｏ３ｅＴｒＭＯＳからなる２個のイン
バータ回路１をたすき掛は接続したフリップフロップ回
路と、このフリップフロップ回路とデータ線（ビット線
）との接続／分離をワード線の電位に応じて行なう２個
のトランスファゲート３から構成されている。

Ｅ／Ｒ型ヒルは、エンハンスメント型の２個のＮチャン
ネル　ＭＯ８型ＦＥＴ　（以下ｒＮＭＯ３Ｊと呼ぶ）５
とこのＮＭＯ８５の負荷どなる抵抗７とからなるフリッ
プフロップ回路と、２個のトランスファゲート３から構
成されている。このＥ／Ｒ型セルは、抵抗７を比抵抗の
高いポリシリコンで形成して、抵抗７の占有面積を小さ
くしているため、スタティック型のセルの中にあっては
高集積化、高速化に適している。

一方、ＤＲＡＭは、その代表的なセルとして、第１６図
に示す４Ｔｒ（トランジスタ）型と、第１７図に示すＩ
Ｔｒ（ｔ−ランジスタ）キャパシタンス型のものがあげ
られる。

ＪＴｒ型セルは、第１５図に示したＥ／Ｒ型レルしそれ
ぞれの抵抗７を削除した形のものである。

このような構成では、２木のデータ線を相補的に用いる
ため、比較的高速に動作させることが可能となる。

１Ｔｒキヤパシタンス型セルは、蓄積容量９とトランス
７７ゲート３を直列に接続して構成されて、１本のデー
タ線に接続されている。したがって、このＩＴｒキャパ
シタンス型セルは、必要最小限の素子と信号線で構成さ
れ、高集積化に最も適している。

このようなセルが、それぞれ対応してＳＲＡＭ。

ＤＲＡＭに用いらており、それぞれのセルの特性を比較
すると、第１８図に示すようになる。

第１８図を参照して、６Ｔｒ型のＳＲＡＭは、Ｅ／Ｒ型
ＳＲＡＭに比べて、専有面積が著しく大きくなる。この
ため、大容量のメモリには不向きである。したがって、
以下、ＳＲＡＭはＥ／Ｒ型のＳＲＡＭを指すものとする
。

４Ｔｒ　ＤＲＡＭは、製造プロセスが単純でアクセス時
間も小さく専有面積はＥ／Ｒ型のＳＲＡＭとほぼ同等で
ある。しかしながら、ダイナミック型であるためにリフ
レッシュ動作が必要となる。

このため、システム構成が複雑となり、Ｅ／Ｒ型ＳＲＡ
Ｍに比べて使い難い。また、専有面積では、同様にリフ
レッシュ動作を必要とする１Ｔｒ、ＤＲＡＭに比べて大
きくなり、高集積化にとって不利となる。したがって、
以下、ＤＲＡＭはＩＴｒ型ＤＲＡＭを指すものとする。

一方、ＳＲＡＭとＤＲＡＭのそれぞれのセルを比較して
みると、第１９図に示すように、ＳＲＡＭは、アクセス
時間がＤＲＡＭに比べて２〜３倍程度高速となるが、専
有面積はＤＲＡＭに比べて５〜１０倍程度大きくなる。

（発明が解決しようとする課題） このように、キャラｌメモリを内蔵したＭＰＵは、キャ
ッシュメモリのセルが館述したＳＲＡＭあるいはＤＲＡ
Ｍの一方でのみ構成されていた。

例えば、キャッシュメモリをＳＲＡＭでのみ構成した場
合には、高速なアクセス時間によりデータ処理を高速に
行なうことが可能となる。その反面、同一の専有面積で
はＤＲＡＭに比べて容量が少なくなる。これにより、キ
ャッシュメモリのヒツト率が低下して、主記憶へのアク
セス頻度が増加する。したがって、処理効率を低下させ
るという問題が生じていた。

一方、キャッシュメモリをＤＲＡＭでのみ構成した場合
には、大容量化が可能となり、ヒツト率を高めることが
できるようになる。その反面、アクセス時間がＳＲＡＭ
に比べて長くなる。このため、キャッシュメモリに格納
されている命令やオペランドデータの読出しに時間がか
かり、それぞれの命令の処理時間が長くなるという問題
があった。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、ＳＲＡＭと−ＤＲＡＭを混
用して、それぞれの特性に応じた役割及び機能をそれぞ
れに与え、プロセッサにおける処理効率及び処理時間の
向上に寄与することができるキャッシュメモリシステム
を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、情報を保持す
る言回とこの容量とデータ線とをワード線の電位によっ
て導通制御するトランスファゲートからなるセルを備え
たダイナミック型のＲＡＭ（ランダムアクセスメモリ）
と、相互の入出力端子が接続された反転回路からなるフ
リツプフロツプ回路及び前記入出力端子と１対のデータ
線とをワード線の電位によって導通制御するトランスフ
ァゲートからなるセルを備えたスタティック型のＲＡＭ
とから構成される。

（作用） 上記構成において、この発明は、スタティック型のＲＡ
Ｍ　（ＳＲＡＭ）とダイナミック型のＲＡＭ　（ＤＲＡ
Ｍ）とを混用して、ＤＲＡＭをアクセス速度の高速化が
要求されるメモリ領域に使用し、ＳＲＡＭを容量の大型
化が要求されるメモリ領域に使用して、キャッシュメモ
リシステムを構築するようにしている。

（実施例） 以下図面を用いてこの発明の詳細な説明する。

第１図はこの発明の第１の実施例に係るキャッシュメモ
リシステムの構成を示す図である。この第１の実施例に
示すキャッシュメモリシステム１１は、第２図に示すよ
うに、ＭＰＵ　（マイクロブロセッナ）１３とともに１
チツプ化されたものである。

まず、この第１の実施例を説明する前に、キャッシュメ
モリについて筒単に説明する。

キャッシュメモリは、プロセッサと主記憶との間に置か
れた高速なメモリであり、主記憶の情報の部分集合が格
納されてアクセスされるものである。したがって、アク
セス頻度の高い情報がキャッシュメモリに格納されてヒ
ツト率が高くなると、キャッシュメモリの効果、が発揮
される。

このようなキャッシュメモリシステムは、第１図に承り
ように、主記憶（図示せず）に格納されている情報の部
分集合を格納保持するデータメモリ部１５と、部分集合
の各情報に対応したタグアドレスを格納保持するタグメ
モリ部１７とのそれぞれ機能が異なる２つのモジュール
を備えている。

この第１の実施例のキャッシュメモリシステは、タグメ
モリ部１７がＳＲＡＭで構成され、データメモリ部１５
がＤＲＡＭで構成されている。これらのタグメモリ部１
７及びデータメモリ部１５は、３２ビツトのアドレス空
間（ａＯ＝ａ：＋＋）に対応したものであり、１６ビツ
トのブロック長で２５６エントリーのダイレクトマツピ
ング方式で構成されている。

このようなキャッシュメモリシステムは、タグメモリ部
１７とデータメモリ部１５がキャッシュメモリシステム
に与えられる３２ビツトのアドレス（ａＯ〜ａ３１）の
内８ビットのアドレスａ２０””’ａ２７によりアクセ
スされる。このアドレスによりタグメモリ部１７から読
出された２０ビツトのアドレスは、比較器１９により３
２ビツトのアドレスの内２０ビットのアドレス（ａａ〜
ａ１９）と比較される。

比較結束において、両アドレスが一致したならば、タグ
メモリ部１７から読出されたアドレス（第１図中に斜線
で示す）に対応してデータメモリ部１５から読出された
１６バイトのデータ（第１図中に斜線で示す）が、所望
のデータであることが確認されて、ヒツト信号が比較器
１９からυ制御ロジック２１に与えられる。これにより
、ヒツトしたことを示す状態信号が制御ロジック２１か
らＭＰＬＩに与えられる。データメモリ部１５から読出
された１６バイトのデータは、３２ビツトのアドレスの
うち４ビツトのアドレス（８２８〜ａ３１　）にしたが
ってセレクタ２３により１バイトのデータに選択されて
、ＭＰＵに与えられる。このような、読出し動作のタイ
ミングを第３図にボす。

方１両アドレスが一致していない場合には、データメモ
リ部１５から読出されたデータが所望のデータでないこ
とを示すミス信号が比較器１９から制御ロジック２１に
出力される。これによりυｆｉｌｌロジック２１は主記
憶に対してデータメモリ部１５に格納されていない所望
のデータをアクレスする。

このように、ヒツト信号及びミス信号は、読出そうとす
る所望のデータがデータメモリ部１５に格納されている
か否かを示す信号となる。ゆえに、ヒッｌ〜信号が出力
されるか、あるいはミス信号が出力されるかで、データ
メモリ部１５からのデータの読出し動作以降の動作が異
なる。このため、ヒツト信号及びミス信号は、高速化が
要求される。

ヒツト信号及びミス信号の出力を高速にするためには、
タグメモリ部１７のアドレス出力を高速にする必要があ
る。したがって、タグメモリ部１７の高速化が要求され
る。

一方、データメモリ部１５とタグメモリ部１７の容量は
以下に示すようになる。

データメモリ部　１２８ビツト／工ントリ×２５６エン
トリ＝３２７８０ビツト タグメモリ部　　２０ビツト／エントリ×２５６エント
リー５１２０ビツト このように、データメモリ部１５はタグメモリ部１７の
６倍以上の容量が必要となる。しかしながら、データメ
モリ部１５はタグメモリ部１７に比べて高速性は要求さ
れない。

したがって、この第１の実施例では、データメモリ部１
５をＤＲＡＭで構成し、タグメモリ部１７をＳＲＡＭで
構成しているので、専有面積の大型化を招くことなく、
上述したデータメモリ部１５の大容量化と、タグメモリ
部１７の高速化を達成することが可能となる。この結果
、データ処理を効率良くかつ高速に行なうことができる
ようになる。

次に、この発明の第２の実施例について説明する。

この第２の実施例は、セパレートキャッシュメモリシス
テムの最適化を図ったものである。セパレートキャッシ
ュメモリシステムは、キャッシュメモリを命令キャッシ
ュとデータキャッシュの２つの部分に分割して、それぞ
れ命令用として機械語命令を保持し、データ用としてメ
モリオペランドを保持するようにした方式である。

このセパレートキャッシュメモリシステムの利点は、Ｍ
ＰＵの命令フェッチとオペランドアクセスが１つのデー
タバス上で競合することがないので、ＭＰＵを円滑に動
作させることができることにある。さらに、ＭＰＵの命
令キャッシュメモリへのアクセスとデータキャッシュメ
モリへのアクセスとの特徴の違いにより、それぞれの最
適化が可能となる。

ここで、ノイマン型のコンピュータにあっては、命令を
１ステツプずつ処理してプログラムを実行するようにし
ているので、命令は連続したアドレスで順次フェッチさ
れる頻度が高い。一方、メモリオペランドは、予め決め
られた順序でアクセスされる頻度が低い。このことに着
目して、この第２の実施例では、第４図に示すように、
ヒバレート化されたキャッシュメモリシステムにあって
、その命令キャッシュメモリ３１をＤＲＡＭで構成し、
データキャッシュメモリ３３をＳＲＡＭで構成して、Ｍ
ＰｔＪ３５とともに１チツプ化するようにした。

命令キャッシュメモリ３１は、第５図に示すように構成
されている。第５図において、タグメモリ部３７から読
出されるアドレスＡ、Ｂは、どちらか一方がセレクタ３
９により選択されて、ＭＰＵから与えられるアドレスと
比較器４１で比較され、比較結果に応じてヒツト信号あ
るいはミス信号が出力される。

一方、データメモリ部４３は、連続したアドレスがシー
ケンシャルにアクセスされることが多いので、ブロック
サイズを大きくして、格納された命令をスタティックカ
ラムモードのアクセス方式により読出すようにしている
。

このスタティックカラムモードは、セルのデータｌ（ピ
ット線）の電位を任意のクロック期間だけ一定にする方
式である。このモードでは、はじめに読出し動作が行な
われると、列（ロウ）アドレスをアクセスしている間は
、読出し動作を行なうことなく行（カラム）アドレスを
変化させるだけで、データが読出される。

データメモリ部４３から読出された４組の命令ａｏ　、
ａ＋　、ｂｏ　、ｂ＋　は、その１つがセレクタ４５に
よって選択されて、命令デコーダ４７に与えられデコー
ドされる。第６図は、タグメモリ部３７とデータメモリ
部４３の読出しタイミングを示している。

このように、命令をデータメモリ部４３からスタティッ
クカラムモードによりアクセスすることで、ＤＲＡＭで
ありながらアクセス時間を高速にすることが可能となる
。さらに、ＤＲＡＭで構成されているために大容量化が
可能となる。

一方、データキャッシュメモリ３３は、第７図に示すよ
うに構成されている。第７図において、データメモリ部
４９から読出されたオペランドデータは、データの右シ
フト等の位置ｇ！１や符号拡張がデータ位置調整回路５
１及び符号拡張回路５３によって行なわれて、演算ユニ
ット５５に与えられる。

このような動作をパイプライン処理で行なう場合には、
パイプラインの段数を少なくするために、データの位置
調整や符号拡張等の処理を含めて１サイクルで高速に実
行しなければならない。また、オペランドデータの読出
し動作は、ＭＰｔＪのりＯツクサイクルに同期させなけ
ればならないので、高速性が要求される。

そこで、データキャッシュメモリをＳＲＡＭで構成する
ことにより、オペランドデータの高速アクセスが可能に
なる。このように、第２の実施例では、命令キャッシュ
メモリとデータキャッシュメモリの最適化を図っている
ので、専有面積の大型化を招くことなく、大容量化とデ
ータ処理の高速化が可能となる。

次に、この発明の第３の実施例について説明する。

この第３の実施例は、階層化されたキャッシュメモリシ
ステムにおける構成を最適化したものである。

キャッシュメモリシステムにおいて、ＭＰＬＪと主記憶
との間のアクセスギャップが大きい場合には、キャッシ
ュメモリ自体を階層に分けることが考えられる。

そこで、この第３の実施例に示すキャッシュメモリシス
テムは、第８図に示すように、第１キヤツシユメモリ６
１と第２キヤツシユメモリ６３とに分割して、１チツプ
化したものである。

第２キヤツシユメモリ６３は、ＭＰＵが直接アクセスす
るキャッシュメモリであり、ＭＰＵのクロックサイクル
に同期してアクセスできるように、＾速性が要求される
。このため、第２キヤツシユメモリ６３は、第９図に示
すようにへ構成されており、タグメモリ部６５とデータ
メモリ部６゛７とがＳＲＡＭで構成されている。さらに
、タグメモリ部６５とデータメモリ部６７をメモリステ
ージとし、比較器６９と制御ロジック７１及びセレクタ
７３をロードステージとし、これらのステージ閤に両ス
テージ間を入出力する情報を一時的に保持するレジスタ
７５．７７．７９を設けて、パイプライン構造としてい
る。なお、第２キヤツシユメモリ６３は、３２ピツトの
アドレス空間に対応したものであり、４バイトのブロッ
クサイズで６４エントリーのダイレクトマツピング方式
である。

このような構造にあって、読出し動作は第１０図に示す
ようにパイプライン処理によって行なわれる。したがっ
て、第２キヤツシユメモリ６３は、そのタグメモリ部６
５とデータメモリ部６７をＳＲＡＭで構成して、バイブ
ライン構造をとることによって、高速アクセスが可能と
なる。

一方、第１キヤツシユメモリ６１は、第２キヤツシユメ
モリ６３のエントリーに所望のデータが格納されていな
い場合にアクセスされる。このアクセスにおいても所望
のデータが第１キヤツシユメモリ６１に格納されていな
い場合には、第１キヤツシユメモリ６１は主記憶に対し
てアクセスを行なう。このため、第１キヤツシユメモリ
６１には、ヒツト率を高めて、主記憶へのアクセス頻度
を小さくすることが要求される。

そこで、この第３の実施例では、３２ビツトのアドレス
空間に対応して、６４バイトのブロックサイズで１２８
エントリーのダイレクトマツピング方式で、第１１図に
示すように構成された第１キヤツシユメモリにおいて、
タグメモリ部８１とデータメモリ部８３をＤＲＡＭで構
成するようにしている。これにより、タグメモリ部８１
とデータメモリ部８３を大容恐化して、ヒツト率を高め
ることが可能となる。

ざらに、第１キヤツシユメモリ６１は、バイブライン構
造をとらず、主記憶の比較的低速なメモリサイクルと同
期して、第１２図に示ずようなタイミングでエントリー
の更新を行なうようにしている。これにより、構成を簡
単にすることができる。

また、第１キヤツシユメモリ６１から第２キヤツシユメ
モリ６３へのデータの転送は、前述したスタティックカ
ラムモード等のＤＲＡＭの高速アクセスモードを用いる
ことにより、高速に転送を行なうことが可能となる。

したがって、第１キヤツシユメモリ６１をＯＲＡＭで構
成し、第２キヤツシユメモリ６３をＳＲＡＭで構成する
ことによって、高速にデータ処理が可能な階層化された
キャッシュメモリシステムを突環することができる。

なお、このような階層化されたキャッシュメモリシステ
ムは、第１３図に示すようにＭＰＵ８５と一体化して１
チツプ化するようにしてもよい。

［発明の効果］ 以上説明したように、この発明によれば、ＳＲＡＭをア
クセス速度の高速化が要求されるメモリ領域に使用し、
ＤＲＡＭを容量の大型化が要求されるメモリ領域に使用
して、キャッシュメモリシステムを構築するようにした
ので、専有面積の大型化を招くことなく、データ処理を
高速に行なうことが可能となる。これにより、ブロセッ
ナにおける処理効率及び処理速度の向上に寄与するキャ
ッシュメモリシステムを提供することができる。

【図面の簡単な説明】

第１図及び第２図はこの発明の第１の実施例に係るキャ
ッシュメモリシステムの構成を示す図、第３図は第１図
に示すシステムの動作タイミングを示す図、第４図乃至
第５図及び第７図はこの発明の第２の実施例に係るキャ
ッシュメモリシステムの構成を示す図、第６図は第４図
に示すシステムの動作例を示す図、第８図乃至第９図及
び第１１図はこの発明の第３の実施例に係るキャッシュ
メモリシステムの構成を示す図、第１０図は第９図に示
すシステムのパイプライン動作のタイミングを示す図、
第１２図は第１１図に示すシステムの更新のタイミング
を示す図、第１３図は第８図に示寸システムの１チツプ
化を示す図、第１４図乃至第１７図は従来のメモリヒル
の構成を示す図、第１８図及び第１９図は第１４図乃至
第１７図に示すメモリヒルの特性比較を示す図である。 １１・・・キャッシュメモリシステム １３・・・ＭＰＵ　（マイクロプロセッサ）１５・・・
データメモリ部 １７・・・タグメモリ部 ３１・・・命令キャッシュメモリ ３３・・・データキャッシュメモリ ６１・・・第１キヤツシユメモリ ６３・・・第２キヤツシユメモリ

Claims (5)

【特許請求の範囲】
1. （１）情報を保持する容量とこの容量とデータ線とをワ
   ード線の電位によつて導通制御するトランスファゲート
   からなるセルを備えたダイナミック型のＲＡＭ（ランダ
   ムアクセスメモリ）と、 相互の入出力端子が接続された反転回路からなるフリッ
   プフロップ回路及び前記入出力端子と１対のデータ線と
   をワード線の電位によって導通制御するトランスファゲ
   ートからなるセルを備えたスタティック型のＲＡＭと を有することを特徴とするキャッシュメモリシステム。
2. （２）主記憶に格納されている情報の部分集合を保持す
   るデータメモリ部と、 前記部分集合のそれぞれの情報に対応するタグアドレス
   を保持するタグメモリ部とを備え、前記データメモリ部
   を請求項１記載のダイナミック型のＲＡＭで構成し、前
   記タグメモリ部を請求項１記載のスタティック型のＲＡ
   Ｍで構成したことを特徴とするキャッシュメモリシステ
   ム。
3. （３）命令を格納する命令用キャッシュメモリと、前記
   命令の操作対象となるオペランドデータを格納するデー
   タ用キャッシュメモリとを備え、前記命令用キャッシュ
   を請求項１記載のダイナミック型のＲＡＭで構成し、前
   記データ用キャッシュメモリを請求項１記載のスタティ
   ック型のＲＡＭで構成したことを特徴とするキャッシュ
   メモリシステム。
4. （４）前記命令用キャッシュメモリをスタティックカラ
   ムモード方式でアクセス動作させることを特徴とす請求
   項３記載のキャッシュメモリシステム。
5. （５）主記憶に格納されている情報の部分集合及びこれ
   に対応するタグアドレスを保持する第１のキャッシュメ
   モリと、 前記第１のキャッシュメモリに保持されている情報の部
   分集合及びこれに対応するタグアドレスを保持する第２
   のキャッシュメモリとを備え、前記第１のキャッシュメ
   モリを請求項１記載のダイナミック型のＲＡＭで構成し
   、前記第２のキャッシュメモリを請求項１記載のスタテ
   ィック型のＲＡＭで構成したことを特徴とするキャッシ
   ュメモリシステム。