JPH0675856A - キャッシュメモリシステム - Google Patents
キャッシュメモリシステムInfo
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- JPH0675856A JPH0675856A JP5051757A JP5175793A JPH0675856A JP H0675856 A JPH0675856 A JP H0675856A JP 5051757 A JP5051757 A JP 5051757A JP 5175793 A JP5175793 A JP 5175793A JP H0675856 A JPH0675856 A JP H0675856A
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- memory
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Abstract
(57)【要約】
【目的】 この発明は、ＳＲＡＭとＤＲＡＭを混用し
て、構成の大型化を招くことなく、大容量化ならびに高
速化を達成することができるキャッシュメモリシステム
を提供することを目的とする。 【構成】 この発明は、命令を格納するＤＲＡＭからな
る命令用キャッシュメモリ３１と、命令の操作対象とな
るオペランドデータを格納するＳＲＡＭからなるデータ
用キャッシュメモリ３３とから構成される。
て、構成の大型化を招くことなく、大容量化ならびに高
速化を達成することができるキャッシュメモリシステム
を提供することを目的とする。 【構成】 この発明は、命令を格納するＤＲＡＭからな
る命令用キャッシュメモリ３１と、命令の操作対象とな
るオペランドデータを格納するＳＲＡＭからなるデータ
用キャッシュメモリ３３とから構成される。
Description
【０００１】
【産業上の利用分野】この発明は、主記憶とプロセッサ
との間に位置して主記憶のアクセス時間とプロセッサの
サイクルタイムとの時間差を調整するキャッシュメモリ
システムに関する。
との間に位置して主記憶のアクセス時間とプロセッサの
サイクルタイムとの時間差を調整するキャッシュメモリ
システムに関する。
【０００２】
【従来の技術】近年、マイクロプロセッサ（ＭＰＵ）搭
載のシステムにおいて、キャッシュメモリシステムが導
入されはじめている。キャッシュメモリを内蔵したＭＰ
Ｕは、そのキャッシュメモリがスタティック型のＲＡＭ
（以下「ＳＲＡＭ」と呼ぶ）で構成されたものと、ダイ
ナミック型のＲＡＭ（以下「ＤＲＡＭ」と呼ぶ）で構成
されたものとがある。
載のシステムにおいて、キャッシュメモリシステムが導
入されはじめている。キャッシュメモリを内蔵したＭＰ
Ｕは、そのキャッシュメモリがスタティック型のＲＡＭ
（以下「ＳＲＡＭ」と呼ぶ）で構成されたものと、ダイ
ナミック型のＲＡＭ（以下「ＤＲＡＭ」と呼ぶ）で構成
されたものとがある。
【０００３】ＳＲＡＭは、その代表的なセルとして、図
１４に示すようなＣＭＯＳ６Ｔr （トランジスタ）型
と、図１５に示すようなＥ／Ｒ型のものがあげられる。
１４に示すようなＣＭＯＳ６Ｔr （トランジスタ）型
と、図１５に示すようなＥ／Ｒ型のものがあげられる。
【０００４】ＣＭＯＳ６Ｔr 型セルは、（ＭＯＳからな
る２個のインバ―タ回路１をたすき掛け接続したフリッ
プフロップ回路と、このフリップフロップ回路とデ―タ
線（ビット線）との接続／分離をワ―ド線の電位に応じ
て行なう２個のトランスファゲ―ト３から構成されてい
る。
る２個のインバ―タ回路１をたすき掛け接続したフリッ
プフロップ回路と、このフリップフロップ回路とデ―タ
線（ビット線）との接続／分離をワ―ド線の電位に応じ
て行なう２個のトランスファゲ―ト３から構成されてい
る。
【０００５】Ｅ／Ｒ型セルは、エンハンスメント型の２
個のＮチャンネルＭＯＳ型ＦＥＴ（以下「ＮＭＯＳ」と
呼ぶ）５とこのＮＭＯＳ５の負荷となる抵抗７とからな
るフリップフロップ回路と、２個のトランスファゲ―ト
３から構成されている。このＥ／Ｒ型セルは、抵抗７を
比抵抗の高いポリシリコンで形成して、抵抗７の占有面
積を小さくしているため、スタティック型のセルの中に
あっては高集積化、高速化に適している。
個のＮチャンネルＭＯＳ型ＦＥＴ（以下「ＮＭＯＳ」と
呼ぶ）５とこのＮＭＯＳ５の負荷となる抵抗７とからな
るフリップフロップ回路と、２個のトランスファゲ―ト
３から構成されている。このＥ／Ｒ型セルは、抵抗７を
比抵抗の高いポリシリコンで形成して、抵抗７の占有面
積を小さくしているため、スタティック型のセルの中に
あっては高集積化、高速化に適している。
【０００６】一方、ＤＲＡＭは、その代表的なセルとし
て、図１６に示す４Ｔr （トランジスタ）型と、図１７
に示す１Ｔr （トランジスタ）キャパシタンス型のもの
があげられる。
て、図１６に示す４Ｔr （トランジスタ）型と、図１７
に示す１Ｔr （トランジスタ）キャパシタンス型のもの
があげられる。
【０００７】４Ｔr 型セルは、図１５に示したＥ／Ｒ型
セルのそれぞれの抵抗７を削除した形のものである。こ
のような構成では、２本のデ―タ線を相補的に用いるた
め、比較的高速に動作させることが可能となる。
セルのそれぞれの抵抗７を削除した形のものである。こ
のような構成では、２本のデ―タ線を相補的に用いるた
め、比較的高速に動作させることが可能となる。
【０００８】１Ｔr キャパシタンス型セルは、蓄積容量
９とトランスファゲ―ト３を直列に接続して構成され
て、１本のデ―タ線に接続されている。したがって、こ
の１Ｔr キャパシタンス型セルは、必要最小限の素子と
信号線で構成され、高集積化に最も適している。
９とトランスファゲ―ト３を直列に接続して構成され
て、１本のデ―タ線に接続されている。したがって、こ
の１Ｔr キャパシタンス型セルは、必要最小限の素子と
信号線で構成され、高集積化に最も適している。
【０００９】このようなセルが、それぞれ対応してＳＲ
ＡＭ、ＤＲＡＭに用いらており、それぞれのセルの特性
を比較すると、図１８に示すようになる。
ＡＭ、ＤＲＡＭに用いらており、それぞれのセルの特性
を比較すると、図１８に示すようになる。
【００１０】図１８を参照して、６Ｔr 型のＳＲＡＭ
は、Ｅ／Ｒ型ＳＲＡＭに比べて、専有面積が著しく大き
くなる。このため、大容量のメモリには不向きである。
したがって、以下、ＳＲＡＭはＥ／Ｒ型のＳＲＡＭを指
すものとする。
は、Ｅ／Ｒ型ＳＲＡＭに比べて、専有面積が著しく大き
くなる。このため、大容量のメモリには不向きである。
したがって、以下、ＳＲＡＭはＥ／Ｒ型のＳＲＡＭを指
すものとする。
【００１１】４Ｔr ＤＲＡＭは、製造プロセスが単純で
アクセス時間も小さく専有面積はＥ／Ｒ型のＳＲＡＭと
ほぼ同等である。しかしながら、ダイナミック型である
ためにリフレッシュ動作が必要となる。このため、シス
テム構成が複雑となり、Ｅ／Ｒ型ＳＲＡＭに比べて使い
難い。また、専有面積では、同様にリフレッシュ動作を
必要とする１Ｔr ＤＲＡＭに比べて大きくなり、高集積
化にとって不利となる。したがって、以下、ＤＲＡＭは
１Ｔr 型ＤＲＡＭを指すものとする。
アクセス時間も小さく専有面積はＥ／Ｒ型のＳＲＡＭと
ほぼ同等である。しかしながら、ダイナミック型である
ためにリフレッシュ動作が必要となる。このため、シス
テム構成が複雑となり、Ｅ／Ｒ型ＳＲＡＭに比べて使い
難い。また、専有面積では、同様にリフレッシュ動作を
必要とする１Ｔr ＤＲＡＭに比べて大きくなり、高集積
化にとって不利となる。したがって、以下、ＤＲＡＭは
１Ｔr 型ＤＲＡＭを指すものとする。
【００１２】一方、ＳＲＡＭとＤＲＡＭのそれぞれのセ
ルを比較してみると、図１９に示すように、ＳＲＡＭ
は、アクセス時間がＤＲＡＭに比べて２〜３倍程度高速
となるが、専有面積はＤＲＡＭに比べて５〜１０倍程度
大きくなる。
ルを比較してみると、図１９に示すように、ＳＲＡＭ
は、アクセス時間がＤＲＡＭに比べて２〜３倍程度高速
となるが、専有面積はＤＲＡＭに比べて５〜１０倍程度
大きくなる。
【００１３】
【発明が解決しようとする課題】このように、キャシュ
メモリを内蔵したＭＰＵは、キャッシュメモリのセルが
前述したＳＲＡＭあるいはＤＲＡＭの一方でのみ構成さ
れていた。
メモリを内蔵したＭＰＵは、キャッシュメモリのセルが
前述したＳＲＡＭあるいはＤＲＡＭの一方でのみ構成さ
れていた。
【００１４】例えば、キャッシュメモリをＳＲＡＭでの
み構成した場合には、高速なアクセス時間によりデ―タ
処理を高速に行なうことが可能となる。その反面、同一
の専有面積ではＤＲＡＭに比べて容量が少なくなる。こ
れにより、キャッシュメモリのヒット率が低下して、主
記憶へのアクセス頻度が増加する。したがって、処理効
率を低下させるという問題が生じていた。
み構成した場合には、高速なアクセス時間によりデ―タ
処理を高速に行なうことが可能となる。その反面、同一
の専有面積ではＤＲＡＭに比べて容量が少なくなる。こ
れにより、キャッシュメモリのヒット率が低下して、主
記憶へのアクセス頻度が増加する。したがって、処理効
率を低下させるという問題が生じていた。
【００１５】一方、キャッシュメモリをＤＲＡＭでのみ
構成した場合には、大容量化が可能となり、ヒット率を
高めることができるようになる。その反面、アクセス時
間がＳＲＡＭに比べて長くなる。このため、キャッシュ
メモリに格納されている命令やオペランドデ―タの読出
しに時間がかかり、それぞれの命令の処理時間が長くな
るという問題があった。
構成した場合には、大容量化が可能となり、ヒット率を
高めることができるようになる。その反面、アクセス時
間がＳＲＡＭに比べて長くなる。このため、キャッシュ
メモリに格納されている命令やオペランドデ―タの読出
しに時間がかかり、それぞれの命令の処理時間が長くな
るという問題があった。
【００１６】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、ＳＲＡＭとＤ
ＲＡＭを混用して、構成の大型化を招くことなく、大容
量化ならびに高速化を達成し、プロセッサの大型化を招
くことなく、プロセッサの処理効率及び処理時間の向上
に寄与することができるキャッシュメモリシステムを提
供することにある。
たものであり、その目的とするところは、ＳＲＡＭとＤ
ＲＡＭを混用して、構成の大型化を招くことなく、大容
量化ならびに高速化を達成し、プロセッサの大型化を招
くことなく、プロセッサの処理効率及び処理時間の向上
に寄与することができるキャッシュメモリシステムを提
供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、命令を格納するＤＲＡＭ
（ダイナミック型のランダム・アクセス・メモリ）から
なる命令用キャッシュメモリと、命令の操作対象となる
オペランドデータを格納するＳＲＡＭ（スタティック型
のランダム・アクセス・メモリ）からなるデータ用キャ
ッシュメモリとから構成される。
に、請求項１記載の発明は、命令を格納するＤＲＡＭ
（ダイナミック型のランダム・アクセス・メモリ）から
なる命令用キャッシュメモリと、命令の操作対象となる
オペランドデータを格納するＳＲＡＭ（スタティック型
のランダム・アクセス・メモリ）からなるデータ用キャ
ッシュメモリとから構成される。
【００１８】請求項２記載の発明は、前記命令用キャッ
シュメモリは、スタティックカラムモード方式によりア
クセスされて構成される。
シュメモリは、スタティックカラムモード方式によりア
クセスされて構成される。
【００１９】請求項３記載の発明は、主記憶に格納され
ている情報の部分集合及びこれに対応するタグアドレス
を保持するＤＲＡＭ（ダイナミック型のランダム・アク
セス・メモリ）からなる第１のキャッシュメモリと、前
記第１のキャッシュメモリに保持される情報の部分集合
及びこれに対応するタグアドレスを保持するＳＲＡＭ
（スタティック型のランダム・アクセス・メモリ）から
なる第２のキャッシュメモリとから構成される。
ている情報の部分集合及びこれに対応するタグアドレス
を保持するＤＲＡＭ（ダイナミック型のランダム・アク
セス・メモリ）からなる第１のキャッシュメモリと、前
記第１のキャッシュメモリに保持される情報の部分集合
及びこれに対応するタグアドレスを保持するＳＲＡＭ
（スタティック型のランダム・アクセス・メモリ）から
なる第２のキャッシュメモリとから構成される。
【００２０】
【作用】上記構成において、請求項１記載の発明は、キ
ャッシュメモリにおける格納デ−タの種類によるセパレ
−ト化を図り、構成の大型化を招くことなく、命令用キ
ャッシュメモリの大容量化ならびにデ−タ用キャッシュ
メモリの高速化を達成するようにしている。
ャッシュメモリにおける格納デ−タの種類によるセパレ
−ト化を図り、構成の大型化を招くことなく、命令用キ
ャッシュメモリの大容量化ならびにデ−タ用キャッシュ
メモリの高速化を達成するようにしている。
【００２１】請求項３記載の発明は、キャッシュメモリ
システムにおける階層化を図り、構成の大型化を招くこ
となく、第１のキャッシュメモリの大容量化ならびに第
２のキャッシュメモリの高速化を達成するようにしてい
る。
システムにおける階層化を図り、構成の大型化を招くこ
となく、第１のキャッシュメモリの大容量化ならびに第
２のキャッシュメモリの高速化を達成するようにしてい
る。
【００２２】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００２３】まず、請求項１〜３記載の発明の実施例を
説明する前に、この発明に関連した参考例のキャッシュ
メモリシステムの構成を図１〜図３を用いて説明する。
説明する前に、この発明に関連した参考例のキャッシュ
メモリシステムの構成を図１〜図３を用いて説明する。
【００２４】この参考例に示すキャッシュメモリシステ
ム１１は、図２に示すように、ＭＰＵ（マイクロプロセ
ッサ）１３とともに１チップ化されたものである。
ム１１は、図２に示すように、ＭＰＵ（マイクロプロセ
ッサ）１３とともに１チップ化されたものである。
【００２５】この参考例を説明する前に、キャッシュメ
モリについて簡単に説明する。 キャッシュメモリは、
プロセッサと主記憶との間に置かれた高速なメモリであ
り、主記憶の情報の部分集合が格納されてアクセスされ
るものである。したがって、アクセス頻度の高い情報が
キャッシュメモリに格納されてヒット率が高くなると、
キャッシュメモリの効果が発揮される。
モリについて簡単に説明する。 キャッシュメモリは、
プロセッサと主記憶との間に置かれた高速なメモリであ
り、主記憶の情報の部分集合が格納されてアクセスされ
るものである。したがって、アクセス頻度の高い情報が
キャッシュメモリに格納されてヒット率が高くなると、
キャッシュメモリの効果が発揮される。
【００２６】このようなキャッシュメモリシステムは、
図１に示すように、主記憶（図示せず）に格納されてい
る情報の部分集合を格納保持するデ―タメモリ部１５
と、部分集合の各情報に対応したタグアドレスを格納保
持するタグメモリ部１７とのそれぞれ機能が異なる２つ
のモジュ―ルを備えている。
図１に示すように、主記憶（図示せず）に格納されてい
る情報の部分集合を格納保持するデ―タメモリ部１５
と、部分集合の各情報に対応したタグアドレスを格納保
持するタグメモリ部１７とのそれぞれ機能が異なる２つ
のモジュ―ルを備えている。
【００２７】この参考例のキャッシュメモリシステは、
タグメモリ部１７がＳＲＡＭで構成され、デ―タメモリ
部１５がＤＲＡＭで構成されている。これらのタグメモ
リ部１７及びデ―タメモリ部１５は、３２ビットのアド
レス空間（a0〜a31)に対応したものであり、１６バイト
のブロック長で２５６エントリ―のダイレクトマッピン
グ方式で構成されている。
タグメモリ部１７がＳＲＡＭで構成され、デ―タメモリ
部１５がＤＲＡＭで構成されている。これらのタグメモ
リ部１７及びデ―タメモリ部１５は、３２ビットのアド
レス空間（a0〜a31)に対応したものであり、１６バイト
のブロック長で２５６エントリ―のダイレクトマッピン
グ方式で構成されている。
【００２８】このようなキャッシュメモリシステムは、
タグメモリ部１７とデ―タメモリ部１５がキャッシュメ
モリシステムに与えられる３２ビットのアドレス（a0〜
a31)の内８ビットのアドレス（a20 〜a27)によりアクセ
スされる。このアドレスによりタグメモリ部１７から読
出された２０ビットのアドレスは、比較器１９により３
２ビットのアドレスの内２０ビットのアドレス（a0〜a1
9)と比較される。
タグメモリ部１７とデ―タメモリ部１５がキャッシュメ
モリシステムに与えられる３２ビットのアドレス（a0〜
a31)の内８ビットのアドレス（a20 〜a27)によりアクセ
スされる。このアドレスによりタグメモリ部１７から読
出された２０ビットのアドレスは、比較器１９により３
２ビットのアドレスの内２０ビットのアドレス（a0〜a1
9)と比較される。
【００２９】比較結果において、両アドレスが一致した
ならば、タグメモリ部１７から読出されたアドレス（図
１中に斜線で示す）に対応してデ―タメモリ部１５から
読出された１６バイトのデ―タ（図１中に斜線で示す）
が、所望のデ―タであることが確認されて、ヒット信号
が比較器１９から制御ロジック２１に与えられる。これ
により、ヒットしたことを示す状態信号が制御ロジック
２１からＭＰＵに与えられる。デ―タメモリ部１５から
読出された１６バイトのデ―タは、３２ビットのアドレ
スのうち４ビットのアドレス（a28 〜a31)にしたがって
セレクタ２３により１バイトのデ―タに選択されて、Ｍ
ＰＵに与えられる。このような、読出し動作のタイミン
グを図３に示す。
ならば、タグメモリ部１７から読出されたアドレス（図
１中に斜線で示す）に対応してデ―タメモリ部１５から
読出された１６バイトのデ―タ（図１中に斜線で示す）
が、所望のデ―タであることが確認されて、ヒット信号
が比較器１９から制御ロジック２１に与えられる。これ
により、ヒットしたことを示す状態信号が制御ロジック
２１からＭＰＵに与えられる。デ―タメモリ部１５から
読出された１６バイトのデ―タは、３２ビットのアドレ
スのうち４ビットのアドレス（a28 〜a31)にしたがって
セレクタ２３により１バイトのデ―タに選択されて、Ｍ
ＰＵに与えられる。このような、読出し動作のタイミン
グを図３に示す。
【００３０】一方、両アドレスが一致していない場合に
は、デ―タメモリ部１５から読出されたデ―タが所望の
デ―タでないことを示すミス信号が比較器１９から制御
ロジック２１に出力される。これにより、制御ロジック
２１は主記憶に対してデ―タメモリ部１５に格納されて
いない所望のデ―タをアクセスする。
は、デ―タメモリ部１５から読出されたデ―タが所望の
デ―タでないことを示すミス信号が比較器１９から制御
ロジック２１に出力される。これにより、制御ロジック
２１は主記憶に対してデ―タメモリ部１５に格納されて
いない所望のデ―タをアクセスする。
【００３１】このように、ヒット信号及びミス信号は、
読出そうとする所望のデ―タがデ―タメモリ部１５に格
納されているか否かを示す信号となる。ゆえに、ヒット
信号が出力されるか、あるいはミス信号が出力されるか
で、デ―タメモリ部１５からのデ―タの読出し動作以降
の動作が異なる。このため、ヒット信号及びミス信号
は、高速化が要求される。ヒット信号及びミス信号の出
力を高速にするためには、タグメモリ部１７のアドレス
出力を高速にする必要がある。したがって、タグメモリ
部１７の高速化が要求される。
読出そうとする所望のデ―タがデ―タメモリ部１５に格
納されているか否かを示す信号となる。ゆえに、ヒット
信号が出力されるか、あるいはミス信号が出力されるか
で、デ―タメモリ部１５からのデ―タの読出し動作以降
の動作が異なる。このため、ヒット信号及びミス信号
は、高速化が要求される。ヒット信号及びミス信号の出
力を高速にするためには、タグメモリ部１７のアドレス
出力を高速にする必要がある。したがって、タグメモリ
部１７の高速化が要求される。
【００３２】一方、デ―タメモリ部１５とタグメモリ部
１７の容量は以下に示すようになる。デ―タメモリ部
１２８ビット／エントリ ×２５６エントリ＝３２７８０ビット タグメモリ部 ２０ビット／エントリ ×２５６エントリ＝５１２０ビット このように、デ―タメモリ部１５はタグメモリ部１７の
６倍以上の容量が必要となる。しかしながら、デ―タメ
モリ部１５はタグメモリ部１７に比べて高速性は要求さ
れない。
１７の容量は以下に示すようになる。デ―タメモリ部
１２８ビット／エントリ ×２５６エントリ＝３２７８０ビット タグメモリ部 ２０ビット／エントリ ×２５６エントリ＝５１２０ビット このように、デ―タメモリ部１５はタグメモリ部１７の
６倍以上の容量が必要となる。しかしながら、デ―タメ
モリ部１５はタグメモリ部１７に比べて高速性は要求さ
れない。
【００３３】したがって、この参考例は、デ―タメモリ
部１５をＤＲＡＭで構成し、タグメモリ部１７をＳＲＡ
Ｍで構成しているので、専有面積の大型化を招くことな
く、上述したデ―タメモリ部１５の大容量化と、タグメ
モリ部１７の高速化を達成することが可能となる。この
結果、デ―タ処理を効率良くかつ高速に行なうことがで
きるようになる。
部１５をＤＲＡＭで構成し、タグメモリ部１７をＳＲＡ
Ｍで構成しているので、専有面積の大型化を招くことな
く、上述したデ―タメモリ部１５の大容量化と、タグメ
モリ部１７の高速化を達成することが可能となる。この
結果、デ―タ処理を効率良くかつ高速に行なうことがで
きるようになる。
【００３４】次に、請求項１又は２記載の発明の一実施
例を図４を参照して説明する。
例を図４を参照して説明する。
【００３５】この実施例は、セパレ―トキャッシュメモ
リシステムの最適化を図ったものである。セパレ―トキ
ャッシュメモリシステムは、キャッシュメモリを命令キ
ャッシュとデ―タキャッシュの２つの部分に分割して、
それぞれ命令用として機械語命令を保持し、デ―タ用と
してメモリオペランドを保持するようにした方式であ
る。
リシステムの最適化を図ったものである。セパレ―トキ
ャッシュメモリシステムは、キャッシュメモリを命令キ
ャッシュとデ―タキャッシュの２つの部分に分割して、
それぞれ命令用として機械語命令を保持し、デ―タ用と
してメモリオペランドを保持するようにした方式であ
る。
【００３６】このセパレ―トキャッシュメモリシステム
の利点は、ＭＰＵの命令フェッチとオペランドアクセス
が１つのデ―タバス上で競合することがないので、ＭＰ
Ｕを円滑に動作させることができることにある。さら
に、ＭＰＵの命令キャッシュメモリへのアクセスとデ―
タキャッシュメモリへのアクセスとの特徴の違いによ
り、それぞれの最適化が可能となる。
の利点は、ＭＰＵの命令フェッチとオペランドアクセス
が１つのデ―タバス上で競合することがないので、ＭＰ
Ｕを円滑に動作させることができることにある。さら
に、ＭＰＵの命令キャッシュメモリへのアクセスとデ―
タキャッシュメモリへのアクセスとの特徴の違いによ
り、それぞれの最適化が可能となる。
【００３７】ここで、ノイマン型のコンピュ―タにあっ
ては、命令を１ステップずつ処理してプログラムを実行
するようにしているので、命令は連続したアドレスで順
次フェッチされる頻度が高い。一方、メモリオペランド
は、予め決められた順序でアクセスされる頻度が低い。
このことに着目して、この実施例では、図４に示すよう
に、セパレ―ト化されたキャッシュメモリシステムにあ
って、その命令キャッシュメモリ３１をＤＲＡＭで構成
し、デ―タキャッシュメモリ３３をＳＲＡＭで構成し
て、ＭＰＵ３５とともに１チップ化するようにした。
ては、命令を１ステップずつ処理してプログラムを実行
するようにしているので、命令は連続したアドレスで順
次フェッチされる頻度が高い。一方、メモリオペランド
は、予め決められた順序でアクセスされる頻度が低い。
このことに着目して、この実施例では、図４に示すよう
に、セパレ―ト化されたキャッシュメモリシステムにあ
って、その命令キャッシュメモリ３１をＤＲＡＭで構成
し、デ―タキャッシュメモリ３３をＳＲＡＭで構成し
て、ＭＰＵ３５とともに１チップ化するようにした。
【００３８】命令キャッシュメモリ３１は、図５に示す
ように構成されている。図５において、タグメモリ部３
７から読出されるアドレスＡ，Ｂは、どちらか一方がセ
レクタ３９により選択されて、ＭＰＵから与えられるア
ドレスと比較器４１で比較され、比較結果に応じてヒッ
ト信号あるいはミス信号が出力される。
ように構成されている。図５において、タグメモリ部３
７から読出されるアドレスＡ，Ｂは、どちらか一方がセ
レクタ３９により選択されて、ＭＰＵから与えられるア
ドレスと比較器４１で比較され、比較結果に応じてヒッ
ト信号あるいはミス信号が出力される。
【００３９】一方、デ―タメモリ部４３は、連続したア
ドレスがシ―ケンシャルにアクセスされることが多いの
で、ブロックサイズを大きくして、格納された命令をス
タティックカラムモ―ドのアクセス方式により読出すよ
うにしている。
ドレスがシ―ケンシャルにアクセスされることが多いの
で、ブロックサイズを大きくして、格納された命令をス
タティックカラムモ―ドのアクセス方式により読出すよ
うにしている。
【００４０】このスタティックカラムモ―ドは、セルの
デ―タ線（ビット線）の電位を任意のクロック期間だけ
一定にする方式である。このモ―ドでは、はじめに読出
し動作が行なわれると、列（ロウ）アドレスをアクセス
している間は、読出し動作を行なうことなく行（カラ
ム）アドレスを変化させるだけで、デ―タが読出され
る。 デ―タメモリ部４３から読出された４組の命令a
0、a1，b0，b1は、その１つがセレクタ４５によって選
択されて、命令デコ―ダ４７に与えられデコ―ドされ
る。図６は、タグメモリ部３７とデ―タメモリ部４３の
読出しタイミングを示している。
デ―タ線（ビット線）の電位を任意のクロック期間だけ
一定にする方式である。このモ―ドでは、はじめに読出
し動作が行なわれると、列（ロウ）アドレスをアクセス
している間は、読出し動作を行なうことなく行（カラ
ム）アドレスを変化させるだけで、デ―タが読出され
る。 デ―タメモリ部４３から読出された４組の命令a
0、a1，b0，b1は、その１つがセレクタ４５によって選
択されて、命令デコ―ダ４７に与えられデコ―ドされ
る。図６は、タグメモリ部３７とデ―タメモリ部４３の
読出しタイミングを示している。
【００４１】このように、命令をデ―タメモリ部４３か
らスタティックカラムモ―ドによりアクセスすること
で、ＤＲＡＭでありながらアクセス時間を高速にするこ
とが可能となる。さらに、ＤＲＡＭで構成されているた
めに大容量化が可能となる。
らスタティックカラムモ―ドによりアクセスすること
で、ＤＲＡＭでありながらアクセス時間を高速にするこ
とが可能となる。さらに、ＤＲＡＭで構成されているた
めに大容量化が可能となる。
【００４２】一方、デ―タキャッシュメモリ３３は、図
７に示すように構成されている。図７において、デ―タ
メモリ部４９から読出されたオペランドデ―タは、デ―
タの右シフト等の位置調整や符号拡張がデ―タ位置調整
回路５１及び符号拡張回路５３によって行なわれて、演
算ユニット５５に与えられる。
７に示すように構成されている。図７において、デ―タ
メモリ部４９から読出されたオペランドデ―タは、デ―
タの右シフト等の位置調整や符号拡張がデ―タ位置調整
回路５１及び符号拡張回路５３によって行なわれて、演
算ユニット５５に与えられる。
【００４３】このような動作をパイプライン処理で行な
う場合には、パイプラインの段数を少なくするために、
デ―タの位置調整や符号拡張等の処理を含めて１サイク
ルで高速に実行しなければならない。また、オペランド
デ―タの読出し動作は、ＭＰＵのクロックサイクルに同
期させなければならないので、高速性が要求される。そ
こで、デ―タキャッシュメモリをＳＲＡＭで構成するこ
とにより、オペランドデ―タの高速アクセスが可能にな
る。このように、この実施例では、命令キャッシュメモ
リとデ―タキャッシュメモリの最適化を図っているの
で、専有面積の大型化を招くことなく、大容量化とデ―
タ処理の高速化が可能となる。
う場合には、パイプラインの段数を少なくするために、
デ―タの位置調整や符号拡張等の処理を含めて１サイク
ルで高速に実行しなければならない。また、オペランド
デ―タの読出し動作は、ＭＰＵのクロックサイクルに同
期させなければならないので、高速性が要求される。そ
こで、デ―タキャッシュメモリをＳＲＡＭで構成するこ
とにより、オペランドデ―タの高速アクセスが可能にな
る。このように、この実施例では、命令キャッシュメモ
リとデ―タキャッシュメモリの最適化を図っているの
で、専有面積の大型化を招くことなく、大容量化とデ―
タ処理の高速化が可能となる。
【００４４】次に、請求項３記載の発明の一実施例を図
８を参照して説明する。
８を参照して説明する。
【００４５】この実施例は、階層化されたキャッシュメ
モリシステムにおける構成を最適化したものである。
モリシステムにおける構成を最適化したものである。
【００４６】キャッシュメモリシステムにおいて、ＭＰ
Ｕと主記憶との間のアクセスギャップが大きい場合に
は、キャッシュメモリ自体を階層に分けることが考えら
れる。そこで、この実施例に示すキャッシュメモリシス
テムは、図８に示すように、第１キャッシュメモリ６１
と第２キャッシュメモリ６３とに分割して、１チップ化
したものである。
Ｕと主記憶との間のアクセスギャップが大きい場合に
は、キャッシュメモリ自体を階層に分けることが考えら
れる。そこで、この実施例に示すキャッシュメモリシス
テムは、図８に示すように、第１キャッシュメモリ６１
と第２キャッシュメモリ６３とに分割して、１チップ化
したものである。
【００４７】第２キャッシュメモリ６３は、ＭＰＵが直
接アクセスするキャッシュメモリであり、ＭＰＵのクロ
ックサイクルに同期してアクセスできるように、高速性
が要求される。このため、第２キャッシュメモリ６３
は、図９に示すように構成されており、タグメモリ部６
５とデ―タメモリ部６７とがＳＲＡＭで構成されてい
る。さらに、タグメモリ部６５とデ―タメモリ部６７を
メモリステ―ジとし、比較器６９と制御ロシック７１及
びセレクタ７３をロ―ドステ―ジとし、これらのステ―
ジ間に両ステ―ジ間を入出力する情報を一時的に保持す
るレジスタ７５，７７，７９を設けて、パイプライン構
造としている。なお、第２キャッシュメモリ６３は、３
２ビットのアドレス空間に対応したものであり、４バイ
トのブロックサイズで６４エントリ―のダイレクトマッ
ピング方式である。
接アクセスするキャッシュメモリであり、ＭＰＵのクロ
ックサイクルに同期してアクセスできるように、高速性
が要求される。このため、第２キャッシュメモリ６３
は、図９に示すように構成されており、タグメモリ部６
５とデ―タメモリ部６７とがＳＲＡＭで構成されてい
る。さらに、タグメモリ部６５とデ―タメモリ部６７を
メモリステ―ジとし、比較器６９と制御ロシック７１及
びセレクタ７３をロ―ドステ―ジとし、これらのステ―
ジ間に両ステ―ジ間を入出力する情報を一時的に保持す
るレジスタ７５，７７，７９を設けて、パイプライン構
造としている。なお、第２キャッシュメモリ６３は、３
２ビットのアドレス空間に対応したものであり、４バイ
トのブロックサイズで６４エントリ―のダイレクトマッ
ピング方式である。
【００４８】このような構造にあって、読出し動作は図
１０に示すようにパイプライン処理によって行なわれ
る。したがって、第２キャッシュメモリ６３は、そのタ
グメモリ部６５とデ―タメモリ部６７をＳＲＡＭで構成
して、パイプライン構造をとることによって、高速アク
セスが可能となる。
１０に示すようにパイプライン処理によって行なわれ
る。したがって、第２キャッシュメモリ６３は、そのタ
グメモリ部６５とデ―タメモリ部６７をＳＲＡＭで構成
して、パイプライン構造をとることによって、高速アク
セスが可能となる。
【００４９】一方、第１キャッシュメモリ６１は、第２
キャッシュメモリ６３のエントリ―に所望のデ―タが格
納されていない場合にアクセスされる。このアクセスに
おいても所望のデ―タが第１キャッシュメモリ６１に格
納されていない場合には、第１キャッシュメモリ６１は
主記憶に対してアクセスを行なう。このため、第１キャ
ッシュメモリ６１には、ヒット率を高めて、主記憶への
アクセス頻度を小さくすることが要求される。
キャッシュメモリ６３のエントリ―に所望のデ―タが格
納されていない場合にアクセスされる。このアクセスに
おいても所望のデ―タが第１キャッシュメモリ６１に格
納されていない場合には、第１キャッシュメモリ６１は
主記憶に対してアクセスを行なう。このため、第１キャ
ッシュメモリ６１には、ヒット率を高めて、主記憶への
アクセス頻度を小さくすることが要求される。
【００５０】そこで、この実施例は、３２ビットのアド
レス空間に対応して、６４バイトのブロックサイズで１
２８エントリ―のダイレクトマッピング方式で、第１１
図に示すように構成された第１キャッシュメモリにおい
て、タグメモリ部８１とデ―タメモリ部８３をＤＲＡＭ
で構成するようにしている。これにより、タグメモリ部
８１とデ―タメモリ部８３を大容量化して、ヒット率を
高めることが可能となる。
レス空間に対応して、６４バイトのブロックサイズで１
２８エントリ―のダイレクトマッピング方式で、第１１
図に示すように構成された第１キャッシュメモリにおい
て、タグメモリ部８１とデ―タメモリ部８３をＤＲＡＭ
で構成するようにしている。これにより、タグメモリ部
８１とデ―タメモリ部８３を大容量化して、ヒット率を
高めることが可能となる。
【００５１】さらに、第１キャッシュメモリ６１は、パ
イプライン構造をとらず、主記憶の比較的低速なメモリ
サイクルと同期して、図１２に示すようなタイミングで
エントリ―の更新を行なうようにしている。これによ
り、構成を簡単にすることができる。
イプライン構造をとらず、主記憶の比較的低速なメモリ
サイクルと同期して、図１２に示すようなタイミングで
エントリ―の更新を行なうようにしている。これによ
り、構成を簡単にすることができる。
【００５２】また、第１キャッシュメモリ６１から第２
キャッシュメモリ６３へのデ―タの転送は、前述したス
タティックカラムモ―ド等のＤＲＡＭの高速アクセスモ
―ドを用いることにより、高速に転送を行なうことが可
能となる。
キャッシュメモリ６３へのデ―タの転送は、前述したス
タティックカラムモ―ド等のＤＲＡＭの高速アクセスモ
―ドを用いることにより、高速に転送を行なうことが可
能となる。
【００５３】したがって、第１キャッシュメモリ６１を
ＤＲＡＭで構成し、第２キャッシュメモリ６３をＳＲＡ
Ｍで構成することによって、高速にデ―タ処理が可能な
階層化されたキャッシュメモリシステムを実現すること
ができる。
ＤＲＡＭで構成し、第２キャッシュメモリ６３をＳＲＡ
Ｍで構成することによって、高速にデ―タ処理が可能な
階層化されたキャッシュメモリシステムを実現すること
ができる。
【００５４】なお、このような階層化されたキャッシュ
メモリシステムは、図１３に示すようにＭＰＵ８５と一
体化して１チップ化するようにしてもよい。
メモリシステムは、図１３に示すようにＭＰＵ８５と一
体化して１チップ化するようにしてもよい。
【００５５】
【発明の効果】以上説明したように、この発明によれ
ば、ＳＲＡＭをアクセス速度の高速化が要求されるメモ
リ領域に使用し、ＤＲＡＭを容量の大型化が要求される
メモリ領域に使用して、キャッシュメモリシステムを構
築するようにしたので、専有面積の大型化を招くことな
く、アクセス速度を高速化することが可能となる。これ
により、プロセッサにおける処理効率及び処理速度の向
上に寄与するキャッシュメモリシステムを提供すること
ができる。
ば、ＳＲＡＭをアクセス速度の高速化が要求されるメモ
リ領域に使用し、ＤＲＡＭを容量の大型化が要求される
メモリ領域に使用して、キャッシュメモリシステムを構
築するようにしたので、専有面積の大型化を招くことな
く、アクセス速度を高速化することが可能となる。これ
により、プロセッサにおける処理効率及び処理速度の向
上に寄与するキャッシュメモリシステムを提供すること
ができる。
【図１】請求項１〜３記載の発明に関連した参考例に係
るキャッシュメモリシステムの構成を示す図である。
るキャッシュメモリシステムの構成を示す図である。
【図２】請求項１〜３記載の発明に関連した参考例に係
るキャッシュメモリシステムの構成を示す図である。
るキャッシュメモリシステムの構成を示す図である。
【図３】図１に示すシステムの動作タイミングを示す図
である。
である。
【図４】請求項１又は２記載の発明の一実施例に係るキ
ャッシュメモリシステムの構成を示す図である。
ャッシュメモリシステムの構成を示す図である。
【図５】請求項１又は２記載の発明の一実施例に係るキ
ャッシュメモリシステムの構成を示す図である。
ャッシュメモリシステムの構成を示す図である。
【図６】図４に示すシステムの動作例を示す図である。
【図７】請求項１又は２記載の発明の一実施例に係るキ
ャッシュメモリシステムの構成を示す図である。
ャッシュメモリシステムの構成を示す図である。
【図８】請求項３記載の発明の一実施例に係るキャッシ
ュメモリシステムの構成を示す図である。
ュメモリシステムの構成を示す図である。
【図９】請求項３記載の発明の一実施例に係るキャッシ
ュメモリシステムの構成を示す図である。
ュメモリシステムの構成を示す図である。
【図１０】図９に示すシステムのパイプライン動作のタ
イミングを示す図である。
イミングを示す図である。
【図１１】請求項３記載の発明の一実施例に係るキャッ
シュメモリシステムの構成を示す図である。
シュメモリシステムの構成を示す図である。
【図１２】図１１に示すシステムの更新のタイミングを
示す図である。
示す図である。
【図１３】図８に示すシステムの１チップ化を示す図で
ある。
ある。
【図１４】従来のメモリセルの構成を示す図である。
【図１５】従来のメモリセルの構成を示す図である。
【図１６】従来のメモリセルの構成を示す図である。
【図１７】従来のメモリセルの構成を示す図である。
【図１８】図１４〜図１７に示すメモリセルの特性比較
を示す図である。
を示す図である。
【図１９】図１４〜図１７に示すメモリセルの特性比較
を示す図である。
を示す図である。
【符号の説明】 １１ キャッシュメモリシステム １３ ＭＰＵ（マイクロプロセッサ） １５ デ―タメモリ部 １７ タグメモリ部 ３１ 命令キャッシュメモリ ３３ デ―タキャッシュメモリ ６１ 第１キャッシュメモリ ６３ 第２キャッシュメモリ
Claims (3)
- 【請求項１】 命令を格納するＤＲＡＭ（ダイナミック
型のランダム・アクセス・メモリ）からなる命令用キャ
ッシュメモリと、 前記命令の操作対象となるオペランドデータを格納する
ＳＲＡＭ（スタティック型のランダム・アクセス・メモ
リ）からなるデータ用キャッシュメモリとを有すること
を特徴とするキャッシュメモリシステム。 - 【請求項２】 前記命令用キャッシュメモリは、スタテ
ィックカラムモード方式によりアクセスされてなること
を特徴とする請求項１記載のキャッシュメモリシステ
ム。 - 【請求項３】 主記憶に格納されている情報の部分集合
及びこれに対応するタグアドレスを保持するＤＲＡＭ
（ダイナミック型のランダム・アクセス・メモリ）から
なる第１のキャッシュメモリと、 前記第１のキャッシュメモリに保持される情報の部分集
合及びこれに対応するタグアドレスを保持するＳＲＡＭ
（スタティック型のランダム・アクセス・メモリ）から
なる第２のキャッシュメモリとを有することを特徴とす
るキャッシュメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5051757A JPH07117915B2 (ja) | 1993-03-12 | 1993-03-12 | キャッシュメモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5051757A JPH07117915B2 (ja) | 1993-03-12 | 1993-03-12 | キャッシュメモリシステム |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156796A Division JPH027141A (ja) | 1988-06-27 | 1988-06-27 | キャッシュメモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0675856A true JPH0675856A (ja) | 1994-03-18 |
| JPH07117915B2 JPH07117915B2 (ja) | 1995-12-18 |
Family
ID=12895821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5051757A Expired - Fee Related JPH07117915B2 (ja) | 1993-03-12 | 1993-03-12 | キャッシュメモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07117915B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323578B1 (ko) * | 1998-12-07 | 2002-02-19 | 가네꼬 히사시 | Ｍｐｕ 및 2차 캐시메모리로서의 ｄｒａｍ이 동일칩에탑재되어 칩사이즈의 제한하에서 고속사이클시간을용이하게 실현하는 반도체장치 |
| US7170815B2 (en) | 2003-12-22 | 2007-01-30 | Hynix Semiconductor Inc. | Memory apparatus having multi-port architecture for supporting multi processor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60225262A (ja) * | 1984-03-30 | 1985-11-09 | フオーフエイス・システムズ・インコーポレーテツド | ２重キヤツシユメモリを有するパイプラインプロセツサ |
| JPS6284350A (ja) * | 1985-06-27 | 1987-04-17 | エンコア−・コンピユ−タ・コ−ポレ−シヨン | 階層キヤツシユメモリ装置および方法 |
| JPS6398749A (ja) * | 1986-10-16 | 1988-04-30 | Mitsubishi Electric Corp | デ−タ処理装置 |
-
1993
- 1993-03-12 JP JP5051757A patent/JPH07117915B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60225262A (ja) * | 1984-03-30 | 1985-11-09 | フオーフエイス・システムズ・インコーポレーテツド | ２重キヤツシユメモリを有するパイプラインプロセツサ |
| JPS6284350A (ja) * | 1985-06-27 | 1987-04-17 | エンコア−・コンピユ−タ・コ−ポレ−シヨン | 階層キヤツシユメモリ装置および方法 |
| JPS6398749A (ja) * | 1986-10-16 | 1988-04-30 | Mitsubishi Electric Corp | デ−タ処理装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323578B1 (ko) * | 1998-12-07 | 2002-02-19 | 가네꼬 히사시 | Ｍｐｕ 및 2차 캐시메모리로서의 ｄｒａｍ이 동일칩에탑재되어 칩사이즈의 제한하에서 고속사이클시간을용이하게 실현하는 반도체장치 |
| US7170815B2 (en) | 2003-12-22 | 2007-01-30 | Hynix Semiconductor Inc. | Memory apparatus having multi-port architecture for supporting multi processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07117915B2 (ja) | 1995-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |