JPH0969063A - 低電力メモリシステム - Google Patents
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- JPH0969063A JPH0969063A JP8142554A JP14255496A JPH0969063A JP H0969063 A JPH0969063 A JP H0969063A JP 8142554 A JP8142554 A JP 8142554A JP 14255496 A JP14255496 A JP 14255496A JP H0969063 A JPH0969063 A JP H0969063A
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- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
(57)【要約】
【課題】高スレショールド高電源電圧メモリセルととも
に低スレショールド電圧低電源電圧メモリセルを実現す
る低電力メモリアーキテクチャを提供する。 【解決手段】低電圧源により駆動される低スレショール
ド電圧トランジスタを有するメモリユニットで構成され
た第１メモリ領域ＭＥＭ−Ａと、高電圧源により駆動さ
れる高スレショールド電圧セルを有するメモリユニット
で構成された第２メモリ領域ＭＥＭ−Ｂを備える。ＭＥ
Ｍ−Ａは高頻度アクセス変数を記憶し、ＭＥＭ−Ｂは低
頻度アクセス変数を記憶する。ＭＥＭ−Ａに記憶された
最も高い頻度でアクセスされる変数はその低電源電圧お
よび低スレショールド電圧設計に起因してアクセス当た
りの電力消費が低レベルで高速なアクセスを可能とす
る。逆に、ＭＥＭ−Ｂに記憶される低頻度アクセス変数
については、アクセス当たり高電力を必要とするが、静
的安定状態という条件下では漏れ電流が無視できるほど
小さい。
に低スレショールド電圧低電源電圧メモリセルを実現す
る低電力メモリアーキテクチャを提供する。 【解決手段】低電圧源により駆動される低スレショール
ド電圧トランジスタを有するメモリユニットで構成され
た第１メモリ領域ＭＥＭ−Ａと、高電圧源により駆動さ
れる高スレショールド電圧セルを有するメモリユニット
で構成された第２メモリ領域ＭＥＭ−Ｂを備える。ＭＥ
Ｍ−Ａは高頻度アクセス変数を記憶し、ＭＥＭ−Ｂは低
頻度アクセス変数を記憶する。ＭＥＭ−Ａに記憶された
最も高い頻度でアクセスされる変数はその低電源電圧お
よび低スレショールド電圧設計に起因してアクセス当た
りの電力消費が低レベルで高速なアクセスを可能とす
る。逆に、ＭＥＭ−Ｂに記憶される低頻度アクセス変数
については、アクセス当たり高電力を必要とするが、静
的安定状態という条件下では漏れ電流が無視できるほど
小さい。
Description
【０００１】
【発明の属する技術分野】本発明は、概して、メモリデ
バイスに関し、特に、頻繁にアクセスされる変数に対す
る速度性能を維持しながら静的漏れ電流を低減するよう
最適化された低電力メモリシステムに関する。
バイスに関し、特に、頻繁にアクセスされる変数に対す
る速度性能を維持しながら静的漏れ電流を低減するよう
最適化された低電力メモリシステムに関する。
【０００２】
【従来の技術】本発明は、低電力メモリシステムを実現
するために、低スレショールド電圧・低電源電圧メモリ
セルと、高スレショールド電圧・高電源電圧メモリセル
とを組み合わせることにより、改良したメモリシステム
を提供するものである。
するために、低スレショールド電圧・低電源電圧メモリ
セルと、高スレショールド電圧・高電源電圧メモリセル
とを組み合わせることにより、改良したメモリシステム
を提供するものである。
【０００３】メモリシステムの性能は、速度、コスト、
電力消費、全体サイズ（面積）、およびその他の種々の
性能パラメータの観点から評価することができる。競争
の激化の一途を辿っている信号プロセッサの業界では、
設計者は、パッケージサイズを最小にするために、この
ようなプロセッサとともに用いられるメモリシステムの
電力消費性能を向上させるよう努力してきた。しかし、
設計者は、同時に、競争力のある速度性能を提供しつづ
ける必要があった。したがって、メモリシステムの設計
者は、速度との兼ね合いをとりながらメモリシステムの
電力消費の向上を図る様々な方法を採用してきた。従来
技術におけるこのような試みは、二つの領域、すなわち
セルレベルでの改良と、システムレベルでの改良とに分
類することができる。
電力消費、全体サイズ（面積）、およびその他の種々の
性能パラメータの観点から評価することができる。競争
の激化の一途を辿っている信号プロセッサの業界では、
設計者は、パッケージサイズを最小にするために、この
ようなプロセッサとともに用いられるメモリシステムの
電力消費性能を向上させるよう努力してきた。しかし、
設計者は、同時に、競争力のある速度性能を提供しつづ
ける必要があった。したがって、メモリシステムの設計
者は、速度との兼ね合いをとりながらメモリシステムの
電力消費の向上を図る様々な方法を採用してきた。従来
技術におけるこのような試みは、二つの領域、すなわち
セルレベルでの改良と、システムレベルでの改良とに分
類することができる。
【０００４】
【発明が解決しようとする課題】メモリセルの設計者
は、セル設計の発達の観点から種々の考慮事項のバラン
スをとる。典型的には、設計者は、電力消費や速度に関
する多くの事項についてセルを最適化しようとする。速
度についてデバイスを最適化するためには、設計者は通
常、低スレショールド電圧トランジスタを用いて設計を
行う。メモリセル内の個々のトランジスタのスレショー
ルド電圧を下げることにより、速度性能が向上する。し
かし、スレショールド電圧を下げることにより、それに
伴ってトランジスタの漏れ電流が増加し、その結果、メ
モリセルの電力消費に影響が出る。
は、セル設計の発達の観点から種々の考慮事項のバラン
スをとる。典型的には、設計者は、電力消費や速度に関
する多くの事項についてセルを最適化しようとする。速
度についてデバイスを最適化するためには、設計者は通
常、低スレショールド電圧トランジスタを用いて設計を
行う。メモリセル内の個々のトランジスタのスレショー
ルド電圧を下げることにより、速度性能が向上する。し
かし、スレショールド電圧を下げることにより、それに
伴ってトランジスタの漏れ電流が増加し、その結果、メ
モリセルの電力消費に影響が出る。
【０００５】その代わりに、設計者は、消費電力の低減
のためにセルの設計を最適化しようとするかもしれな
い。ある与えられたセルの全体の電力消費を改善するた
めに設計者が行うことは、そのセルが動的状態（すなわ
ちセルアクセス時）にあるとき、あるいは静的状態（す
なわち非アクセス時またはスタンバイ状態）にあると
き、セルの性能を向上させようとすることであろう。従
来、設計者は、これらの２つの状態のいずれか一方のみ
（動的または静的）に対して最適化されたメモリシステ
ムを実現してきた。一般的には、設計者は、高速性能を
維持するために、高電圧電源により駆動される高スレシ
ョールド電圧トランジスタからなるメモリセルの方を選
択してきた。しかし、高電源電圧を用いることにより、
メモリセルトランジスタの１回のアクセス当たりの消費
電力は、その増加した電圧レベルに比例して増加する。
これとは別に、設計者は、低電源電圧により駆動される
低スレショールド電圧トランジスタを用いたメモリシス
テムを実現してきた。このような低電源電圧により動的
状態（セルのアクセス時）における電力消費性能を向上
させる一方で、これに伴い、低スレショールドデバイス
の使用により定常状態における漏れ電流の増加が発生す
るということが、当業者には理解されよう。これらの個
々の構成によって、メモリセルに使用されるトランジス
タのある与えられた状態について電力消費を低減するこ
とができるが、いずれも、速度性能を維持しながら静的
かつ動的の両状態における最適化を実現するものではな
い。
のためにセルの設計を最適化しようとするかもしれな
い。ある与えられたセルの全体の電力消費を改善するた
めに設計者が行うことは、そのセルが動的状態（すなわ
ちセルアクセス時）にあるとき、あるいは静的状態（す
なわち非アクセス時またはスタンバイ状態）にあると
き、セルの性能を向上させようとすることであろう。従
来、設計者は、これらの２つの状態のいずれか一方のみ
（動的または静的）に対して最適化されたメモリシステ
ムを実現してきた。一般的には、設計者は、高速性能を
維持するために、高電圧電源により駆動される高スレシ
ョールド電圧トランジスタからなるメモリセルの方を選
択してきた。しかし、高電源電圧を用いることにより、
メモリセルトランジスタの１回のアクセス当たりの消費
電力は、その増加した電圧レベルに比例して増加する。
これとは別に、設計者は、低電源電圧により駆動される
低スレショールド電圧トランジスタを用いたメモリシス
テムを実現してきた。このような低電源電圧により動的
状態（セルのアクセス時）における電力消費性能を向上
させる一方で、これに伴い、低スレショールドデバイス
の使用により定常状態における漏れ電流の増加が発生す
るということが、当業者には理解されよう。これらの個
々の構成によって、メモリセルに使用されるトランジス
タのある与えられた状態について電力消費を低減するこ
とができるが、いずれも、速度性能を維持しながら静的
かつ動的の両状態における最適化を実現するものではな
い。
【０００６】例えば、殆どのデジタル信号プロセッサお
よびマイクロプロセッサは、スタティックＲＡＭを用い
ている。マイクロプロセッサあるいはデジタル信号プロ
セッサデバイスにより消費されるスタンバイ電力の大部
分は、このスタティックＲＡＭに付随する漏れ電流に起
因する。通常、スタティックＲＡＭは、低電源電圧構造
（０．５μｍ以下の微細なＣＭＯＳプロセスデバイス）
により駆動される低スレショールド電圧トランジスタで
構成された場合、大きな漏れ電流を示す。代わりに、高
スレショールド電圧トランジスタで構成した場合、その
デバイスの漏れ電流は最小化されるが、低電源電圧に付
随した速度性能が劣化する。結局、高スレショールド電
圧トランジスタを高電源電圧構造で実現した場合には、
その速度性能は向上するが、必然的にアクセスの度に電
力消費が増大する。したがって、設計者は、典型的なス
タティックＲＡＭを設計する際に、電力消費と速度のい
ずれかの選択を強いられる。
よびマイクロプロセッサは、スタティックＲＡＭを用い
ている。マイクロプロセッサあるいはデジタル信号プロ
セッサデバイスにより消費されるスタンバイ電力の大部
分は、このスタティックＲＡＭに付随する漏れ電流に起
因する。通常、スタティックＲＡＭは、低電源電圧構造
（０．５μｍ以下の微細なＣＭＯＳプロセスデバイス）
により駆動される低スレショールド電圧トランジスタで
構成された場合、大きな漏れ電流を示す。代わりに、高
スレショールド電圧トランジスタで構成した場合、その
デバイスの漏れ電流は最小化されるが、低電源電圧に付
随した速度性能が劣化する。結局、高スレショールド電
圧トランジスタを高電源電圧構造で実現した場合には、
その速度性能は向上するが、必然的にアクセスの度に電
力消費が増大する。したがって、設計者は、典型的なス
タティックＲＡＭを設計する際に、電力消費と速度のい
ずれかの選択を強いられる。
【０００７】システムレベルでは、このような電力消費
・速度問題に直面した設計者は、速度性能を向上させ電
力消費を最小化するため、種々のアーキテクチャを実現
してきた。その一例は、キャッシュメモリの使用であ
る。キャッシュメモリの基本概念は、キャッシュメモリ
を採用することにより、最も頻繁にアクセスされるメモ
リ変数(memory variables)を局在化することである。し
たがって、キャッシュメモリアーキテクチャは、メイン
メモリへのアクセス回数を劇的に最小化するよう設計さ
れ、それによって、メモリシステム全体の速度性能およ
び電力消費を向上させた。しかし、従来の典型的なキャ
ッシュメモリアーキテクチャでは、キャッシュメモリへ
のアクセス速度を高く維持するため、メインメモリおよ
びキャッシュメモリの電源電圧は同じになっている。し
たがって、キャッシュメモリおよびメインメモリの両メ
モリの電力消費を、前述したような定常状態および動的
動作の両方について最適化することはできない。
・速度問題に直面した設計者は、速度性能を向上させ電
力消費を最小化するため、種々のアーキテクチャを実現
してきた。その一例は、キャッシュメモリの使用であ
る。キャッシュメモリの基本概念は、キャッシュメモリ
を採用することにより、最も頻繁にアクセスされるメモ
リ変数(memory variables)を局在化することである。し
たがって、キャッシュメモリアーキテクチャは、メイン
メモリへのアクセス回数を劇的に最小化するよう設計さ
れ、それによって、メモリシステム全体の速度性能およ
び電力消費を向上させた。しかし、従来の典型的なキャ
ッシュメモリアーキテクチャでは、キャッシュメモリへ
のアクセス速度を高く維持するため、メインメモリおよ
びキャッシュメモリの電源電圧は同じになっている。し
たがって、キャッシュメモリおよびメインメモリの両メ
モリの電力消費を、前述したような定常状態および動的
動作の両方について最適化することはできない。
【０００８】同様に、ページメモリ(paged memory)シス
テムを含む速度指向の他の設計案も実現されてきた。ペ
ージメモリシステムでは、メモリデバイスの個々のペー
ジに対する多数回のアクセスが同一クロックサイクル中
で実現され、これによりメモリシステムの速度性能が向
上する。しかし、ページレベルでの１アクセス当たりの
電力消費、あるいは、スタンバイモードでの電力消費
は、ページアーキテクチャにおける任意の個々のメモリ
セルに対して同じである。設計者の直面している問題
は、如何に、速度低下を招くことなく静的モードおよび
動的モードの両方においてメモリシステムの電力消費を
低減するかにある。
テムを含む速度指向の他の設計案も実現されてきた。ペ
ージメモリシステムでは、メモリデバイスの個々のペー
ジに対する多数回のアクセスが同一クロックサイクル中
で実現され、これによりメモリシステムの速度性能が向
上する。しかし、ページレベルでの１アクセス当たりの
電力消費、あるいは、スタンバイモードでの電力消費
は、ページアーキテクチャにおける任意の個々のメモリ
セルに対して同じである。設計者の直面している問題
は、如何に、速度低下を招くことなく静的モードおよび
動的モードの両方においてメモリシステムの電力消費を
低減するかにある。
【０００９】本発明の目的は、全体の電力消費を最小化
しながら、速度性能を最適化した低電力メモリアーキテ
クチャを提供することにある。
しながら、速度性能を最適化した低電力メモリアーキテ
クチャを提供することにある。
【００１０】本発明の他の目的は、メモリシステムの電
力消費を最小化するために、単一または複数チップ環境
で、高スレショールド高電源電圧メモリセルとともに低
スレショールド電圧低電源電圧メモリセルを実現する低
電力メモリアーキテクチャを提供することにある。
力消費を最小化するために、単一または複数チップ環境
で、高スレショールド高電源電圧メモリセルとともに低
スレショールド電圧低電源電圧メモリセルを実現する低
電力メモリアーキテクチャを提供することにある。
【００１１】本発明の他の目的は、頻繁にアクセスされ
るメモリセルのアクセス当たりに消費される電力を最小
化するとともに、スタンバイモードでのアクセス頻度の
低いメモリセルの電力消費をも最小化する低電力メモリ
システムを設計する方法を提供することにある。
るメモリセルのアクセス当たりに消費される電力を最小
化するとともに、スタンバイモードでのアクセス頻度の
低いメモリセルの電力消費をも最小化する低電力メモリ
システムを設計する方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の装置は、低電圧
源により駆動される低スレショールド電圧トランジスタ
を含むメモリセルを用いて構成された第１のメモリ領域
（ＭＥＭ−Ａ）と、高電圧源により駆動される高スレシ
ョールド電圧セルを含むメモリセルを用いて構成された
第２のメモリ領域（ＭＥＭ−Ｂ）とを有するメモリシス
テムからなる。第１のメモリ領域ＭＥＭ−Ａは、頻繁に
アクセスされる変数を格納し、第２のメモリ領域ＭＥＭ
−Ｂはそれよりアクセス頻度の低い変数を格納するよう
に設計される。ＭＥＭ−Ａに格納された最も頻繁にアク
セスされる変数は、低電源電圧および低スレショールド
電圧設計に起因してアクセス当たりの消費電力が低く、
高速のアクセスを提供するものである。一方、ＭＥＭ−
Ｂに格納されたアクセス頻度の低い変数はアクセス当た
り高電力を必要とするが、静的状態の条件下ではその漏
れ電流は無視できる。
源により駆動される低スレショールド電圧トランジスタ
を含むメモリセルを用いて構成された第１のメモリ領域
（ＭＥＭ−Ａ）と、高電圧源により駆動される高スレシ
ョールド電圧セルを含むメモリセルを用いて構成された
第２のメモリ領域（ＭＥＭ−Ｂ）とを有するメモリシス
テムからなる。第１のメモリ領域ＭＥＭ−Ａは、頻繁に
アクセスされる変数を格納し、第２のメモリ領域ＭＥＭ
−Ｂはそれよりアクセス頻度の低い変数を格納するよう
に設計される。ＭＥＭ−Ａに格納された最も頻繁にアク
セスされる変数は、低電源電圧および低スレショールド
電圧設計に起因してアクセス当たりの消費電力が低く、
高速のアクセスを提供するものである。一方、ＭＥＭ−
Ｂに格納されたアクセス頻度の低い変数はアクセス当た
り高電力を必要とするが、静的状態の条件下ではその漏
れ電流は無視できる。
【００１３】本発明の他の目的および特徴は、図面を参
照して、請求の範囲および後述の詳細な説明から容易に
明らかとなろう。
照して、請求の範囲および後述の詳細な説明から容易に
明らかとなろう。
【００１４】
【発明の実施の形態】図１に、本発明の好適な実施例に
よるメモリシステム１００を示す。処理要素１０２は、
共通アドレス・データバス１０４を介して、ローカルメ
モリデバイス１０６と、ノーマルメモリデバイス１０８
に接続される。処理要素１０２は、また、ローカルＸア
ドレス・Ｘデータバス１１０と、ローカルＹアドレス・
Ｙデータバス１１２にも接続される。ローカルメモリ１
０６は、ページ構造メモリユニットに相当する複数の個
々のページ１０６−１，１０６−２，１０６−３および
１０６−４を有する。各ページ１０６−１〜１０６−４
は、それぞれ両ＸおよびＹデータ・アドレスバス１１
０，１１２に接続される。この好適な実施例では、ペー
ジ構造ローカルメモリユニットは、個々のローカルアド
レス・データバスＸおよびＹ１１０，１１２に関連し
て、同一のクロックサイクル中に２回までのローカルメ
モリアクセスが行えるように、構成されている。ローカ
ルメモリ１０６は、低電圧源により駆動される低スレシ
ョールド電圧トランジスタで構成される複数のメモリユ
ニットから成る。この好適な実施例では、電源電圧（Ｖ
DD）は１．５ボルトであり、低スレショールド電圧（Ｖ
th）は、約０．２ボルトである。ノーマルメモリ１０８
は、約０．５ボルトのスレショールドＶthをもつ高スレ
ショールド電圧トランジスタを採用した複数のメモリユ
ニットを有し、各トランジスタは約３ボルトの高電源電
圧により駆動される。
よるメモリシステム１００を示す。処理要素１０２は、
共通アドレス・データバス１０４を介して、ローカルメ
モリデバイス１０６と、ノーマルメモリデバイス１０８
に接続される。処理要素１０２は、また、ローカルＸア
ドレス・Ｘデータバス１１０と、ローカルＹアドレス・
Ｙデータバス１１２にも接続される。ローカルメモリ１
０６は、ページ構造メモリユニットに相当する複数の個
々のページ１０６−１，１０６−２，１０６−３および
１０６−４を有する。各ページ１０６−１〜１０６−４
は、それぞれ両ＸおよびＹデータ・アドレスバス１１
０，１１２に接続される。この好適な実施例では、ペー
ジ構造ローカルメモリユニットは、個々のローカルアド
レス・データバスＸおよびＹ１１０，１１２に関連し
て、同一のクロックサイクル中に２回までのローカルメ
モリアクセスが行えるように、構成されている。ローカ
ルメモリ１０６は、低電圧源により駆動される低スレシ
ョールド電圧トランジスタで構成される複数のメモリユ
ニットから成る。この好適な実施例では、電源電圧（Ｖ
DD）は１．５ボルトであり、低スレショールド電圧（Ｖ
th）は、約０．２ボルトである。ノーマルメモリ１０８
は、約０．５ボルトのスレショールドＶthをもつ高スレ
ショールド電圧トランジスタを採用した複数のメモリユ
ニットを有し、各トランジスタは約３ボルトの高電源電
圧により駆動される。
【００１５】この組合せメモリアーキテクチャによる電
力消費節減は、直ちには明らかではないかもしれない。
しかし、「キャッシュ」型のアーキテクチャとともに使
用される場合には、顕著な電力消費節減が実現される。
力消費節減は、直ちには明らかではないかもしれない。
しかし、「キャッシュ」型のアーキテクチャとともに使
用される場合には、顕著な電力消費節減が実現される。
【００１６】メモリシステム１００に提供される特有の
アーキテクチャにより、プログラマは、種々のプログラ
ムデータあるいは変数をどのメモリ位置に格納するかを
選択することができる。従って、プログラマは、アクセ
ス頻度の高いデータ／変数の格納をローカルメモリ位置
１０６へ行うとともに、比較的アクセス頻度の低いデー
タの格納をノーマルメモリ位置１０８へ行うことができ
る。
アーキテクチャにより、プログラマは、種々のプログラ
ムデータあるいは変数をどのメモリ位置に格納するかを
選択することができる。従って、プログラマは、アクセ
ス頻度の高いデータ／変数の格納をローカルメモリ位置
１０６へ行うとともに、比較的アクセス頻度の低いデー
タの格納をノーマルメモリ位置１０８へ行うことができ
る。
【００１７】前述したように、メモリ要素の電力消費
は、メモリ要素がアクセスされていないスタンバイモー
ド時に消費される電力の量と、通常のアクセス処理中に
消費される電力の量とにより決まる。よって、頻繁にア
クセスされるメモリ位置に帰する電力消費を決定するた
めには、アクセス時のそのメモリユニット性能を分析す
る必要がある。逆に、アクセス頻度の低いメモリ位置に
ついては、通常、その電力消費に寄与するのは、スタン
バイすなわち待機モードにおいて消費される電力の量で
ある。
は、メモリ要素がアクセスされていないスタンバイモー
ド時に消費される電力の量と、通常のアクセス処理中に
消費される電力の量とにより決まる。よって、頻繁にア
クセスされるメモリ位置に帰する電力消費を決定するた
めには、アクセス時のそのメモリユニット性能を分析す
る必要がある。逆に、アクセス頻度の低いメモリ位置に
ついては、通常、その電力消費に寄与するのは、スタン
バイすなわち待機モードにおいて消費される電力の量で
ある。
【００１８】したがって、本発明のこの好適な実施例に
よるメモリ構造を実現する場合、メモリシステム１００
の電力消費は、与えられたプログラムの最も頻繁にアク
セスされるデータ／変数を保持するに足るサイズの低電
力の第１のメモリバンク（ローカルメモリ１０６）と、
これに接続され、すべての低アクセス頻度の変数／デー
タを格納する第２のメモリバンクを用意することによ
り、最適化される。第１のメモリ領域（ローカルメモリ
１０６）は、低電圧源により駆動される低スレショール
ド電圧トランジスタの選択によりアクセス当たりの電力
消費が低減されたものとして特徴づけられる。第２のメ
モリ領域は、高電圧源により駆動される高スレショール
ド電圧に起因する、スタンバイモードでの低電力消費に
よって特徴づけられる。したがって、ある与えられたプ
ログラムに対して、メモリシステムの電力消費は、相対
的なアクセスの要請に応じてメモリシステムへのプログ
ラムデータの効果的なローディング（格納）により最適
化することができる。
よるメモリ構造を実現する場合、メモリシステム１００
の電力消費は、与えられたプログラムの最も頻繁にアク
セスされるデータ／変数を保持するに足るサイズの低電
力の第１のメモリバンク（ローカルメモリ１０６）と、
これに接続され、すべての低アクセス頻度の変数／デー
タを格納する第２のメモリバンクを用意することによ
り、最適化される。第１のメモリ領域（ローカルメモリ
１０６）は、低電圧源により駆動される低スレショール
ド電圧トランジスタの選択によりアクセス当たりの電力
消費が低減されたものとして特徴づけられる。第２のメ
モリ領域は、高電圧源により駆動される高スレショール
ド電圧に起因する、スタンバイモードでの低電力消費に
よって特徴づけられる。したがって、ある与えられたプ
ログラムに対して、メモリシステムの電力消費は、相対
的なアクセスの要請に応じてメモリシステムへのプログ
ラムデータの効果的なローディング（格納）により最適
化することができる。
【００１９】本好適な実施例では、ローカルメモリ１０
６は、ページ構造メモリデバイスを具現するものとして
分割されている。当業者には、本発明の範囲を逸脱する
ことなく分割されないローカルメモリも実現できること
が理解されよう。ローカルメモリの分割は、同一メモリ
要素への多数回同時アクセスに関連して行える設計上の
選択であり、制限的に解釈すべきものではない。
６は、ページ構造メモリデバイスを具現するものとして
分割されている。当業者には、本発明の範囲を逸脱する
ことなく分割されないローカルメモリも実現できること
が理解されよう。ローカルメモリの分割は、同一メモリ
要素への多数回同時アクセスに関連して行える設計上の
選択であり、制限的に解釈すべきものではない。
【００２０】図２に、本発明による好適な実施例に関す
るメモリマップを示す。このメモリマップは、相対アド
レス０ｘ００００で始まる第１のノーマルメモリ領域２
０２と、アドレス０ｘ１０００で始まる第１のページと
アドレス０ｘ１０４０で始まる第２のメモリページと相
対アドレス０ｘ１０８０で始まる第３のメモリページ
と、相対アドレス０ｘ１０ｃ０で始まる第４のメモリペ
ージとからなるページ構造の低電力メモリ領域２０４と
を有する。最後に、このメモリマップは相対アドレス位
置０ｘ１１００で始まるノーマルメモリ領域２０６を有
する。さらに、メモリマップは、外部メモリに関連した
アドレスとして確保された外部メモリ領域２０８を有す
る。この実施例では、メモリの小部分（２５６ワード）
がローカルメモリ（低電力メモリ領域２０４）として構
成される。このローカルメモリは、メモリユニットアク
セス時の電力消費を最小化するために、低スレショール
ド電圧トランジスタおよび低電源電圧デバイスで具現さ
れる。メモリの残りの部分、すなわち本メモリ構造の残
りの１５．７５ｋの部分は、高スレショールド電圧トラ
ンジスタおよび高電源電圧デバイスにより具現される。
したがって、このタイプのメモリアーキテクチャは、本
メモリアーキテクチャ内に格納される最もアクセス頻度
の高いデータのアクセス当たりの低電力消費を可能とす
るとともに、アクセス頻度の低いデータに対するスタン
バイすなわち非動作モード時の最低電力消費を可能とし
たものである。このようにして、本メモリシステムの全
体の電力消費は、メモリデバイス全体の速度に悪影響を
与えることなく、最適化される。
るメモリマップを示す。このメモリマップは、相対アド
レス０ｘ００００で始まる第１のノーマルメモリ領域２
０２と、アドレス０ｘ１０００で始まる第１のページと
アドレス０ｘ１０４０で始まる第２のメモリページと相
対アドレス０ｘ１０８０で始まる第３のメモリページ
と、相対アドレス０ｘ１０ｃ０で始まる第４のメモリペ
ージとからなるページ構造の低電力メモリ領域２０４と
を有する。最後に、このメモリマップは相対アドレス位
置０ｘ１１００で始まるノーマルメモリ領域２０６を有
する。さらに、メモリマップは、外部メモリに関連した
アドレスとして確保された外部メモリ領域２０８を有す
る。この実施例では、メモリの小部分（２５６ワード）
がローカルメモリ（低電力メモリ領域２０４）として構
成される。このローカルメモリは、メモリユニットアク
セス時の電力消費を最小化するために、低スレショール
ド電圧トランジスタおよび低電源電圧デバイスで具現さ
れる。メモリの残りの部分、すなわち本メモリ構造の残
りの１５．７５ｋの部分は、高スレショールド電圧トラ
ンジスタおよび高電源電圧デバイスにより具現される。
したがって、このタイプのメモリアーキテクチャは、本
メモリアーキテクチャ内に格納される最もアクセス頻度
の高いデータのアクセス当たりの低電力消費を可能とす
るとともに、アクセス頻度の低いデータに対するスタン
バイすなわち非動作モード時の最低電力消費を可能とし
たものである。このようにして、本メモリシステムの全
体の電力消費は、メモリデバイス全体の速度に悪影響を
与えることなく、最適化される。
【００２１】図３に、本発明のメモリアーキテクチャを
採用したデジタル信号プロセッサ（ＤＳＰ）３００を示
す。このデジタル信号プロセッサ３００は、処理ユニッ
ト３０２、プログラムカウンタ３０４、命令デコーダ３
０６、ローカルメモリ３０８、ノーマルメモリ３１０、
および外部メモリ３１２を有する。ＤＳＰ３００は、さ
らに、共通アドレスバス３１４、共通データバス３１
６、Ｘ・Ｙローカルアドレスバス３２０，３２２、Ｘ・
Ｙローカルアドレスバス３２０，３２２、およびＸ・Ｙ
ローカルデータバス３２４，３２６を有する。ローカル
メモリ３０８の種々のページをアクセスするために、Ｘ
ローカルアドレスバスにはアドレス演算器３３０が接続
される。同じメモリサイクル中、ローカルメモリの最大
２つの異なるページをアクセスするために、Ｙアドレス
バス３２２に第２のアドレス演算器３３２が接続され
る。
採用したデジタル信号プロセッサ（ＤＳＰ）３００を示
す。このデジタル信号プロセッサ３００は、処理ユニッ
ト３０２、プログラムカウンタ３０４、命令デコーダ３
０６、ローカルメモリ３０８、ノーマルメモリ３１０、
および外部メモリ３１２を有する。ＤＳＰ３００は、さ
らに、共通アドレスバス３１４、共通データバス３１
６、Ｘ・Ｙローカルアドレスバス３２０，３２２、Ｘ・
Ｙローカルアドレスバス３２０，３２２、およびＸ・Ｙ
ローカルデータバス３２４，３２６を有する。ローカル
メモリ３０８の種々のページをアクセスするために、Ｘ
ローカルアドレスバスにはアドレス演算器３３０が接続
される。同じメモリサイクル中、ローカルメモリの最大
２つの異なるページをアクセスするために、Ｙアドレス
バス３２２に第２のアドレス演算器３３２が接続され
る。
【００２２】アドレス演算器３３０，３３２は、現在ア
ドレス、増分変位量、あるいは他のアドレスポインタ
等、種々のアドレス値を保持するアドレスレジスタを有
する。
ドレス、増分変位量、あるいは他のアドレスポインタ
等、種々のアドレス値を保持するアドレスレジスタを有
する。
【００２３】この好適な実施例では、ローカルメモリ３
０８は、典型的には０．２ボルトオーダー（Ｖth＝０．
２ボルト）の低電圧スレショールドトランジスタにより
構成される。加うるに、メモリページ０〜３、すなわち
それぞれ３０８−０、３０８−１，３０８−２，３０８
−３からなるマルチページローカルメモリが用いられ
る。このマルチページメモリアーキテクチャは、ローカ
ルアドレス・データバス上の容量を最小化することによ
り電力消費を低減するように具現される。この好適な実
施例では、ローカルアドレス・データバスは、バスに接
続されたモジュール数が共通バスに比べて少ないので、
より小さい負荷容量を有し、その結果、共通バス構造よ
り短い物理配線長となる。このようにして、容量に起因
する電力消費の低下が実現される。前述したように、ア
ドレス演算器を二重化したことによって、独立したロー
カルアドレスバス３２０，３２２により、同一クロック
サイクル内に、ページ構造ローカルメモリ３０８の最大
２ページまでのアクセスが可能となる。
０８は、典型的には０．２ボルトオーダー（Ｖth＝０．
２ボルト）の低電圧スレショールドトランジスタにより
構成される。加うるに、メモリページ０〜３、すなわち
それぞれ３０８−０、３０８−１，３０８−２，３０８
−３からなるマルチページローカルメモリが用いられ
る。このマルチページメモリアーキテクチャは、ローカ
ルアドレス・データバス上の容量を最小化することによ
り電力消費を低減するように具現される。この好適な実
施例では、ローカルアドレス・データバスは、バスに接
続されたモジュール数が共通バスに比べて少ないので、
より小さい負荷容量を有し、その結果、共通バス構造よ
り短い物理配線長となる。このようにして、容量に起因
する電力消費の低下が実現される。前述したように、ア
ドレス演算器を二重化したことによって、独立したロー
カルアドレスバス３２０，３２２により、同一クロック
サイクル内に、ページ構造ローカルメモリ３０８の最大
２ページまでのアクセスが可能となる。
【００２４】図４に、本発明の好適な実施例のメモリア
ーキテクチャを具現したメモリシステムと処理要素との
間のデータ転送動作の例を示す。この例では、本発明の
好適な実施例のメモリアーキテクチャの利点を強調する
ために、７タップフィルタプログラムの実行例を示す。
ーキテクチャを具現したメモリシステムと処理要素との
間のデータ転送動作の例を示す。この例では、本発明の
好適な実施例のメモリアーキテクチャの利点を強調する
ために、７タップフィルタプログラムの実行例を示す。
【００２５】メモリマップ４００には、７タップフィル
タプログラムがロードされている。この例の説明のた
め、メモリ位置０ｘ８０００から０ｘ８００６が、入力
データの循環バッファ（４０２）として割り当てられて
いる。メモリアドレス位置０ｘ８２００から０ｘ８２０
６は、７タップフィルタプログラムに関連したフィルタ
係数（４０４）の格納用に割り当てられている。アドレ
ス位置０ｘ９０００から０９０ｆｆには２５６個の入力
データ列（４０６）が格納されている。最後に、このフ
ィルタの計算から得られる出力データ列（４０８）がメ
モリのアドレス０ｘ９２００から０ｘ９２ｆｆまでに格
納されるよう指定されている。
タプログラムがロードされている。この例の説明のた
め、メモリ位置０ｘ８０００から０ｘ８００６が、入力
データの循環バッファ（４０２）として割り当てられて
いる。メモリアドレス位置０ｘ８２００から０ｘ８２０
６は、７タップフィルタプログラムに関連したフィルタ
係数（４０４）の格納用に割り当てられている。アドレ
ス位置０ｘ９０００から０９０ｆｆには２５６個の入力
データ列（４０６）が格納されている。最後に、このフ
ィルタの計算から得られる出力データ列（４０８）がメ
モリのアドレス０ｘ９２００から０ｘ９２ｆｆまでに格
納されるよう指定されている。
【００２６】この動作において、処理要素４１０は、メ
モリ位置０ｘ８２００から０ｘ８２０６に格納された７
個の係数と、位置０ｘ８０００から０ｘ８００６までの
循環バッファ内に格納された入力データ列とを用いて、
ｎ番目の出力ｙ（ｎ）を計算する。この例では、循環バ
ッファは一時メモリであり、デジタル信号処理に共用さ
れる。フィルタプログラムの実行時、本メモリシステム
は、スクラッチパッド（メモリ位置４０２）、入力デー
タ源（メモリ位置４０６）、変数データ源（メモリ位置
４０４）、および、フィルタプログラムの一部として計
算された出力データ列を格納する格納デバイス（メモリ
位置４０８）として利用される。具体的には、処理要素
４１０は、入力としてメモリデバイスからフィルタ係数
と入力データ列とを受け取り、フィルタ処理の一部とし
て出力データ列を出力する。この特定の例においては、
７タップフィルタプログラムの実行時、アドレス位置０
ｘ８０００から０ｘ８００６までのメモリ領域は、フィ
ルタプログラムを実行するために総計２０４８回アクセ
スされる。同様にアドレス位置０ｘ８２００から０ｘ８
２０６は、この実行処理中に１７９２回アクセスされ
る。これらの高頻度アクセスメモリ領域に対して、メモ
リ位置０ｘ９０００から０９０ｆｆと、０ｘ９２００か
ら０ｘ９２ｆｆとは、実行処理中に５１２回しかアクセ
スされない。
モリ位置０ｘ８２００から０ｘ８２０６に格納された７
個の係数と、位置０ｘ８０００から０ｘ８００６までの
循環バッファ内に格納された入力データ列とを用いて、
ｎ番目の出力ｙ（ｎ）を計算する。この例では、循環バ
ッファは一時メモリであり、デジタル信号処理に共用さ
れる。フィルタプログラムの実行時、本メモリシステム
は、スクラッチパッド（メモリ位置４０２）、入力デー
タ源（メモリ位置４０６）、変数データ源（メモリ位置
４０４）、および、フィルタプログラムの一部として計
算された出力データ列を格納する格納デバイス（メモリ
位置４０８）として利用される。具体的には、処理要素
４１０は、入力としてメモリデバイスからフィルタ係数
と入力データ列とを受け取り、フィルタ処理の一部とし
て出力データ列を出力する。この特定の例においては、
７タップフィルタプログラムの実行時、アドレス位置０
ｘ８０００から０ｘ８００６までのメモリ領域は、フィ
ルタプログラムを実行するために総計２０４８回アクセ
スされる。同様にアドレス位置０ｘ８２００から０ｘ８
２０６は、この実行処理中に１７９２回アクセスされ
る。これらの高頻度アクセスメモリ領域に対して、メモ
リ位置０ｘ９０００から０９０ｆｆと、０ｘ９２００か
ら０ｘ９２ｆｆとは、実行処理中に５１２回しかアクセ
スされない。
【００２７】本発明の好適な実施例に記載したようなメ
モリシステムの具現を効果的に利用して、高頻度に使用
されるメモリ領域（この例ではアドレス位置０ｘ８００
０から０ｘ８００６および０ｘ８２００から０ｘ８２０
６）に関連する電力消費を最小限にすることができる、
ということが当業者には理解されよう。これは、高頻度
アクセスメモリ位置のアクセス当たりの電力消費を最小
化するために低スレショールド・低電源電圧型のトラン
ジスタで第１のメモリ位置を具現することにより達成さ
れる。同様に、高電源電圧・高スレショールド電圧トラ
ンジスタで第２のメモリ領域を具現することにより、す
べての低頻度アクセスメモリ位置（この例では、メモリ
位置０ｘ９０００から０ｘ９０ｆｆおよび０ｘ９２００
から０ｘ９２ｆｆ）について定常状態動作に対して電力
消費を最小化することができる。
モリシステムの具現を効果的に利用して、高頻度に使用
されるメモリ領域（この例ではアドレス位置０ｘ８００
０から０ｘ８００６および０ｘ８２００から０ｘ８２０
６）に関連する電力消費を最小限にすることができる、
ということが当業者には理解されよう。これは、高頻度
アクセスメモリ位置のアクセス当たりの電力消費を最小
化するために低スレショールド・低電源電圧型のトラン
ジスタで第１のメモリ位置を具現することにより達成さ
れる。同様に、高電源電圧・高スレショールド電圧トラ
ンジスタで第２のメモリ領域を具現することにより、す
べての低頻度アクセスメモリ位置（この例では、メモリ
位置０ｘ９０００から０ｘ９０ｆｆおよび０ｘ９２００
から０ｘ９２ｆｆ）について定常状態動作に対して電力
消費を最小化することができる。
【００２８】本発明の好適な実施例のメモリアーキテク
チャを利用した一例として図４に示したフィルタの動作
を考慮すると、これは０．４マイクロジュールのエネル
ギーしか消費しない。すなわち、２５ナノ秒のデューテ
ィーサイクルを想定すれば、これは６０ミリワットの電
力消費に相当する。これに対し、ノーマルメモリ（高電
源電圧・高スレショールド電圧）のみの従来のメモリシ
ステムを用いたとすれば、その消費エネルギーは１．３
マイクロジュールとなり、これは２５ナノ秒デューティ
ーサイクル周期で２００ミリワットの電力消費に相当す
る。現在のところ、本発明の好適なメモリシステムを実
現することにより、メモリ電力消費は３．５分の１（約
３０％）にまで低減されたことになる。
チャを利用した一例として図４に示したフィルタの動作
を考慮すると、これは０．４マイクロジュールのエネル
ギーしか消費しない。すなわち、２５ナノ秒のデューテ
ィーサイクルを想定すれば、これは６０ミリワットの電
力消費に相当する。これに対し、ノーマルメモリ（高電
源電圧・高スレショールド電圧）のみの従来のメモリシ
ステムを用いたとすれば、その消費エネルギーは１．３
マイクロジュールとなり、これは２５ナノ秒デューティ
ーサイクル周期で２００ミリワットの電力消費に相当す
る。現在のところ、本発明の好適なメモリシステムを実
現することにより、メモリ電力消費は３．５分の１（約
３０％）にまで低減されたことになる。
【００２９】さらに興味深いのは、メモリユニットを低
電力動作用に構成した場合である。もし、すべてのメモ
リユニットを従来のように、低電圧源で駆動される低ス
レショールド電圧トランジスタで特徴づけられる低電力
メモリで構成したとすれば、動的アクセス時には、エネ
ルギー量は４０ミリワットにすぎないであろう。しか
し、静的スタンバイモード時には、低電力動作用に構成
されたメモリシステムは、低スレショールドデバイスに
付随する漏れ電流に起因して付加的に７５０ミリワット
の電力を消費する。したがって、本発明の好適な実施例
によりメモリシステムを具現することにより、低電力メ
モリで具現する場合に比べて消費電力を１３分の１に低
減することができる。
電力動作用に構成した場合である。もし、すべてのメモ
リユニットを従来のように、低電圧源で駆動される低ス
レショールド電圧トランジスタで特徴づけられる低電力
メモリで構成したとすれば、動的アクセス時には、エネ
ルギー量は４０ミリワットにすぎないであろう。しか
し、静的スタンバイモード時には、低電力動作用に構成
されたメモリシステムは、低スレショールドデバイスに
付随する漏れ電流に起因して付加的に７５０ミリワット
の電力を消費する。したがって、本発明の好適な実施例
によりメモリシステムを具現することにより、低電力メ
モリで具現する場合に比べて消費電力を１３分の１に低
減することができる。
【００３０】他の実施例 本発明の好適な実施例のメモリシステムを具現するＤＰ
Ｓ３００は、ＤＳＰのスリープまたはスタンバイモード
時のリーク電圧を最小化するよう、さらに改良すること
ができる。ＤＳＰ３００で生じる漏れ電流はメモリシス
テムを低電力メモリで構成した場合よりは十分小さい
が、ローカルメモリに利用した少数の低電力・低スレシ
ョールドメモリユニットに関連して本発明の好適な実施
例において小漏れ電流が発生する。この小漏れ電流は、
ＤＳＰの用途に対してなお問題を招来する可能性があ
る。したがって、この漏れ電流は、他のメモリアーキテ
クチャを具現することにより、さらに最小化することが
できる。このメモリアーキテクチャは、スリープまたは
スタンバイモードの前にローカルメモリからノーマルメ
モリへ変数を移動させるものである。このデータの移動
により、ローカルメモリ電力は完全に停止され、ローカ
ルメモリによるスタンバイ電流の流れはすべて遮断され
る。
Ｓ３００は、ＤＳＰのスリープまたはスタンバイモード
時のリーク電圧を最小化するよう、さらに改良すること
ができる。ＤＳＰ３００で生じる漏れ電流はメモリシス
テムを低電力メモリで構成した場合よりは十分小さい
が、ローカルメモリに利用した少数の低電力・低スレシ
ョールドメモリユニットに関連して本発明の好適な実施
例において小漏れ電流が発生する。この小漏れ電流は、
ＤＳＰの用途に対してなお問題を招来する可能性があ
る。したがって、この漏れ電流は、他のメモリアーキテ
クチャを具現することにより、さらに最小化することが
できる。このメモリアーキテクチャは、スリープまたは
スタンバイモードの前にローカルメモリからノーマルメ
モリへ変数を移動させるものである。このデータの移動
により、ローカルメモリ電力は完全に停止され、ローカ
ルメモリによるスタンバイ電流の流れはすべて遮断され
る。
【００３１】次に図５（ａ）に、本発明の他の実施例に
関するメモリマップ５００を示す。このメモリマップ５
００は、ＤＳＰがスリープモードに入る前のメモリシス
テムの状態を反映している。ローカルメモリ格納領域５
０２は、最もアクセス頻度の高いメモリ位置に関連する
データバイト５０３を格納する低電力メモリ領域として
構成されている。ノーマルメモリ格納領域５０４は、残
りの低アクセスプログラムデータバイト５０５を格納す
るための高電力メモリ領域として構成されている。図５
（ｂ）に、ホストＤＳＰがスリープモードに入った後の
当該他のメモリアーキテクチャのメモリマップを示す。
この実施例では、ＤＳＰは、ＤＳＰがスリープまたはス
タンバイモードに入る直前に、ローカル低電力・低スレ
ショールド電圧トランジスタメモリ（ローカルメモリ５
０２）に格納されている変数情報（データバイト５０
３）をノーマルメモリ（５０４）へ転送する。その後、
ローカルメモリへの電力は遮断され、本メモリシステム
の漏れ電流は実質上なくなる。これは、勿論、静的・非
アクセス状態で漏れ電流がゼロとなるノーマルメモリに
利用されている高スレショールド・高電源電圧トランジ
スタに起因する。ＤＳＰがスリープまたはスタンバイモ
ードから通常の動作に戻ったとき、すべての必要なデー
タ（データバイト５０３）はローカルメモリ５０２へ戻
すことができ、ローカルメモリを復旧させることができ
る。これはＤＳＰアーキテクチャ内の処理により制御さ
れるオーバーヘッド機能であることが当業者には理解さ
れよう。このようなアーキテクチャを実現することによ
り、ＤＳＰの静的またはスリープスタンバイモード時の
漏れ電流がゼロとなる。
関するメモリマップ５００を示す。このメモリマップ５
００は、ＤＳＰがスリープモードに入る前のメモリシス
テムの状態を反映している。ローカルメモリ格納領域５
０２は、最もアクセス頻度の高いメモリ位置に関連する
データバイト５０３を格納する低電力メモリ領域として
構成されている。ノーマルメモリ格納領域５０４は、残
りの低アクセスプログラムデータバイト５０５を格納す
るための高電力メモリ領域として構成されている。図５
（ｂ）に、ホストＤＳＰがスリープモードに入った後の
当該他のメモリアーキテクチャのメモリマップを示す。
この実施例では、ＤＳＰは、ＤＳＰがスリープまたはス
タンバイモードに入る直前に、ローカル低電力・低スレ
ショールド電圧トランジスタメモリ（ローカルメモリ５
０２）に格納されている変数情報（データバイト５０
３）をノーマルメモリ（５０４）へ転送する。その後、
ローカルメモリへの電力は遮断され、本メモリシステム
の漏れ電流は実質上なくなる。これは、勿論、静的・非
アクセス状態で漏れ電流がゼロとなるノーマルメモリに
利用されている高スレショールド・高電源電圧トランジ
スタに起因する。ＤＳＰがスリープまたはスタンバイモ
ードから通常の動作に戻ったとき、すべての必要なデー
タ（データバイト５０３）はローカルメモリ５０２へ戻
すことができ、ローカルメモリを復旧させることができ
る。これはＤＳＰアーキテクチャ内の処理により制御さ
れるオーバーヘッド機能であることが当業者には理解さ
れよう。このようなアーキテクチャを実現することによ
り、ＤＳＰの静的またはスリープスタンバイモード時の
漏れ電流がゼロとなる。
【００３２】更に別の実施例において、本発明の好適な
実施例の低電力メモリシステムはキャッシュメモリ構成
において利用しうる。通常、キャッシュメモリ構成は、
前述したように速度と電力の問題を最適化するために、
大容量メモリ格納デバイス（メインメモリ）とともに小
容量メモリ要素（キャッシュ）とを用いる。キャッシュ
アーキテクチャにおいて、キャッシュは、「好都合」に
アクセスできる位置に最頻アクセスデータ（および関連
するアドレス）を格納するために用いられる。
実施例の低電力メモリシステムはキャッシュメモリ構成
において利用しうる。通常、キャッシュメモリ構成は、
前述したように速度と電力の問題を最適化するために、
大容量メモリ格納デバイス（メインメモリ）とともに小
容量メモリ要素（キャッシュ）とを用いる。キャッシュ
アーキテクチャにおいて、キャッシュは、「好都合」に
アクセスできる位置に最頻アクセスデータ（および関連
するアドレス）を格納するために用いられる。
【００３３】キャッシュにおいて「ヒット」（メモリ位
置のメモリリクエストがキャッシュ内に格納されてい
る）が発生したとき、最適化が生じ、その結果、より短
いバス長に起因して、プロセッサリクエストに対するメ
モリ応答が高速となるとともに、電力消費性能が改善さ
れる。
置のメモリリクエストがキャッシュ内に格納されてい
る）が発生したとき、最適化が生じ、その結果、より短
いバス長に起因して、プロセッサリクエストに対するメ
モリ応答が高速となるとともに、電力消費性能が改善さ
れる。
【００３４】次に図６に、本発明の教示内容を具現する
キャッシュメモリアーキテクチャを示す。中央処理回路
６００は、中央処理ユニット（ＣＰＵ）６０２、制御バ
ス６０４、データバス６０６、アドレスバス６０８、お
よび第１のキャッシュメモリ６１０を有する。第１のキ
ャッシュメモリ６１０には、制御線６２２、アドレス線
６２４およびデータ線６２６を介して、外部メモリ要素
６２０が接続される。キャッシュメモリ６１０は、低電
圧源により駆動される低スレショールド電圧トランジス
タ（Ｖth＝０．５Ｖ，ＶDD＝３．０Ｖ）で構成される。
キャッシュメモリアーキテクチャを示す。中央処理回路
６００は、中央処理ユニット（ＣＰＵ）６０２、制御バ
ス６０４、データバス６０６、アドレスバス６０８、お
よび第１のキャッシュメモリ６１０を有する。第１のキ
ャッシュメモリ６１０には、制御線６２２、アドレス線
６２４およびデータ線６２６を介して、外部メモリ要素
６２０が接続される。キャッシュメモリ６１０は、低電
圧源により駆動される低スレショールド電圧トランジス
タ（Ｖth＝０．５Ｖ，ＶDD＝３．０Ｖ）で構成される。
【００３５】典型的なリード（読み出し）動作では、中
央処理（プロセッサ）ユニット６０２は、読み出される
べきアドレスバス６０８上の関連アドレスを指定するリ
ードリクエストを制御バス６０４上に出力する。キャッ
シュメモリ６１０は、このリードリクエストを受ける
と、このリクエストに応答しようとし、その要求された
データがキャッシュのアドレスの１つに格納されている
か否かを判定する。キャッシュメモリには、実アドレス
をキャッシュの内部アドレスに対応づけるために、ダイ
レクトマッピング、アソシアティブマッピング、あるい
は他のマッピング方式を採用することができる。第１の
キャッシュメモリ６１０内に要求されたデータのブロッ
クが見つかった場合、そのデータがデータバス６０６上
に出力され、要求元のプロセッサへ返送される。逆に、
そのデータブロックが見つからなかった場合、そのデー
タブロックをメインメモリから取り出すため、リードリ
クエスト信号とアドレスが、制御線６２２およびアドレ
スバス６２４を介してメインメモリへ渡される。メイン
メモリは、第１のキャッシュからそのリクエストを受け
ると、データ線６２６を介して当該データを第１のキャ
ッシュ６１０に書き込む。これによって、キャッシュ内
の現在のデータエントリが「上書き(victimize)」され
（必要ならば、メインメモリへの書き戻しが行われ
る）、プロセッサに対してデータバス６０６上に当該デ
ータが出力される。
央処理（プロセッサ）ユニット６０２は、読み出される
べきアドレスバス６０８上の関連アドレスを指定するリ
ードリクエストを制御バス６０４上に出力する。キャッ
シュメモリ６１０は、このリードリクエストを受ける
と、このリクエストに応答しようとし、その要求された
データがキャッシュのアドレスの１つに格納されている
か否かを判定する。キャッシュメモリには、実アドレス
をキャッシュの内部アドレスに対応づけるために、ダイ
レクトマッピング、アソシアティブマッピング、あるい
は他のマッピング方式を採用することができる。第１の
キャッシュメモリ６１０内に要求されたデータのブロッ
クが見つかった場合、そのデータがデータバス６０６上
に出力され、要求元のプロセッサへ返送される。逆に、
そのデータブロックが見つからなかった場合、そのデー
タブロックをメインメモリから取り出すため、リードリ
クエスト信号とアドレスが、制御線６２２およびアドレ
スバス６２４を介してメインメモリへ渡される。メイン
メモリは、第１のキャッシュからそのリクエストを受け
ると、データ線６２６を介して当該データを第１のキャ
ッシュ６１０に書き込む。これによって、キャッシュ内
の現在のデータエントリが「上書き(victimize)」され
（必要ならば、メインメモリへの書き戻しが行われ
る）、プロセッサに対してデータバス６０６上に当該デ
ータが出力される。
【００３６】キャッシュメモリの維持、アドレス操作、
検索ルーチン、および上書きルーチンは、従来知られて
いる方法により行える。低電力メモリユニットおよび高
電力メモリユニットを本発明で開示したように組み合わ
せることにより、動的および静的性能について任意の単
レベルまたは多レベルキャッシュ方式を最適化すること
ができることが、当業者に理解されよう。本実施例で
は、低電力メモリ（低電源電圧・低スレショールド電圧
トランジスタ）によりキャッシュメモリを構成するとと
もに、ノーマルメモリユニット（高スレショールド電圧
・高電源電圧トランジスタ）によりメインメモリを構成
した。低電力メモリと高電力メモリとを組み合わせるこ
とにより、メモリシステムの全電力消費を最適化するこ
とができる。したがって、低電力メモリで構成された低
スレショールドトランジスタに起因して、キャッシュメ
モリデバイスに関連する頻繁なアクセス時のキャッシュ
メモリの動的電力消費は小さい。メインメモリは静的な
電力を消費しないので、最近アクセスされていないメモ
リ部分に関する電力消費が最小化される。要するに、ア
クセス頻度の高いメモリ位置と、アクセス頻度の低いメ
モリ位置の両方が、それらの動作のノーマルモードにお
ける電力消費を最小化するよう最適化されるので、全体
の電力消費を低減することができる。
検索ルーチン、および上書きルーチンは、従来知られて
いる方法により行える。低電力メモリユニットおよび高
電力メモリユニットを本発明で開示したように組み合わ
せることにより、動的および静的性能について任意の単
レベルまたは多レベルキャッシュ方式を最適化すること
ができることが、当業者に理解されよう。本実施例で
は、低電力メモリ（低電源電圧・低スレショールド電圧
トランジスタ）によりキャッシュメモリを構成するとと
もに、ノーマルメモリユニット（高スレショールド電圧
・高電源電圧トランジスタ）によりメインメモリを構成
した。低電力メモリと高電力メモリとを組み合わせるこ
とにより、メモリシステムの全電力消費を最適化するこ
とができる。したがって、低電力メモリで構成された低
スレショールドトランジスタに起因して、キャッシュメ
モリデバイスに関連する頻繁なアクセス時のキャッシュ
メモリの動的電力消費は小さい。メインメモリは静的な
電力を消費しないので、最近アクセスされていないメモ
リ部分に関する電力消費が最小化される。要するに、ア
クセス頻度の高いメモリ位置と、アクセス頻度の低いメ
モリ位置の両方が、それらの動作のノーマルモードにお
ける電力消費を最小化するよう最適化されるので、全体
の電力消費を低減することができる。
【００３７】本発明の好適な実施例としてスタティック
ＲＡＭの実施例を説明したが、本発明の発明概念がＤＲ
ＡＭ、フラッシュメモリ、マスクＲＯＭ、およびＥＰＲ
ＯＭメモリを含む他の型のメモリにも適用できること
は、当業者に理解されよう。さらに、本発明のメモリシ
ステムを具現する際に、オンチップメモリおよびマルチ
チップメモリモジュール、またはオフチップメモリアー
キテクチャが利用できる。
ＲＡＭの実施例を説明したが、本発明の発明概念がＤＲ
ＡＭ、フラッシュメモリ、マスクＲＯＭ、およびＥＰＲ
ＯＭメモリを含む他の型のメモリにも適用できること
は、当業者に理解されよう。さらに、本発明のメモリシ
ステムを具現する際に、オンチップメモリおよびマルチ
チップメモリモジュール、またはオフチップメモリアー
キテクチャが利用できる。
【００３８】以上、幾つかの特定の実施例について説明
したが、その説明は本発明の例示であり、本発明を制限
するものではない。添付の特許請求の範囲に記載された
本発明の精神および範囲から逸脱することなく他の種々
の変更を行うことが可能である。
したが、その説明は本発明の例示であり、本発明を制限
するものではない。添付の特許請求の範囲に記載された
本発明の精神および範囲から逸脱することなく他の種々
の変更を行うことが可能である。
【００３９】
【発明の効果】本発明によれば、全体の電力消費を最小
化しながら、速度性能を最適化した低電力メモリアーキ
テクチャを提供することができる。
化しながら、速度性能を最適化した低電力メモリアーキ
テクチャを提供することができる。
【図１】本発明の好適な実施例によるメモリシステムの
ブロック図である。
ブロック図である。
【図２】本発明の好適な実施例によるメモリシステムに
使用する見本メモリマップである。
使用する見本メモリマップである。
【図３】本発明による好適な実施例によるメモリシステ
ムを実現するデジタル信号プロセッサのブロック図であ
る。
ムを実現するデジタル信号プロセッサのブロック図であ
る。
【図４】本発明の好適な実施例による改良されたメモリ
システムとともに利用される７タップフィルタプログラ
ムをロードしたメモリマップを示す。
システムとともに利用される７タップフィルタプログラ
ムをロードしたメモリマップを示す。
【図５】デジタル信号プロセッサに用いる低電力メモリ
システムのメモリマップであり、（ａ）はスリープモー
ドに入る前のメモリマップを示し、（ｂ）は省電力スリ
ープモード処理を行うときにスリープモードに入った後
のメモリマップを示す。
システムのメモリマップであり、（ａ）はスリープモー
ドに入る前のメモリマップを示し、（ｂ）は省電力スリ
ープモード処理を行うときにスリープモードに入った後
のメモリマップを示す。
【図６】本発明の他の実施例による低電力メモリシステ
ムを採用したキャッシュメモリアーキテクチャを示す。
ムを採用したキャッシュメモリアーキテクチャを示す。
１０２…処理要素、１０４…共通バス、１０６…ローカ
ルメモリ、１０８…ノーマルメモリ、１１０…ローカル
バスＸ、１１２…ローカルバスＹ
ルメモリ、１０８…ノーマルメモリ、１１０…ローカル
バスＸ、１１２…ローカルバスＹ
Claims (9)
- 【請求項１】ホストプロセッサが使用する命令およびデ
ータを格納する低電力組合せメモリシステムであって、 アクセス頻度の高い命令およびデータを格納するメモリ
ユニットを有する第１のメモリ要素を備え、この各メモ
リユニットは、それぞれのメモリユニットの第１および
第２の状態を指定するための第１のスレショールド電圧
を有する低電力トランジスタで構成され、この低電力ト
ランジスタは第１の電源電圧により駆動され、 さらにアクセス頻度の低い命令およびデータを格納する
メモリユニットを有する第２のメモリ要素を備え、この
各メモリユニットは、前記第１および第２の状態間を指
定するための前記第１のスレショールド電圧より高い第
２のスレショールド電圧を有する高電力トランジスタで
構成され、この高電力トランジスタは前記第１の電源電
圧より高い第２の電源電圧により駆動され、 前記第１のメモリ要素は、前記ホストによるアクセス時
の消費電力が前記第２のメモリ要素より低く、前記第２
のメモリ要素は、静的動作時の消費電力が前記第１のメ
モリ要素より低いことを特徴とする低電力メモリシステ
ム。 - 【請求項２】前記第１のスレショールド電圧は約０．２
Ｖであり、前記第２のスレショールド電圧は約０．５Ｖ
である請求項１記載のメモリシステム。 - 【請求項３】前記第１の電源電圧は約１．５Ｖであり、
前記第２の電源電圧は約３．０Ｖである請求項１記載の
メモリシステム。 - 【請求項４】前記第１のメモリ要素は前記ホストプロセ
ッサとともにオンチップ実装される請求項１記載のメモ
リシステム。 - 【請求項５】前記第２のメモリ要素は前記ホストプロセ
ッサとともにオンチップ実装される請求項４記載のメモ
リシステム。 - 【請求項６】メモリシステムに格納された命令およびデ
ータを有するプログラムのホストプロセッサによる実行
時にメモリシステムの静的および動的電力消費を最小化
する方法であって、 第１の電圧源により駆動される第１のスレショールド電
圧レベルを有する低電力メモリユニットにより構成され
前記ホストプロセッサに接続される第１のメモリ領域を
設け、 より高電圧の第２の電圧源により駆動される、より高い
第２のスレショールド電圧レベルを有する高電力メモリ
により構成され前記ホストプロセッサに接続される第２
のメモリ領域を設け、 前記ホストプロセッサによる前記プログラムの実行時に
高頻度にアクセスされるべき命令およびデータを特定
し、 前記高頻度にアクセスされる命令およびデータを前記第
１のメモリ領域に格納し、 前記ホストプロセッサによる前記プログラムの実行時に
低頻度にアクセスされるべき命令およびデータを特定
し、 前記低頻度にアクセスされる命令およびデータを前記第
２のメモリ領域に格納することを特徴とする、メモリシ
ステムの静的および動的電力消費を最小化する方法。 - 【請求項７】請求項６に記載の方法において、さらに、 前記ホストプロセッサがスリープモードに入ったとき、
前記高頻度にアクセスされる命令およびデータのすべて
を前記第１のメモリ領域から前記第２のメモリ領域に転
送するデータ転送を開始し、 前記第１のメモリ領域への前記第１の電圧源をオフし、 前記ホストプロセッサが前記スリープモードから回復す
るとき、前記第１の電圧源をオンするとともに、前記高
頻度にアクセスされる命令およびデータのすべてを前記
第２のメモリ領域から前記第１のメモリ領域へ再転送す
ることを特徴とする、メモリシステムの静的および動的
電力消費を最小化する方法。 - 【請求項８】低電力デジタル信号プロセッサであって、 プログラム命令を実行する中央処理装置と、 前記プログラム命令およびデータを記憶する記憶要素と
を備え、 該記憶要素は、 高頻度にアクセスされるデータおよびプログラム命令を
格納するためのメモリユニットからなる第１のメモリ領
域を有し、該メモリユニットの各々は、その第１および
第２の状態を指定するための第１のスレショールド電圧
をもつ低電力トランジスタを含み、該低電力トランジス
タは第１の電源電圧により駆動され、 低頻度にアクセスされるデータおよびプログラム命令を
格納するためのメモリユニットからなる第２のメモリ領
域を有し、該メモリユニットの各々は、前記第１および
第２の状態間を指定するための前記第１のスレショール
ド電圧より高い第２のスレショールド電圧を持つ高電力
トランジスタを含み、該高電力トランジスタは前記第１
の電源電圧より高い第２の電源電圧により駆動され、前
記第１のメモリ領域は前記デジタル信号プロセッサによ
るアクセス時に前記第２のメモリ領域より少ない電力を
消費し、前記第２のメモリ領域は静的動作時に前記第１
のメモリ領域より少ない電力を消費し、 前記第１のメモリ領域と前記中央処理装置との間に接続
され、前記第１のメモリ領域と前記中央処理装置との間
でデータを転送するための第１のアドレス、データおよ
び制御バスと、 前記第２のメモリ領域と前記中央処理装置との間に接続
され、前記第２のメモリ領域と前記中央処理装置との間
でデータを転送するための第２のより長いアドレス、デ
ータおよび制御バスとを備えたことを特徴とする低電力
デジタル信号プロセッサ。 - 【請求項９】請求項８記載の低電力デジタル信号プロセ
ッサにおいて、さらに、スリープモード回路を備え、該
スリープモード回路は、前記デジタル信号プロセッサが
スリープモードに入るとき、前記高頻度にアクセスされ
るメモリおよびデータを前記第１のメモリ領域から前記
第２のメモリ領域へ転送する転送回路と、該転送の後に
前記第１の電圧源をオフする遮断回路と、前記デジタル
信号プロセッサが前記スリープモードから回復する時、
前記第１の電圧源をオンするとともに前記高頻度にアク
セスされる命令およびデータを前記第１の命令領域へ再
転送する再開回路とを有することを特徴とする低電力デ
ジタル信号プロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/473,761 | 1995-06-07 | ||
| US08/473,761 US5687382A (en) | 1995-06-07 | 1995-06-07 | High speed, reduced power memory system implemented according to access frequency |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0969063A true JPH0969063A (ja) | 1997-03-11 |
| JP3715714B2 JP3715714B2 (ja) | 2005-11-16 |
Family
ID=23880871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14255496A Expired - Fee Related JP3715714B2 (ja) | 1995-06-07 | 1996-06-05 | 低電力メモリシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5687382A (ja) |
| JP (1) | JP3715714B2 (ja) |
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1995
- 1995-06-07 US US08/473,761 patent/US5687382A/en not_active Expired - Fee Related
-
1996
- 1996-06-05 JP JP14255496A patent/JP3715714B2/ja not_active Expired - Fee Related
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