JP3756818B2 - メモリ制御回路および制御システム - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数の論理インターフェースにそれぞれ対応した複数のメモリを制御するメモリ制御回路に関する。
【0002】
【従来の技術】
CPU(中央処理装置)を内蔵するコントローラには、通常、起動用プログラムや初期データなどを格納するROM(Read Only Memory)およびフラッシュメモリなどの不揮発性メモリ(以下、ブートメモリと呼ぶ。)と、ロードしたプログラムの格納や変数の一時記憶などに利用される揮発性のRAM(Random Access Memory)との2種類のメモリが必要である。そのコントローラとメモリとはバスを介して相互接続されており、両者間を結ぶ論理インターフェース規格として、TTL(Transistor-Transistor Logic)やLVTTL(Low-Voltage TTL),SSTL(Stub Series Terminated Logic),LS−TTL(Low power Schottky-TTL)などが採用されている。
【0003】
各メモリは、論理インタフェースに従って、入力電圧を内部電圧に変換し、内部電圧を出力電圧に変換する入出力インターフェース(レベルシフタ)を備えている。例えば、標準化団体JEDEC(Joint Electron Device Engineering Council)が定めるLVTTL規格は、電源電圧VDDに対して、高レベルと判定する入力電圧(VIH)の範囲を2V(ボルト)〜VDD+0.3V(ボルト)と規定し、低レベルと判定する入力電圧(VIL)の範囲を−0.3V〜0.8Vと規定し、電源電圧VDDの値として3.3V付近の値を推奨している。また、LVTLL規格は、高レベルの出力電圧(VOH)の最小値を2.4V、低レベルの出力電圧(VOL)の最大値を0.4Vと規定する。
【0004】
上記ブートメモリとRAMとが同じ論理インターフェースを採用する場合は、アドレス信号、制御信号およびデータ信号を伝送するバスを共有しても問題は無いが、両者で論理インターフェースが異なり電源電圧VDDが異なる場合にバスを共有すると、低い電源電圧に対応したメモリにおいて、入力耐圧を超過した電圧が印加されてラッチアップなどが発生し、入出力インターフェースが破壊されたりメモリの動作が不安定になるという問題が発生する。この種の問題を回避するには、電源電圧VDDが互いに異なるメモリの各々について独立したバス配線を行えばよい。
【0005】
図13は、メモリ毎に独立したバス配線を採用する従来のメモリ制御回路の一例を示す概略図である。このメモリ制御回路は、CPU101を内蔵するコントローラ1001と、不揮発性メモリからなるブートメモリ115と、RAM114とを備えている。RAM114の電源電圧VDDは2.5V、不揮発性メモリ115の電源電圧VDDは3.3Vであり、両者は互いに異なる電源電圧を採用している。
【0006】
コントローラ1001とRAM114間には、RAM114に対してアドレス信号や制御信号を伝送する第1の制御バス110と、データ信号を伝送する第1のデータ・バス111とが配設される一方、コントローラ1001とブートメモリ115間には、前記制御バス110とは独立した第2の制御バス112と、前記データ・バス111とは独立した第2のデータ・バス113とが配設されている。
【0007】
前記コントローラ1001は、RAM114や不揮発性メモリ115に対してメモリ管理を実行するMIU(メモリ・インターフェース)102を搭載する。CPU101は、RAM114や不揮発性メモリ115にアクセスする時、先ず、MIU102に対してアクセス要求を発行する。MIU102は、そのアクセス要求を許可した後、CPU101から転送されるアドレス信号AD0や制御信号CT0を取り込み、これらを所定のタイミングで、アドレス信号ADinや制御信号CTinとして出力する。
【0008】
また、コントローラ1001は、RAM114の論理インターフェースに対応するパッド回路105と、不揮発性メモリ115の論理インターフェースに対応するパッド回路106とを搭載している。
【0009】
RAM114の低電圧の規格に対応するパッド回路105は、入力信号の電圧レベルを変換する2個のレベル変換器105A,105Bを有している。RAM114に対して書込みアクセスを行う時、レベル変換器105Aは、メモリ・コントローラ103から入力するアドレス信号ADinと制御信号CTinとの電圧レベルを変換し、変換後の信号を出力ポート107Aを介して制御バス110に出力しRAM114に供給する。また、CPU101が出力した書込みデータDOは、レベル変換器105BでデータRDに変換された後、入出力ポート107Bからデータ・バス111を介してRAM114に転送され書き込まれる。他方、RAM114に読出しアクセスする時には、RAM114から読み出されたデータ信号は、データ・バス111を介して転送され、入出力ポート107Bに入力し、レベル変換器105BでデータRDinに変換されてセレクタ104の「1」側端子に入力する。この時、メモリ・コントローラ103は、セレクタ104に高レベルの選択信号を供給する。セレクタ104は、その選択信号を受けてデータRDinを選択し、読出しデータDIとしてCPU101に出力する。
【0010】
他方、不揮発性メモリ115の高電圧の規格に対応するパッド回路106は、2個のレベル変換器106A,106Bを有している。不揮発性メモリ115に対して読出しアクセスを行う時、レベル変換器106Aは、メモリ・コントローラ103から入力するアドレス信号ADinと制御信号CTinとの電圧レベルを変換し、変換後の信号を出力ポート107Cを介して制御バス112に出力し不揮発性メモリ115に供給する。次いで、不揮発性メモリ115から読み出されたデータ信号は、データ・バス113を介して入力ポート107Dに転送され、レベル変換器106BでデータNVDinに変換されてセレクタ104の「0」側端子に入力する。この時のメモリ・コントローラ103は、セレクタ104に低レベルの選択信号を供給するため、セレクタ104はその選択信号を受けてデータNVDinを選択し、読出しデータDIとしてCPU101に出力する。
【0011】
【発明が解決しようとする課題】
以上の図13に示したメモリ制御回路では、メモリ毎に独立したバスを配線する必要がある。このため、バス110,111,112,113の信号線の本数が増加し、コントローラ1001側の入出力ポート107A〜107Dに設ける端子数(ピン数)が極端に増加するという問題点が知られている。この種の問題点を解決するものとして、図14に示すようなメモリ制御回路の構成を採用できる。
【0012】
図14に示すメモリ制御回路では、制御バス120とデータ・バス121は、RAM114(電源電圧2.5V規格)と不揮発性メモリ115(電源電圧3.3V規格)とで共有化される。但し、許容値を超えた電圧がデータ・バス121を伝達してRAM114に印加されるのを防ぐため、不揮発性メモリ115から出力されるデータ信号は、レベル変換器123で、RAM114の低電圧規格の信号に変換された後にデータ・バス121に出力される。
【0013】
前記コントローラ1002は、RAM114の低電圧規格に対応するパッド回路105と、CPU101と、メモリ・インターフェース部102とを備えている。メモリ114,115にアクセスする時、図13に示したコントローラ1001の動作と同様に、CPU101は、先ず、MIU102に対してアクセス要求を発行する。MIU102は、そのアクセス要求を許可した後、CPU101から転送されるアドレス信号AD0や制御信号CT0を取り込み、これらを所定のタイミングで、アドレス信号ADinや制御信号CTinとして出力する。
【0014】
パッド回路105では、レベル変換器105Aが入力信号ADin,CTinの電圧レベルを変換し、変換後の信号を出力ポート107Aを介して制御バス120に出力しメモリ114,115に供給する。RAM114に対して書込みアクセスを行う時、レベル変換器105Bは、CPU101から転送されたデータDOをレベル変換し、変換後の信号を入出力ポート107Bを介してデータ・バス121に出力し、RAM114に供給させる。他方、RAM114に対して読出しアクセスを行う時は、RAM114から読み出されたデータ信号MDは、データ・バス121を介して入力ポート107Bに転送され、レベル変換器105Bで読出しデータDOに変換された後にCPU101に入力する。
【0015】
また、不揮発性メモリ115に対して読出しアクセスを行う期間には、メモリ・コントローラ103から、共に高レベルの出力イネーブル信号OEとチップ・セレクト信号CSとがANDゲート(論理積素子)122に供給されており、ANDゲート122は、高レベルの許可信号をレベル変換器123に供給する。レベル変換器123は、その高レベルの許可信号を受けている期間に限り、不揮発性メモリ115から読み出されて入力するデータ信号をレベル変換し、データ・バス121に出力する。
【0016】
しかしながら、以上の図14に示したメモリ制御回路は、図13に示したメモリ制御回路がもつ問題点を解消するものとはいえ、レベル変換器123を配設せねばならない。このレベル変換器123が、消費電力の増大とデータ・バス121の動作速度の低下を招くという問題点がある。
【0017】
上記問題点などに鑑みて本発明が目的とするところは、電源電圧の規格が互いに異なる複数のメモリを低消費電力で制御し得て、コントローラとメモリ間に配設するバスの信号線の本数を少なくし得て、更に安定動作するメモリ制御回路を提供する点にある。
【0018】
【課題を解決するための手段】
上記課題を解決するため、請求項1に係る発明は、各々が互いに異なる電源電圧に対応した論理インターフェースを有する複数のメモリを制御するメモリ制御回路であって、前記複数のメモリのうち最小の電源電圧で動作する前記論理インターフェースを有する低電圧メモリとの間で、アドレス信号と制御信号とを伝送する信号線からなる制御バスと、前記低電圧メモリとの間でデータ信号を伝送する信号線からなる第1データ・バスと、前記複数のメモリのうち前記最小の電源電圧よりも高い電源電圧で動作する前記論理インターフェースを有する高電圧メモリとの間で、データ信号を伝送する信号線から構成され且つ前記第1データ・バスと独立に配設される第2データ・バスと、前記制御バス、第1データ・バスおよび第2データ・バスを介して前記低電圧メモリと前記高電圧メモリとにアクセスするコントローラと、を備え、前記制御バスは、当該制御バスの信号線から分岐して前記高電圧メモリに接続され、当該高電圧メモリに対してアドレス信号と制御信号とを伝送する信号線を有しており、最小の電源電圧で動作する前記論理インターフェースの出力電圧の規定範囲は、前記最小の電源電圧よりも高い電源電圧で動作する前記論理インターフェースの入力電圧の規定範囲に含まれている、ことを特徴とするものである。
【0019】
請求項2に係る発明は、請求項1記載のメモリ制御回路であって、前記コントローラは、前記低電圧メモリの前記論理インターフェースが規定する入力電圧に合わせて、内部信号の電圧レベルを変換して得られる前記アドレス信号と前記制御信号とを前記制御バスに出力する第1のレベル変換器と、前記低電圧メモリの前記論理インターフェースが規定する入力電圧または出力電圧に合わせて入力信号または出力信号の電圧レベルを変換し、前記第1データ・バスを介して前記データ信号の授受を行う第2のレベル変換器と、前記高電圧メモリの前記論理インターフェースが規定する入力電圧または出力電圧に合わせて入力信号または出力信号の電圧レベルを変換し、前記第2データ・バスを介して前記データ信号の授受を行う第3のレベル変換器と、を有するものである。
【0021】
請求項3に係る発明は、請求項1または請求項2に記載のメモリ制御回路であって、前記低電圧メモリとしてRAM(ランダム・アクセス・メモリ)を用い、且つ前記高電圧メモリとして不揮発性メモリを用いてなるものである。
【0022】
請求項4に係る発明は、請求項3記載のメモリ制御回路であって、前記第1データ・バスは、分岐して前記高電圧メモリに接続され、当該高電圧メモリに対して前記アドレス信号と前記制御信号との一方または双方を伝送するものである。
【0023】
次に、請求項5に係る発明は、各々が互いに異なる電源電圧に対応した論理インターフェースを有する複数のメモリからなる第1メモリ群と、各々が同一の電源電圧に対応した論理インターフェースを有する複数のメモリからなる第2メモリ群との何れか一方にアクセスするコントローラを備えたメモリ制御回路であって、前記コントローラが前記第1メモリ群にアクセスする場合は、請求項1〜4の何れか1項に記載のメモリ制御回路を備え、前記コントローラが前記第2メモリ群にアクセスする場合には、請求項1〜4の何れか1項に記載のメモリ制御回路における制御バスと第1データ・バスとを前記第2メモリ群に属する全ての前記メモリと共有して接続すると共に、請求項1〜4の何れか1項に記載のメモリ制御回路における第2データ・バスを前記メモリに対する制御信号およびデータ信号の授受以外の信号伝送に利用することを特徴とするものである。
【0024】
次に、請求項6に係る発明は、各々が互いに異なる電源電圧に対応した論理インターフェースを有する複数のメモリを制御し得るメモリ制御回路であって、前記複数のメモリのうち最小の電源電圧で動作する前記論理インターフェースを有するメインメモリとの間で、アドレス信号と制御信号とを伝送する信号線からなる制御バスと、前記メインメモリとの間でデータ信号を伝送する第1データ・バスと、前記複数のメモリのうち前記最小の電源電圧よりも高い電源電圧で動作する前記論理インターフェースを有するブートメモリの、当該論理インターフェースに合わせたデータ信号を伝送する第2データ・バスと、前記メインメモリにアクセスして当該メモリ制御回路の起動処理を行うコントローラと、を備え、前記第2データ・バスが前記ブートメモリと接続されない場合は、当該第2データ・バスは前記起動処理に必要な初期データを転送する外部コントローラと接続され、且つ、前記コントローラは、前記外部コントローラから転送された前記初期データを前記メインメモリに格納するように制御した後に当該初期データを用いて前記起動処理を実行することを特徴とするものである。
【0025】
請求項7に係る発明は、請求項6記載のメモリ制御回路であって、前記コントローラは、前記メインメモリの前記論理インターフェースが規定する入力電圧に合わせて、内部信号の電圧レベルを変換して得られるアドレス信号と制御信号とを前記制御バスに出力する第1のレベル変換器と、前記ブートメモリの前記論理インターフェースが規定する入力電圧または出力電圧に合わせて入力信号または出力信号の電圧レベルを変換し、前記第1データ・バスを介して前記データ信号の授受を行う第2のレベル変換器と、前記コントローラの論理インターフェースが規定する入力電圧または出力電圧に合わせて入力信号または出力信号の電圧レベルを変換し、前記第2データ・バスを介して前記初期データを受信する第3のレベル変換器とを備えている。
【0026】
請求項8に係る発明は、上記請求項6または7記載のメモリ制御回路と、該メモリ制御回路に前記起動処理に必要な初期データを転送する外部コントローラとで構成される制御システムである。
【0027】
【発明の実施の形態】
以下、本発明の種々の実施の形態について説明する。
【0028】
実施の形態1.
図1は、本発明の実施の形態1に係るメモリ制御回路の概略構成図である。このメモリ制御回路は、電源電圧VDDが互いに異なる論理インターフェースをもつ2種類のメモリ13,14をバス10,11,12を介して制御するコントローラ1Aを備えた集積回路である。
【0029】
第1のメモリ13は、電源電圧VDD=2.5Vで動作する入出力インターフェースを有するRAMであり、また、第2のメモリ14は、動作電源電圧VDD=3.3Vで動作する入出力インターフェースを有する不揮発性メモリである。そのRAM13は、DRAM(Dynamic Random Access Memory)やSRAMなどからなり、プログラム実行時に発生した変数やデータなどを一時的に格納するメインメモリとして利用され得る。また、不揮発性メモリ14は、マスクROMやフラッシュ・メモリなどからなり、システム起動時に必要なブート・プログラムや、プログラム実行時に必要な初期データなどの読出し専用データを格納するものである。
【0030】
前記コントローラ1Aの出力ポート8Aと、RAM13および不揮発性メモリ14との間には、メモリ13,14上のアドレスを指定するアドレス信号と、データの書込みまたは読出しに必要な制御信号とを伝送する複数本の信号線からなる制御バス10が配設されている。この制御バス10は、RAM13の制御用入力端子と不揮発性メモリ14の制御用入力端子とに接続され、両メモリ13,14で共有化されている。
【0031】
また、コントローラ1Aの入出力ポート8BとRAM13との間には、RAM13の書込みデータまたは読出しデータを伝送する複数本の信号線からなるデータ・バス11が配設されており、このデータ・バス11はRAM13のデータ入出力端子に接続される。また、コントローラ1Aの入力ポート8Cと不揮発性メモリ14との間には、不揮発性メモリ14の書込みデータおよび読出しデータを伝送する複数本の信号線からなるデータ・バス12が配設されており、このデータ・バス12は不揮発性メモリ14のデータ入出力端子と接続される。従って、2本のデータ・バス11,12は、RAM13と不揮発性メモリ14とで互いに独立に配設されている。
【0032】
また、コントローラ1Aは、RAM13および不揮発性メモリ14のメモリ管理を行うMIU(メモリ・インターフェース・ユニット)3と、RAM13の論理インターフェースに合わせて入出力信号の電圧レベルを変換するパッド回路6と、不揮発性メモリ14の論理インターフェースに合わせて入力信号の電圧レベルを変換するパッド回路7と、CPU(マイクロプロセッサ)2とを備えている。このCPU2は、コントローラ1Aの起動時に、不揮発性メモリ14に格納されたプログラム・データをロードし、当該プログラム・データの実行時には、使用中の命令群やデータを一時的に格納する作業領域としてRAM(主メモリ)13を使用する。
【0033】
また、MIU3は、メモリ・コントローラ4とセレクタ5を搭載する。CPU2は、RAM13または不揮発性メモリ14にアクセスする際、先ず、MIU3に対してアクセス要求を発行する。MIU3は、そのアクセス要求を許可した後、CPU2から、内部バス(図示せず)を介して転送されたアドレス信号AD0や制御信号CT0を取り込み、所定のタイミングでパッド回路6に出力する。実際には、CPU2からだけでなく、DMA(ダイレクト・メモリ・アクセス)コントローラ(図示せず)などの他の処理回路から、複数のアクセス要求がMIU3に同時期に入力し得るため、これら複数のアクセス要求の競合状態を調停するために、MIU3は、各アクセス要求間にプライオリティを設定し、このプライオリティに応じて当該処理回路にアクセス許可を与える。そして、MIU3は、当該処理回路から転送されるアドレス信号ADinや制御信号CTinをパッド回路6に出力する。
【0034】
前記パッド回路6においては、レベル変換器6Aはメモリ・コントローラ4から供給される制御信号PCAと同期して動作し、メモリ・コントローラ4から転送されたアドレス信号ADinや制御信号CTinの内部電圧レベルを、低電圧駆動のRAM13の論理インターフェースに合わせてレベル変換し、変換後の信号を出力ポート8Aを介して制御バス10に出力する。
【0035】
また、レベル変換器6Bはメモリ・コントローラ4から供給される制御信号PCBと同期して動作し、CPU2から出力されMIU3を介して入力するデータDOの内部電圧レベルをRAM13の論理インターフェースに合わせてレベル変換し、変換後のデータRDを入出力ポート8Bを介してデータ・バス11に出力する。また、前記レベル変換器6Bは、このデータ・バス11から入出力ポート8Bを介して入力するデータRDの電圧レベルを内部電圧レベルに変換し、変換後のデータRDinをセレクタ5の「0」側端子に出力することもできる。セレクタ5は、メモリ・コントローラ4から供給される選択信号SCの論理レベルに応じて、「0」側端子と「1」側端子との何れかを選択し、当該端子に入力するデータを選択データDIとしてCPU2に出力する。従って、セレクタ5は、低レベルの選択信号SCがセレクタ5に供給されるとき、「0」側端子に入力するデータRDinをCPU2に出力することになる。
【0036】
また、高電圧駆動の不揮発性メモリ14から読み出されたデータNVDは、データ・バス12を伝達し、入力ポート8Cを介してパッド回路7に入力する。このパッド回路7のレベル変換器7Aは、入力データNVDの電圧レベルを内部電圧レベルに変換し、変換後のデータNVDinをセレクタ5の「1」側端子に出力する。セレクタ5は、高レベルの選択信号SCを受ける期間中、その「1」側端子に入力するデータNVDinをCPU2に出力することになる。
【0037】
以上のように、コントローラ1Aから出力されるアドレス信号と制御信号は、レベル変換器6Aにより、低い電源電圧に対応した論理インターフェース(以下、低電圧インターフェースと呼ぶ。)に従った信号へ変換された後、共通の制御バス10を介してRAM13と不揮発性メモリ14とに伝送させられる。従って、入力耐圧を超過した電圧が両メモリ13,14の制御用入力端子に印加される事態を回避できる。同時に、バスの信号線の本数が少ないことから、低消費電力を実現でき、コントローラ1A側の入出力ポート8A〜8Cの端子数(ピン数)を減らすことも可能である。
【0038】
また、RAM13と不揮発性メモリ14とで互いに独立したデータ・バス11,12が配設されているため、高電圧駆動の不揮発性メモリ14から読み出されたデータ信号が、低電圧駆動のRAM13に伝達せず、RAM13にラッチアップなどの動作不良を引き起こすことが防止される。
【0039】
尚、本実施の形態1では、高電圧駆動の不揮発性メモリ14として、プログラムを格納した読出し専用のメモリを想定しているため、パッド回路7は、入力信号のみを変換する入力用のレベル変換器7Aを搭載しているが、不揮発性メモリ14としてフラッシュ・メモリなどの書込み可能なメモリを使用する場合には、上記レベル変換器6Bのように、入力データ(読出しデータ)のみならず、出力データ(書込みデータ)のレベル変換を行う機能を有していてもよい。
【0040】
ところで、高い電源電圧に対応する論理インターフェース(以下、高電圧インターフェースと呼ぶ。)をもつ不揮発性メモリ14は、低電圧インターフェースに従った出力信号を受け、その信号の論理レベルが高レベルか低レベルかを判定しなければならない。そのためには、低電圧インターフェースの出力電圧(VOH,VOL)の規定範囲が、高電圧インターフェースの入力電圧(VIH,VIL)の規定範囲内に含まれることが望ましい。
【0041】
以下、RAM13の論理インターフェースとしてSSTL2規格(VDD=2.5V)を採用し、不揮発性メモリ14の論理インターフェースとしてLVTTL規格(VDD=3.3V)を採用した場合の例について説明する。上述したように、LVTTL規格では、高レベルと判定される入力電圧(VIH)は、VIH=2V〜VDD+0.3V=2V〜3.6Vの範囲にあり、低レベルと判定される入力電圧(VIL)は、VIL=−0.3V〜0.8Vの範囲にある。
【0042】
一方、SSTL2規格では参照電圧Vrefが規定されており、この参照電圧は、Vref=1.15V〜1.35Vの範囲に設定されている。図2に、本例での信号の出力側と入力側の電圧レベルを示す。高レベルと判定される入力電圧の最小値はVIH(min)=Vref+0.18、低レベルと判定される入力電圧の最大値はVIL(max)=Vref−0.18Vである。図2に示すように、信号の入力側においては、高レベル判定の入力電圧の最小値をVIH(min)=(Vrefの最大値)+0.18V=1.53V、低レベル判定の入力電圧の最大値をVIL(max)=(Vrefの最小値)−0.18V=0.97Vに設定した。また、信号の出力側においては、高レベルの出力電圧の最小値を2.15V、低レベルの出力電圧の最大値を0.55Vに設定することが可能である。従って、高レベルの出力電圧の最小値(=2.15V)と、高レベルと判定される入力電圧の最小値(=1.53V)との間には、Vh1=0.62Vのマージンを設定することができる。また、低レベルの出力電圧の最大値(=0.55V)と、低レベルと判定される入力電圧の最大値(=0.97V)との間には、Vh2=0.42Vのマージンを設定することが可能である。
【0043】
図3は、SSTL2規格の出力側の電圧レベルと、LVTTL規格の入力側の電圧レベルとを示す図である。SSTL2規格の出力側は、パッド回路6に対応し、LVTTL規格の入力側は不揮発性メモリ14に対応している。図3に示すように、SSTL2規格の高レベルの出力電圧(VOH)の最小値(=2.15V)と、LVTTL規格の高レベル判定の入力電圧(VIH)の最小値(=2.00V)との間には、Vh3=0.15Vのマージンを設定でき、また、SSTL2規格の低レベルの出力電圧(VOL)の最大値(=0.55V)と、LVTTL規格の低レベル判定の入力電圧(VIL)の最大値(=0.8V)との間には、Vh4=0.25Vのマージンを設定することができる。このようにして、RAM13の低電圧インターフェースで規定される出力電圧の範囲を、不揮発性メモリ14の高電圧インターフェースで規定される入力電圧の範囲にマージンを設けて含めることにより、不揮発性メモリ14は、入力信号の論理レベルが高レベルか低レベルかの判定を確実に実行できる。
【0044】
実施の形態1の変形例1.
上記実施の形態1の具体例として、図4に、上記実施の形態1の変形例1に係るメモリ制御回路の概略構成図を示してこれを説明する。本変形例1に係るメモリ制御回路は、電源電圧が互いに異なる論理インターフェースをもつ2種類のメモリ24,25を、バス20,21,22と信号線23とを介して制御するコントローラ1Bを備えている。
【0045】
第1のメモリ24は、最大約8Mバイト(M=220=10242)容量のSRAMで構成されており、動作電源電圧2.5Vの低電圧インターフェース規格(SSTL2規格)に対応したものである。また、第2のメモリ25は、最大約8Mバイト容量の不揮発性メモリ25であり、動作電源電圧3.3Vの高電圧インターフェース規格(LVTTL規格)に対応している。
【0046】
前記コントローラ1Bは、上記実施の形態1に係るコントローラ1Aと同様に、CPU2,MIU3およびパッド回路6,7を備え、本変形例1のパッド回路7は更に、メモリ・コントローラ4から伝送した制御信号CS in の電圧レベルを変換するレベル変換器7Bを搭載している。尚、このレベル変換器7Bは、メモリ・コントローラ4から供給される制御信号PCDを受けて動作する。
【0047】
このコントローラ1Bは、アドレス信号と制御信号とを出力する出力ポート8A,8Dと、メモリ24,25との間でデータの入出力を行う入出力ポート8B,8Cとを有する。出力ポート8AとSRAM24間には、SRAM24に対してアドレス信号と制御信号を伝送する制御バス20が配設されている。この制御バス20は、SRAM24の制御用入力端子と接続され、途中で分岐して不揮発性メモリ25の制御用入力端子とも接続されているため、SRAM24と不揮発性メモリ25はこの制御バス20を共有する。
【0048】
制御バス20は合計28ビット幅の信号線からなり、具体的には、アドレス信号MA0,MA1,…,MA22(MA[22:0])を伝送する23ビット幅の信号線と、出力イネーブル信号OEB0,OEB1(OEB[1:0])を伝送する2ビット幅の信号線と、ライト・イネーブル信号WEB0,WEB1(WEB[1:0])を伝送する2ビット幅の信号線と、チップ・セレクト信号CS1を伝送する1ビット幅の信号線とから構成される。それらアドレス信号MA[22:0]と出力イネーブル信号OEB[1:0]を伝送する信号線が、分岐して不揮発性メモリ25にも接続する。
【0049】
また、入出力ポート8Bに接続されるデータ・バス21は、SRAM24のデータ入出力用端子と接続しており、このSRAM24から読出したデータやSRAM24に書込むデータを伝送する。このデータ・バス21は合計16ビット幅の信号線からなり、具体的には、データ信号MD0,MD1,…,MD15(MD[15:0])を伝送する16ビット幅の信号線から構成される。
【0050】
また、入力ポート8Cに接続されるデータ・バス22は、不揮発性メモリ25のデータ出力端子と接続されており、この不揮発性メモリ25から読出したデータを伝送する。このデータ・バス22は合計8ビット幅の信号線からなり、具体的には、データ信号RMD0,RMD1,…,RMD7(RMD[7:0])を伝送する8ビット幅の信号線からなる。
【0051】
そして、出力ポート8Dと接続される1ビット幅の信号線23は、不揮発性メモリ25の制御用入力端子に接続される。この信号線23は、チップ・セレクト信号CS2を伝送するものである。
【0052】
以上の構成において、コントローラ1BがSRAM24にアクセスする時の動作は次の通りである。上記実施の形態1の場合と同様に、CPU2は、先ず、MIU3に対してSRAM24へのアクセス要求を発行する。MIU3は当該アクセス要求を許可した後、CPU2から転送されたアドレス信号AD0と制御信号CT0と(アドレス信号ADinと制御信号CTinと)を取り込み、所定のタイミングでパッド回路6に出力する。次いで、パッド回路6は、MIU3から入力するアドレス信号ADinと制御信号CTinとの電圧レベルを変換し、変換後の信号を出力ポート8Aを介して制御バス20へ出力する。
【0053】
本変形例1では、メモリ・コントローラ4は、SRAM24と不揮発性メモリ25とに同時期にアクセスしないように制御する。従って、メモリ・コントローラ4がSRAM24にアクセスしている期間中は、SRAM24に供給されるチップ・セレクト信号CS1はアクティブな高レベルに維持される。これによりSRAM24はアドレス信号MA[22:0]と制御信号WEB[1:0]の入力を許可する。
【0054】
ライト・イネーブル信号WEB[1:0]がアクティブな電圧レベルにある時は、CPU2は、書込みデータDOをMIU3を介してレベル変換器6Bに出力する。レベル変換器6Bは、書込みデータDOを、低電圧インターフェースに合わせた電圧レベルのデータ信号MD[15:0]に変換し、入出力ポート8Bを介してデータ・バス21に出力する。次いで、データ・バス21からSRAM24に入力するデータ信号MD[15:0]は、アドレス信号MA[22:0]で指定される記憶領域に書き込まれる。
【0055】
他方、ライト・イネーブル信号WEB[1:0]が非アクティブな電圧レベルにある時は、アドレス信号MA[22:0」で指定される記憶領域からデータ信号MD[15:0]が読み出され、データ・バス21へ出力された後に、入出力ポート8Bを介してパッド回路6に入力する。パッド回路6は、入力データの電圧レベルを変換し、読出しデータMDinとしてセレクタ5の「0」側端子に出力する。メモリ・コントローラ4は、低レベルの選択信号SCをセレクタ5に供給するため、セレクタ5は、その読出しデータMDinをCPU2に出力する。
【0056】
次に、コントローラ1Bが不揮発性メモリ25にアクセスする時の動作は次の通りである。上記実施の形態1と同様に、CPU2は、メモリ・コントローラ4に対して不揮発性メモリ25へのアクセス要求を発行する。メモリ・コントローラ4は、当該アクセス要求を許可した後、CPU2から転送されたアドレス信号AD0と制御信号CT0と(信号ADin,CTin)を取り込み、所定のタイミングでパッド回路6に出力する。次いで、パッド回路6は、MIU3から入力する信号ADin,CTinの電圧レベルを変換し、変換後の信号を出力ポート8Aを介して制御バス20へ出力する。
【0057】
このとき、メモリ・コントローラ4は、SRAM24に供給するチップ・セレクト信号CS1を非アクティブな低レベルに維持する。これにより、SRAM24に対する全ての入力信号はマスクされる。
【0058】
また、不揮発性メモリ25に供給される出力イネーブル信号OEB[1:0]の論理レベルは活性状態に維持され、チップ・セレクト信号CS2は高レベルに維持される。これにより、アドレス信号MD[22:0]で指定される記憶領域からデータが読み出されデータ・バス22に出力される。次いで、そのデータ信号RMD[7:0]は、入力ポート8Cに入力し、パッド回路7で電圧レベルを変換された後、読出しデータRMDinとしてセレクタ5の「1」側端子に伝達する。このとき、メモリ・コントローラ4は高レベルの選択信号SC1をセレクタ5に供給するため、セレクタ5は、読出しデータRMDinを選択してCPU2に出力する。
【0059】
以上の通り、本変形例1に係るメモリ制御回路によれば、互いに論理インターフェースの動作電源電圧VDDが異なるSRAM24と不揮発性メモリ25とで制御バス20を共有できるため、コントローラ1C側の入出力ポート8A〜8Dのピン数を減らすことができ、消費電力の低減が可能となる。
【0060】
実施の形態1の変形例2.
次に、実施の形態1の変形例2について説明する。図5は、本変形例2に係るメモリ制御回路の概略構成図である。このメモリ制御回路の構成は、SDRAM26,不揮発メモリ27およびバス30,31の結線方法を除いて、図4に示した変形例1の回路構成と略同じである。図5中、図4に示した符号と同一符号を付された構成要素については、上記変形例1の構成要素と同じ機能を有するものとして詳細な説明を省略する。
【0061】
本変形例2に係るメモリ制御回路は、図4に示したコントローラ1Bと略同一構成を有するコントローラ1B’を備える。このコントローラ1B’は、最大約32Mバイトの容量を有し電源電圧2.5Vの規格(SSTL2規格)に対応したSDRAM26と、最大約8Kバイト(K=210=1024)の容量を有し電源電圧3.3Vの規格(LVTTL規格)に対応した不揮発性メモリ27とを制御し、これらメモリ26,27とコントローラ1B’間を結ぶバス30,31,32および信号線23とを備えている。
【0062】
コントローラ1B’の出力ポート8AとSDRAM26間には、このSDRAM26に対してアドレス信号と制御信号とを伝送する制御バス30が配設されている。この制御バス30は、SDRAM26のアドレス入力端子と制御用入力端子とに結線されると共に、途中で分岐して、不揮発性メモリ27のアドレス入力端子と制御用入力端子とにも結線される。また、この制御バス30は合計33ビット幅の信号線からなり、具体的には、アドレス信号MA0,MA1,…,MA12(MA[12:0])を伝送する13ビット幅の信号線と、マスク信号DQM0,DQM1(DQM[1:0])を伝送する2ビット幅の信号線と、ライト・イネーブル信号WEを伝送する1ビット幅の信号線と、行アドレス・ストローブ信号RASを伝送する1ビット幅の信号線と、列アドレス・ストローブ信号CASを伝送する1ビット幅の信号線と、バンク・アドレス信号MBA0,MBA1(MBA[1:0])を伝送する2ビット幅の信号線と、クロック・イネーブル信号MCLKEを伝送する1ビット幅の信号線と、クロック信号MCLKを伝送する1ビット幅の信号線とで構成される。
【0063】
また、その制御バス30から、上記アドレス信号MA[12:0]およびマスク信号DQM[1:0]を伝送する合計15ビット幅の信号線が分岐して不揮発性メモリ27の入力端子に接続されている。不揮発性メモリ27へのアクセス期間中は、出力イネーブル信号MOE0,MOE1(MOE[1:0])がそのマスク信号DQM[1:0]に割り当てられる。
【0064】
以上の通り、本変形例2に係るメモリ制御回路によれば、SDRAM26にアドレス信号と制御信号を伝送する制御バス30を分岐させて不揮発性メモリ27に導入し、両メモリ26,27が制御バス30を共有している。従って、コントローラ1B’側の入出力ポート8A,8Bのピン数を減らすことができ、消費電力の低減が可能となる。
【0065】
実施の形態2.
図6は、本発明の実施の形態2に係るメモリ制御回路の概略構成図である。本実施の形態2に係るメモリ制御回路は、最大約32Mバイト容量のSDRAM(Synchronous DRAM)26と、最大約2Gバイト容量(G=230=10243)の不揮発性メモリ27と、これらメモリ26,27をバス28,29,22と信号線23を介して制御して利用するコントローラ1Cとを備えている。SDRAM26は、電源電圧2.5Vの低電圧インターフェース規格(SSTL2規格)に対応し、不揮発性メモリ27は、電源電圧3.3Vの高電圧インターフェース規格(LVTTL規格)に対応している。
【0066】
コントローラ1Cは、上記実施の形態1の変形例に係るコントローラ1Bと同様に、CPU2,MIU3およびパッド回路6,7を備えている。このコントローラ1Cの出力ポート8AとSDRAM26との間には、SDRAM26に対してアドレス信号と制御信号を伝送する制御バス28が配設される。この制御バス28は、SDRAM26の制御用入力端子と接続され、途中で分岐して不揮発性メモリ27の制御用入力端子とも接続される。従って、SDRAM26と不揮発性メモリ27はこの制御バス28を共有する。
【0067】
制御バス28は合計23ビット幅の信号線からなり、具体的には、アドレス信号MA0,MA1,…,MA12(MA[12:0])を伝送する13ビット幅の信号線と、マスク信号DQM0,DQM1(DQM[1:0])を伝送する2ビット幅の信号線と、ライト・イネーブル信号WEを伝送する1ビット幅の信号線と、行アドレス・ストローブ信号RASを伝送する1ビット幅の信号線と、列アドレス・ストローブ信号CASを伝送する1ビット幅の信号線と、バンク・アドレス信号MBA0,MBA1(MBA[1:0])を伝送する2ビット幅の信号線と、クロック・イネーブル信号MCLKEを伝送する1ビット幅の信号線と、クロック信号MCLKを伝送する1ビット幅の信号線とで構成される。
【0068】
また、上記のアドレス信号MA[12:0],マスク信号DQM[1:0],バンク・アドレス信号MBA[1:0]およびライト・イネーブル信号WEをそれぞれ伝送する信号線は、不揮発性メモリ27の入力端子へも分岐して接続される。但し、マスク信号DQM[1:0]伝送用の信号線に、出力イネーブル信号MOE0,MOE1(MOE[1:0])伝送用の信号線が割り当てられ、バンク・アドレス信号MBA[1:0]伝送用の信号線に、アドレス信号MA13,MA14(MA[14:13])伝送用の信号線が割り当てられる。
【0069】
また、コントローラ1Cの入出力ポート8Bは、SDRAM26との間でデータ信号MD0,MD1,…,MD15(MD[15:0])を伝送する16ビット幅のデータ・バス29と接続される。このデータ・バス29は、途中で分岐して不揮発性メモリ27のアドレス入力端子と接続される。但し、データ信号MD[15:0]伝送用の信号線に、アドレス信号MA15,…,MA30(MA[30:15])伝送用の信号線が割り当てられるため、不揮発性メモリ27には合計31ビットのアドレス信号MA[30:0]が供給されることになる。
【0070】
一方、コントローラ1Cの入力ポート8Cと不揮発性メモリ27との間には、8ビット幅のデータ信号RMD0,RMD1,…,RMD7(RMD[7:0])を伝送するデータ・バス22が配設される。また、出力ポート8Dと接続される1ビット幅の信号線23は、不揮発性メモリ27にチップ・セレクト信号CS2を伝送するものである。
【0071】
上記構成のメモリ制御回路において、コントローラ1CがSDRAM26にアクセスする時の動作は次の通りである。上記実施の形態1の場合と同様に、CPU2は、MIU3に対してSDRAM26へのアクセス要求を発行する。MIU3は、当該アクセス要求を許可した後、CPU2から転送されたアドレス信号AD0と制御信号CT0とを取り込み、所定のタイミングでパッド回路6に出力する。次いで、パッド回路6は、MIU3から入力するアドレス信号ADinと制御信号CTinとの電圧レベルを変換し、変換後の信号を出力ポート8Aを介して制御バス28に出力する。
【0072】
また、その時、チップ・セレクト信号CS1はアクティブな高レベルに維持される。書込みアクセス時には、上記制御信号の組み合わせにより書込みコマンドが発行され、データ・バス29を介して転送されたデータ信号MD[15:0]が、アドレス信号MA[12:0]で指定される記憶領域に書き込まれる。他方、読出しアクセス時には、上記制御信号の組み合わせにより読出しコマンドが発行されて、当該記憶領域のデータが読出されデータ・バス29に出力される。
【0073】
一方、コントローラ1Cが不揮発性メモリ27にアクセスする時には、不揮発性メモリ27は、高レベルのチップ・セレクト信号CS2と出力イネーブル信号MOE[1:0]の供給を受けてデータ読出しが可能なアクティブ状態に維持され、SDRAM26は上記制御信号の組み合わせにより非アクティブ状態に維持される。そして、アドレス信号MA[30:0]で指定される記憶領域からデータが読み出され、データ・バス22に出力される。
【0074】
以上の通り、本実施の形態2に係るメモリ制御回路によれば、SDRAM26と不揮発性メモリ27とは制御バス28を共有し、SDRAM26の制御信号DQM[1:0]伝送用の信号線に、不揮発性メモリ27の制御信号MOE[1:0]を割り当て、また、SDRAM26の制御信号MBA[1:0]伝送用の信号線に、不揮発性メモリ27のアドレス信号MA[14:13]を割り当てて使用する。更に、両メモリ26,27はデータ・バス29を共有し、SDRAM26のデータ信号MD[15:0]伝送用の信号線に、不揮発性メモリ27のアドレス信号MA[30:15]を割り当てて使用している。従って、両メモリ26,27のアクセスに必要なバスのビット幅が小さくなり、コントローラ1C側のピン数を減らし、消費電力を低減できると共に、不揮発性メモリ27のアドレッシング範囲を広げることが可能となる。
【0075】
実施の形態2の変形例.
次に、上記実施の形態2の変形例について説明する。図7は、本変形例に係るメモリ制御回路の概略構成図である。このメモリ制御回路の構成は、使用する不揮発性メモリ27’のメモリ容量と、このメモリ27’とバス28,29間の結線方法とを除いて、図6に示す回路構成と略同じである。
【0076】
上記実施の形態2の場合と同様に、制御バス28において、アドレス信号MA[12:0]を伝送する信号線は、SDRAM26のアドレス入力端子と結線され、他の制御信号DQM[1:0],WE,CS1,RAS,CAS,MBA[1:0],MCLKE,MCLKを伝送する信号線は、SDRAM26の制御用入力端子と結線される。また、アドレス信号MA[12:0]と、バンク・アドレス信号MBA[1:0]に割り当てたアドレス信号MA[14:13]と、マスク信号DQM[1:0]に割り当てた出力イネーブル信号MOE[1:0]と、ライト・イネーブル信号WEとを伝送する信号線が、不揮発性メモリ27’のアドレス入力端子と制御用入力端子とに結線される。
【0077】
本変形例では、不揮発性メモリ27’として、最大約8Mバイトの容量を有し、電源電圧3.3Vの規格(LVTTL規格)のものが使用される。このため、上記実施の形態2の場合と比べて、不揮発性メモリ27’のメモリ容量が小さくなり、この不揮発性メモリ27’のアドレス入力端子の数が23個に減少する。
【0078】
本変形例では、不揮発性メモリ27’に分岐するデータ・バス29の信号線は、データ信号MD[15:8]伝送用の信号線に割り当てた8ビット幅のアドレス信号MA[22:15]を伝送するように結線される。
【0079】
このように、不揮発性メモリ27’の容量に応じてバス29の結線方法を変えることで、メモリ・アクセスに必要なバスのビット幅を減らし、消費電力を低減させることが可能となる。
【0080】
実施の形態3.
次に、本発明の実施の形態3について説明する。図8は、本実施の形態3に係るメモリ制御回路の概略構成図である。このメモリ制御回路は、最大約32Mバイトの容量を有し電源電圧2.5Vの規格(SSTL2規格)に対応したSDRAM26と、最大約8Mバイトの容量を有し電源電圧3.3Vの規格(LVTTL規格)に対応した不揮発性メモリ27とを制御するコントローラ1Dを備えている。
【0081】
コントローラ1Dは、SDRAM26の低電圧インターフェースに対応する3種類のレベル変換器6A,6B,6Cを有するパッド回路6と、不揮発性メモリ27の高電圧インターフェースに対応するレベル変換器7Aを有するパッド回路7と、CPU2と、MIU3と、GPIO機能部(General Purpose Input/Output Function Part)39とを備えている。前記GPIO機能部39は、周辺機器に対して汎用のデータ入出力機能を有するものである。
【0082】
本実施の形態3のMIU3は、メモリ・コントローラ4とセレクタ5とを備えると共に、更に、レジスタ33とANDゲート32とを備えている。レジスタ33には、高レベルを示す"1"の値と低レベルを示す"0"の値との何れかが格納される。このANDゲート32は、このレジスタ33から出力される信号と、メモリ・コントローラ4から供給されるタイミング制御信号RTCとを論理積演算し、双方の信号レベルが高レベルにある場合に限り高レベル信号をセレクタ5に出力する。よって、レジスタ33に"1"の値が格納される場合に限り、タイミング制御信号RTCは有効となる。また、レジスタ33から出力される信号とタイミング制御信号RTCとの少なくとも一方の論理レベルが低レベルにある場合は、ANDゲート32は低レベル信号をセレクタ5に出力する。セレクタ5は、低レベル信号の供給を受ける期間中、「0」側端子から入力するデータMDinを選択してCPU2に出力し、一方、高レベル信号の供給を受ける期間には、「1」側端子から入力するデータRMDinを選択してCPU2に出力する。
【0083】
また、コントローラ1Dは入出力ポート8A〜8Dを有し、その出力ポート8AとSDRAM26との間には、アドレス信号と制御信号を伝送する制御バス34が配設されている。この制御バス34は、途中で分岐して不揮発性メモリ27にも接続される。またこの制御バス34は、上記のアドレス信号MA[12:0]、マスク信号DQM[1:0]、ライト・イネーブル信号WE、チップ・セレクト信号CS1、行アドレス・ストローブ信号RAS、列アドレス・ストローブ信号CAS、バンク・アドレス信号MBA[1:0]、クロック・イネーブル信号MCLKEおよびクロック信号MCLKをSDRAM26に伝送する合計23ビット幅の信号線から構成されている。
【0084】
また、制御バス34を構成する信号線の一部が分岐して不揮発性メモリ27にも結線されている。すなわち、アドレス信号MA[12:0]、マスク信号DQM[1:0]、バンク・アドレス信号MBA[1:0]およびライト・イネーブル信号WEを伝送する信号線が分岐して不揮発性メモリ27の入力端子と結線されている。但し、その不揮発性メモリ27にアクセスする期間中は、マスク信号DQM[1:0]伝送用の信号線には出力イネーブル信号MOE[1:0]が割り当てられ、バンク・アドレス信号MBA[1:0]伝送用の信号線には、アドレス信号MA[14:13]が割り当てられる。
【0085】
また、コントローラ1Dの入出力ポート8BとSDRAM26との間には、データ信号MD[15:0]を伝送する16ビット幅の信号線が配設されている。このデータ信号MD[15:0]伝送用の信号線のうち、データ信号MD[15:8]伝送用の8ビット幅の信号線が分岐して不揮発性メモリ27のアドレス入力端子と接続されており、不揮発性メモリ27へのアクセス期間中、そのデータ信号MD[15:8]伝送用の信号線には、アドレス信号MA[22:15]が割り当てられる。
【0086】
また、コントローラ1Dの出力ポート8Cは、不揮発性メモリ27にチップ・セレクト信号CS2を伝送する信号線36と接続されている。そして、入力ポート8は、不揮発性メモリ27から読出したデータ信号RMD[7:0]を伝送する8ビット幅のデータ・バス37と接続される。
【0087】
以上の構成を有するメモリ制御回路において、コントローラ1DからSDRAM26へアクセスする期間の動作は次の通りである。CPU2は、MIU3に対してSDRAM26へのアクセス要求を発行する。MIU3は、当該アクセス要求と他の処理モジュールから伝達するアクセス要求とを調停し、SDRAM26へのアクセス要求を許可した後、CPU2から転送されたアドレス信号AD0と制御信号CT0とを取り込み、所定のタイミングでレベル変換器6Aに出力する。次いで、レベル変換器6Aは、メモリ・コントローラ4から入力するアドレス信号ADinと制御信号CTinとの各電圧レベルをSDRAM26の低電圧インターフェースに合わせて変換し、変換後の信号を出力ポート8Aを介して制御バス34に出力する。
【0088】
SDRAM26への書込みアクセス時には、上記制御信号CTinの組み合わせにより書込みコマンドが発行される。CPU2から出力された書込みデータDOは、MIU3を介してレベル変換器6Bに転送される。次いで、レベル変換器6Bは、メモリ・コントローラ4から供給される制御信号PCAによるタイミングで、入力する書込みデータDOの電圧レベルを変換し、入出力ポート8Bを介してデータ・バス35に出力する。そして、SDRAM26は、前記書込みコマンドを受けて、データ・バス35を伝達したデータ信号MD[15:0]を、アドレス信号MA[12:0]で指定された記憶領域に書き込む動作を実行する。他方、SDRAM26への読出しアクセス時には、上記制御信号CTinの組み合わせにより読出しコマンドが発行される。この時、SDRAM26は、前記読出しコマンドにより、アドレス信号MA[12:0]で指定された記憶領域からデータ信号MD[15:0]を読み出してデータ・バス35に出力する。入出力ポート8Bに入力したデータ信号MD[15:0]は、レベル変換器6Bでその電圧レベルを変換された後、読出しデータMDinとなってセレクタ5の「0」側端子に出力される。
【0089】
一方、コントローラ1Dから不揮発性メモリ27へアクセスする期間の動作は次の通りである。CPU2は、MIU3に対して不揮発性メモリ27へのアクセス要求を発行する。MIU3は、当該アクセス要求を許可した後、CPU2から転送されたアドレス信号AD0と制御信号CT0とを取り込み、所定のタイミングでレベル変換器6Aとレベル変換器6Cに出力する。次いで、レベル変換器6Aは、メモリ・コントローラ4から供給される制御信号PCAのタイミングで、メモリ・コントローラ4から入力するアドレス信号ADinと制御信号CTinとの各電圧レベルをSDRAM26の低電圧インターフェースに合わせて変換し、変換後の信号を制御バス34に出力する。他方、レベル変換器6Cは、メモリ・コントローラ4から供給される制御信号PCEのタイミングで、メモリ・コントローラ4から入力するチップ・セレクト信号CSinの電圧レベルを前記低電圧インターフェースに合わせて変換し、変換後のチップ・セレクト信号CS2を入力ポート8Cを介して信号線36に出力する。
【0090】
不揮発性メモリ27へのアクセス期間中、SDRAM26は入力信号をマスクされた非アクティブ状態にある。不揮発性メモリ27は、制御バス34とデータ・バス35を伝達したアドレス信号MA[22:0]や制御信号MOE[1:0]などに基づき、データを読出してデータ・バス37に出力する。次いで、入力ポート8Dに入力したデータ信号RMD[7:0]は、レベル変換器7Aでその電圧レベルを変換された後、読出しデータRMDinとなってGPIO機能部39とセレクタ5の「1」側端子とに出力される。セレクタ5は、ANDゲート32から供給される高レベルの選択信号に従って「1」側端子に入力する読出しデータRMDinをCPU2に出力する。また、その読出しデータRMDinは、GPIO機能部39を介して外部の周辺装置に出力されることも可能である。
【0091】
実施の形態3の変形例.
次に、上記実施の形態3の変形例について説明する。図9は、本変形例に係るメモリ制御回路の概略構成図である。この図9中、図8に示した符号と同一符号を付された構成要素については、上記構成要素と略同一機能を有するものとして詳細な説明を省略する。
【0092】
本変形例に係るメモリ制御回路は、上記実施の形態3のコントローラ1Dと、電源電圧2.5Vの規格(SSTL2規格)に対応したメモリ26,27’’と、バス34,35および制御線36とを備えて構成される。上記実施の形態1〜3の場合と異なり、コントローラ1Dに対する2種類のメモリ26,27’’の論理インターフェースは同一である。よって、このデータ・バス35を分岐させて不揮発性メモリ27’’のデータ入出力端子と接続することができる。従って、SDRAM26と不揮発性メモリ27’’とは、データ・バス35を共有する。また、コントローラ1Dの入出力ポート8BとSDRAM26との間を結ぶ16ビット幅のデータ・バス35は、上記実施の形態3と同様に分岐して不揮発性メモリ27’’のアドレス入力端子と接続されている。
【0093】
また、コントローラ1Dの出力ポート8Dと接続される8ビット幅のバス37にはスイッチ回路40が接続される。このスイッチ回路40は、3.3Vの電源電圧と結線された8個の抵抗素子41,41,…,41と、8個のスイッチ42,42,…,42とを備えており、各スイッチ42,…,42の一端は接地され、各スイッチ42,…,42の他端はそれぞれ各抵抗素子41,…,41と結線されている。また、各スイッチ42,…,42の他端は、それぞれ、バス37の各信号線と結線されている。従って、1個のスイッチ42を「オン」にする度に所定電圧が当該信号線に印加されるため、8個のスイッチ42,…,42の「オン」と「オフ」との組み合わせにより、8ビットの信号を入力ポート8Dに供給できる。その8ビット信号は、レベル変換器7Aとセレクタ5とを介してCPU2に供給されるから、CPU2は、その8ビット信号を検知して種々の制御を行うことが可能となる。
【0094】
このように、本変形例では、電源電圧の規格が同一の2種類のメモリ26,27’’を使用する場合には、アドレス信号、制御信号およびデータ信号を伝送するバス34,35を共有できるため、上記実施の形態3ではデータ・バスとして使用していたバス37を、メモリに供給する制御信号やデータ信号の授受以外の信号伝達に転用することが可能となる。
【0095】
実施の形態4.
次に、本発明の実施の形態4について以下に説明する。
【0096】
図10は、上記実施の形態1に係るメモリ制御回路を用いた制御システムの一構成例を示す概略図である。最初に、図10に示す制御システムの構成について詳説した後にその問題点を説明する。
【0097】
本例では、実施の形態1のコントローラ1Aはメイン・コントローラ50Aに対するサブシステムとして機能する。このメイン・コントローラ50Aは、共通の電源電圧VDD(=3.3V)で駆動されるRAM60と不揮発性メモリ61とにアクセスして動作するものであり、これらメモリ60,61のメモリ管理を行うMIU(メモリ・インターフェース・ユニット)52と、RAM60や不揮発性メモリ61の論理インターフェースに合わせて入出力信号の電圧レベルを変換するパッド回路54と、CPU51とを備えている。メイン・コントローラ50Aは、上記コントローラ1Aのメモリ・コントローラ4と同種の機能を有するメモリ・コントローラ53を搭載する。
【0098】
また、メイン・コントローラ50Aの出力ポート55Aに接続される制御バス56は分岐して、RAM60と不揮発性メモリ61とに結線されており、入出力ポート55Bに接続されるデータ・バス57は分岐して、RAM60と不揮発性メモリ61とに結線されている。
【0099】
パッド回路54は、メモリ・コントローラ53から伝達する制御信号PCA,PCBによってそれぞれ制御される2種類のレベル変換器54A,54Bを備えている。一方のレベル変換器54Aは、MIU52から出力された内部信号CTin,ADinの電圧レベルを変換し、変換後の信号を出力ポート55Aを介して制御バス56に出力する機能を有する。他方のレベル変換器54Bは、出力データDOの電圧レベルを変換し、変換後の信号を入出力ポート55Bを介してデータ・バス57に出力すると共に、この入出力ポート55Bからの入力信号の電圧レベルを内部の電圧レベルに変換し、入力データDIを出力する機能を有している。
【0100】
以上のメイン・コントローラ50Aとコントローラ1Aとは、互いに処理データTDを授受しながら協調して処理を実行する。尚、便宜上詳細な説明は省略するが、コントローラ1Aやメイン・コントローラ50Aは、I/O回路(図示せず)などを介して各種周辺回路P1,P2,P3と接続されており、これら周辺機器P1,P2,P3から入力するデータの処理機能を有している。例えば、この制御システムがデジタル・スチル・カメラに組み込まれる場合は、周辺回路P1,P2,P3として、CCD撮像装置や、データの圧縮符号化とその復号化とを行う圧縮伸長処理回路などのデジタル信号処理回路を採用した場合が挙げられる。この場合は、メイン・コントローラ50AはCCD撮像装置から入力するデジタル画像信号を処理してトランザクション・データTDとしてコントローラ1Aに渡し、その後、コントローラ1Aは、入力データTDを、周辺機器P1である圧縮伸長回路で圧縮符号化させるように制御できる。
【0101】
以上の構成を有する制御システムの起動手順の概略は次の通りである。最初に、当該制御システムの電源が投入されると、メイン・コントローラ50AのCPU51はリセット信号を受けて、不揮発性メモリ61からブートプログラムをロードする命令を実行する。すなわち、CPU51は、メモリ・コントローラ53に対して不揮発性メモリ61へのアクセス要求を発行し、メモリ・コントローラ53は、当該アクセス要求を許可した後、CPU51から転送されたアドレス信号AD0と制御信号CT0とを取り込み、これらをアドレス信号ADinと制御信号CTinとして所定のタイミングでパッド回路54に出力する。次いで、パッド回路54のレベル変換器54Aは、MIU52から入力する信号ADin,CTinの電圧レベルを変換し、変換後の信号を出力ポート55Aを介して制御バス56へ出力する。
【0102】
次いで、不揮発性メモリ61からは、メインシステムの起動に必要なブートプログラムが読みされ、データ・バス57に出力される。その後、ブートプログラムは入出力ポート55Bを介してパッド回路54に入力し、次いで、レベル変換器54Bでレベル変換を受けた後に読出しデータDIとなってCPU51にロードされる。
【0103】
次いで、CPU51は、RAM60を作業領域として、ロードしたブートプログラムを実行して、メインシステムを初期化し起動させる。CPU51は、そのブートプログラム実行時に生成される命令などのデータDOをレベル変換器54Bと入出力ポート55Bとを介してデータ・バス57に出力し、RAM60に一時記憶させる。また、RAM60に一時記憶したデータを入出力ポート55Bとレベル変換器54Bとを介して読出し、データDOとしてロードする。
【0104】
他方、コントローラ1AのCPU2も、電源投入時にリセット信号を受けて、不揮発性メモリ14に格納されたブートプログラムをロードし、RAM13を作業領域としてそのブートプログラムを実行し、サブシステムを初期化し起動させる。
【0105】
以上に説明した制御システムは、メインシステムを構成するメイン・コントローラ50Aと、サブシステムを構成するコントローラ1Aとでそれぞれ個別に不揮発性メモリ14,61を備えている。しかしながら、2個の不揮発性メモリ14,61は、ICチップ数が2個となり基板面積の増大と消費電力の増大とを招いてしまうという問題点をもつ。この問題点を解決するのが、図11に示す本実施の形態4に係る制御システムである。尚、図11中、図10に示した符号と同一符号を付された構成要素については、上記構成要素と同一機能を有するものとして詳細な説明を省略する。
【0106】
この実施の形態4に係る制御システムは、メインシステムを構成するメイン・コントローラ50Bと、サブシステムを構成するコントローラ1Eとを備えており、コントローラ1Eはメイン・コントローラ50Bのスレーブ回路として機能する。この制御システムでは、メインシステム側の不揮発性メモリ61に、メインシステム起動用の第1ブートプログラムと、サブシステム起動用の第2ブートプログラムとが格納されており、メインシステムの制御によりサブシステムが起動される。
【0107】
図11に示す制御システムの起動手順は次の通りである。最初に、この制御システムの電源が投入されると、前述の起動手順と同様にCPU51はリセットされる。次いで、CPU51は、不揮発性メモリ61に格納された第1ブートプログラムをロードしてこの第1ブートプログラムを実行し、メインシステムを初期化し起動させる。
【0108】
次に、CPU51は、不揮発性メモリ61に格納される第2ブートプログラムを読出してコントローラ1Eに転送させる命令を実行する。すなわち、CPU51は、メモリ・コントローラ53に対して不揮発性メモリ61から第2ブートプログラムをロードする旨のアクセス要求を発行する。メモリ・コントローラ53は、当該アクセス要求に応えて制御バス56を介して不揮発性メモリ61にアクセスする。その結果、不揮発性メモリ61から読み出された第2ブートプログラムはデータ・バス57を伝達し、入出力ポート55Bを介してレベル変換器54Bに入力する。レベル変換器54Bは、その第2ブートプログラムのデータ信号をレベル変換してメモリ・コントローラ53に出力することになる。
【0109】
また、メモリ・コントローラ53は、ロードされた第2ブートプログラムのデータ信号Doutを出力回路58を介して出力ポート55Cに出力する。サブシステム側のコントローラ1Eの入力ポート8Cとその出力ポート55Cとの間はデータ・バス12を介して接続されている。その出力ポート55Cから出力されたデータ信号はデータ・バス12を伝達し、サブシステム側の入力ポート8Cを介してパッド回路7に入力し、レベル変換されたデータ信号Dinとなってメモリ・コントローラ4に出力される。これと併行して、メイン・コントローラ50BのCPU51は、コントローラ1Eのメモリ・コントローラ4に対してロード制御信号LCを発して、パッド回路7から出力される第2ブートプログラムのデータ信号Dinを取り込ませるように制御する。
【0110】
そして、メモリ・コントローラ4は、取り込んだデータ信号Dinを所定のタイミングでレベル変換器6Bに出力する。そのデータ信号Dinはレベル変換器6Bで電圧レベルを変換された後に入出力ポート8Bから出力され、データ・バス11を伝達してRAM13に入力する。その結果、RAM13に第2ブートプログラムが書き込まれ、CPU2は、このRAM13から第2ブートプログラムをロードして、サブシステムを初期化し起動させる。
【0111】
このように、サブシステム側のコントローラ1Eは、メインシステム側の不揮発性メモリ61に格納された第2ブートプログラムをロードし、メインシステムの制御を受けて起動するスレーブ機能をもつため、サブシステム側でブートプログラムを格納するメモリを必要とせずに動作できる。従って、この制御システムは、図10に示した制御システムと比べて基板面積の縮小と消費電力の低減とを実現できる。
【0112】
また、コントローラ1Eの入力ポート8Cに接続されるデータ・バス12は、本来、ブートプログラムを格納するメモリに接続されるものであるが、本実施の形態4のように、このデータ・バス12をコントローラ1Eとメイン・コントローラ50B間を接続する伝送路として流用することで、メインシステムからブートプログラムをロードするサブシステムを簡易に構築できる。
【0113】
尚、本実施の形態4では、上記実施の形態1に係るコントローラ1Aにスレーブ機能を持たせたサブシステムを採用したが、これに限らず、上記実施の形態1の変形例1,2および実施の形態2,3に係るコントローラ1B,1B’,1C,1Dにスレーブ機能を持たせても、同種の制御システムの構築が可能である。
【0114】
実施の形態4の変形例.
図12は、前述した実施の形態4に係る制御システムの変形例を示す図である。同図に示す制御システムは、図11に示した制御システムと比べると、図11に示したメイン・コントローラ50Bに設けられた出力回路58および出力ポート55Cが無く、この代わりに入力ポート8Cに接続されているデータ・バス12がメインシステム側の制御バス56から分岐している点で相違し、その他の構成では両者は同じである。
【0115】
本変形例では、上記実施の形態4で出力回路58から出力していたデータ信号は、制御バス56を介してサブシステム側の入力ポート8Cに出力される。このように、サブシステムのコントローラ1Eは、メインシステム側のデータ・バス57を分岐したデータ・バス12と接続されることから、図11に示した出力ポート55Cが不要となるため、データ入出力用のピン数を削減することができる。
【0116】
【発明の効果】
以上の如く、本発明の請求項1に係るメモリ制御回路によれば、低電圧メモリと高電圧メモリとに供給されるアドレス信号と制御信号は、共通の制御バスを介して伝送される。従って、制御バスの信号線の本数を少なくでき、コントローラ側のデータ入出力用ピンの数も少なくすることが可能となる。また、制御バスの信号線の本数が少ないため、メモリ制御回路の電力消費量を節減できる。また、そのアドレス信号と制御信号は、低電圧の論理インターフェースに合わせた電圧レベルで伝送されるから、低電圧メモリに許容値を超えた電圧が印加されず、低電圧メモリと高電圧メモリとを共に安定動作させることができる。
また、低電圧メモリの論理インターフェースで規定される出力電圧の範囲を、高電圧メモリの論理インターフェースで規定される入力電圧の範囲にマージンを設けて含めることができるため、高電圧メモリは、入力信号の論理レベルを確実に判定でき、低電圧メモリと高電圧メモリとを共に安定動作させることができる。
【0117】
請求項2によれば、第1〜第3のレベル変換器は、低電圧メモリや高電圧メモリとの間で共通の論理インターフェースでデータを授受することが可能となる。
【0119】
請求項3によれば、RAMで構成される低電圧メモリをCPUなどの作業領域として利用し、不揮発性メモリで構成される高電圧メモリを、ブートプログラムや初期データなどの読出し専用データを格納する記憶領域として利用できる。
【0120】
請求項4によれば、本来、高電圧メモリに対してデータ信号を伝送するデータ・バスを、低電圧メモリに対するアドレス信号や制御信号の伝送路として使用することから、コントローラとメモリ間に配設されるバスの信号線の本数と、コントローラ側のデータ入出力ピンの数とを更に少なくでき、メモリ制御回路の電力消費量の更なる節減が可能となる。
【0121】
また、請求項5に係るメモリ制御回路によれば、上記コントローラが第2メモリ群にアクセスする場合には、そのコントローラは第1メモリ群にアクセスする場合に使用し得る第2データ・バスと第3のレベル変換器とを、メモリに対する制御信号やデータ信号の授受以外の信号伝達に転用できることから、汎用的なメモリ制御回路を実現できる。
【0122】
また、請求項6および請求項8によれば、上記ブートメモリ用に設けた第2データ・バスを、起動処理に必要な初期データを伝送するためのバスとして使用できる。従って、本請求項に係るメモリ制御回路は、外部コントローラからその初期データをロードして起動するというスレーブ動作を行うため、第2ブートメモリをもつ必要が無く、基板面積の縮小と消費電力の低減とを実現できる。また、第2データ・バスと接続されるピンを初期データのロード専用の機能ピンとして使用できるため、スレーブ動作時に他の機能ピンを新たに必要とせず、機能の制限が生じないという利点がある。
【0123】
そして、請求項7によれば、第1〜第3のレベル変換器は、上記のメインメモリやブートメモリ、外部コントローラとの間で共通の論理インターフェースで初期データを受信することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態1に係るメモリ制御回路の概略構成図である。
【図2】信号の出力側と入力側の電圧レベルの例を示す概略図である。
【図3】信号の出力側と入力側の電圧レベルの例を示す概略図である。
【図4】実施の形態1の変形例1に係るメモリ制御回路の概略構成図である。
【図5】実施の形態1の変形例2に係るメモリ制御回路の概略構成図である。
【図6】本発明の実施の形態2に係るメモリ制御回路の概略構成図である。
【図7】実施の形態2の変形例に係るメモリ制御回路の概略構成図である。
【図8】本発明の実施の形態3に係るメモリ制御回路の概略構成図である。
【図9】実施の形態3の変形例に係るメモリ制御回路の概略構成図である。
【図10】メモリ制御システムの概略構成図である。
【図11】本発明の実施の形態4に係る制御システムの概略構成図である。
【図12】実施の形態4の変形例に係る制御システムの概略構成図である。
【図13】従来のメモリ制御回路の一例を示す概略構成図である。
【図14】メモリ制御回路の一例を示す概略構成図である。
【符号の説明】
1A〜1D コントローラ
2 CPU
3 MIU(メモリ・インターフェース・ユニット)
4 メモリ・コントローラ
5 セレクタ
6 パッド回路
6A〜6C,7A,7B レベル変換器
7 パッド回路
7A,7B レベル変換器
8A〜8D 入出力ポート
10,11,12 バス
13 RAM
14 不揮発性メモリ
Claims (8)
- 各々が互いに異なる電源電圧に対応した論理インターフェースを有する複数のメモリを制御するメモリ制御回路であって、
前記複数のメモリのうち最小の電源電圧で動作する前記論理インターフェースを有する低電圧メモリとの間で、アドレス信号と制御信号とを伝送する信号線からなる制御バスと、
前記低電圧メモリとの間でデータ信号を伝送する信号線からなる第1データ・バスと、
前記複数のメモリのうち前記最小の電源電圧よりも高い電源電圧で動作する前記論理インターフェースを有する高電圧メモリとの間で、データ信号を伝送する信号線から構成され且つ前記第1データ・バスと独立に配設される第2データ・バスと、
前記制御バス、第1データ・バスおよび第2データ・バスを介して前記低電圧メモリと前記高電圧メモリとにアクセスするコントローラと、
を備え、
前記制御バスは、当該制御バスの信号線から分岐して前記高電圧メモリに接続され、当該高電圧メモリに対してアドレス信号と制御信号とを伝送する信号線を有しており、
最小の電源電圧で動作する前記論理インターフェースの出力電圧の規定範囲は、前記最小の電源電圧よりも高い電源電圧で動作する前記論理インターフェースの入力電圧の規定範囲に含まれている、
ことを特徴とするメモリ制御回路。 - 請求項1記載のメモリ制御回路であって、
前記コントローラは、
前記低電圧メモリの前記論理インターフェースが規定する入力電圧に合わせて、内部信号の電圧レベルを変換して得られる前記アドレス信号と前記制御信号とを前記制御バスに出力する第1のレベル変換器と、
前記低電圧メモリの前記論理インターフェースが規定する入力電圧または出力電圧に合わせて入力信号または出力信号の電圧レベルを変換し、前記第1データ・バスを介して前記データ信号の授受を行う第2のレベル変換器と、
前記高電圧メモリの前記論理インターフェースが規定する入力電圧または出力電圧に合わせて入力信号または出力信号の電圧レベルを変換し、前記第2データ・バスを介して前記データ信号の授受を行う第3のレベル変換器と、
を有する、メモリ制御回路。 - 請求項1または請求項2に記載のメモリ制御回路であって、前記低電圧メモリとしてRAM(ランダム・アクセス・メモリ)を用い、且つ前記高電圧メモリとして不揮発性メモリを用いてなるメモリ制御回路。
- 請求項3記載のメモリ制御回路であって、前記第1データ・バスは、分岐して前記高電圧メモリに接続され、当該高電圧メモリに対して前記アドレス信号と前記制御信号との一方または双方を伝送する、メモリ制御回路。
- 各々が互いに異なる電源電圧に対応した論理インターフェースを有する複数のメモリからなる第1メモリ群と、各々が同一の電源電圧に対応した論理インターフェースを有する複数のメモリからなる第2メモリ群との何れか一方にアクセスするコントローラを備えたメモリ制御回路であって、
前記コントローラが前記第1メモリ群にアクセスする場合は、請求項1〜4の何れか1項に記載のメモリ制御回路を備え、
前記コントローラが前記第2メモリ群にアクセスする場合には、請求項1〜4の何れか1項に記載のメモリ制御回路における制御バスと第1データ・バスとを前記第2メモリ群に属する全ての前記メモリと共有して接続すると共に、請求項1〜4の何れか1項に記載のメモリ制御回路における第2データ・バスを前記メモリに対する制御信号およびデータ信号の授受以外の信号伝送に利用する、
ことを特徴とするメモリ制御回路。 - 各々が互いに異なる電源電圧に対応した論理インターフェースを有す る複数のメモリを制御し得るメモリ制御回路であって、
前記複数のメモリのうち最小の電源電圧で動作する前記論理インターフェースを有するメインメモリとの間で、アドレス信号と制御信号とを伝送する信号線からなる制御バスと、
前記メインメモリとの間でデータ信号を伝送する第1データ・バスと、
前記複数のメモリのうち前記最小の電源電圧よりも高い電源電圧で動作する前記論理インターフェースを有するブートメモリの、当該論理インターフェースに合わせたデータ信号を伝送する第2データ・バスと、
前記メインメモリにアクセスして当該メモリ制御回路の起動処理を行うコントローラと、を備え、
前記第2データ・バスが前記ブートメモリと接続されない場合は、
当該第2データ・バスは前記起動処理に必要な初期データを転送する外部コントローラと接続され、且つ、
前記コントローラは、前記外部コントローラから転送された前記初期データを前記メインメモリに格納するように制御した後に当該初期データを用いて前記起動処理を実行する、
ことを特徴とするメモリ制御回路。 - 請求項6記載のメモリ制御回路であって、
前記コントローラは、
前記メインメモリの前記論理インターフェースが規定する入力電圧に合わせて、内部信号の電圧レベルを変換して得られるアドレス信号と制御信号とを前記制御バスに出力する第1のレベル変換器と、
前記ブートメモリの前記論理インターフェースが規定する入力電圧または出力電圧に合わせて入力信号または出力信号の電圧レベルを変換し、前記第1データ・バスを介して前記データ信号の授受を行う第2のレベル変換器と、
前記コントローラの論理インターフェースが規定する入力電圧または出力電圧に合わせて入力信号または出力信号の電圧レベルを変換し、前記第2データ・バスを介して前記初期データを受信する第3のレベル変換器と、
を備えている、メモリ制御回路。 - 請求項6または請求項7に記載のメモリ制御回路と、該メモリ制御回路に前記起動処理に必要な初期データを転送する外部コントローラとで構成される制御システム。
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