KR100321840B1 - 메모리 모듈, 컴퓨터 시스템, 컴퓨터 시스템에서의 뱅크 메모리소자 사용 방법 및 지능형 메모리 모듈의 시스템 제어 방법 - Google Patents

메모리 모듈, 컴퓨터 시스템, 컴퓨터 시스템에서의 뱅크 메모리소자 사용 방법 및 지능형 메모리 모듈의 시스템 제어 방법 Download PDF

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Abstract

본 발명은 메모리 모듈에 관한 것으로, 메모리 모듈은 메모리 모듈과 연계되어 있으며 각각 M 뱅크로 구성되어 있는 다수의 메모리 소자와, 프로그램가능 어드레싱 모드(programmable addressing mode)로 동작하도록 메모리 모듈을 구성하는 논리 회로를 포함하되, 논리 회로는 메모리 제어기로부터 N 뱅크 메모리 소자에 대응하는 다수의 어드레스 입력 및 다수의 뱅크 어드레스 신호를 수신하며, 어드레스 입력 중 적어도 하나를 메모리 소자에 대한 부가적인 뱅크 어드레스 신호로 리매핑(re-mapping)한다. 또한, 본 발명의 메모리 모듈은 메모리 모듈 상의 다수의 메모리 칩과, 선택 가능한 모드로 동작하도록 메모리 모듈을 구성하는 제 1 로직과, 초기 존재 검출(presence detect : PD) 데이터를 저장하는 제 2 로직과, 시스템 제어기로부터 수신된 메모리 모듈의 요청된 동작 모드에 대응하는 변형된 PD 데이터를 저장하는 제 3 로직을 포함한다.

Description

메모리 모듈, 컴퓨터 시스템, 컴퓨터 시스템에서의 뱅크 메모리 소자 사용 방법 및 지능형 메모리 모듈의 시스템 제어 방법{ADDRESS RE-MAPPING FOR MEMORY MODULE USING PRESENCE DETECT DATA}
본 발명은 전반적으로 컴퓨터 시스템에 대한 메모리 모듈에 관한 것으로, 보다 상세하게는, 예를 들어, 존재 검출(presence detect : PD) 데이터의 동적 제어에 의한 메모리 모듈의 어드레싱 모드 및 동작 모드에 대한 시스템 레벨 절충(system level negotiation)과 같은 어드레스 리매핑(re-mapping)기법에 관한 것이다.
컴퓨터 메모리는 두가지 기본적인 형태가 있는데, 그 하나는 랜덤 액세스 메모리(random access memory)(이하에서, RAM으로 지칭함)이고 다른 하나는 판독 전용 메모리(read-only memory)(이하에서 ROM으로 지칭함)이다. RAM은 일반적으로 프로세서에 의해 데이터를 판독 및 기록하는 데 사용된다. RAM 메모리는 전형적으로 휘발성(volatile)인데, 이는 전력이 끊어지면 메모리에 저장된 데이터가 손실된다는 것을 의미한다. ROM은 일반적으로 기본 입/출력 시스템(basic input/output system)(이하에서 BIOS로 지칭함)과 같은 결코 변경하지 않을 데이터를 저장하는 데 이용된다. ROM 메모리는 전형적으로 비휘발성(non-volatile)인데, 이는 전력이 메모리로부터 끊어지는 경우에도 메모리에 저장된 데이터가 손실되지 않는다는 것을 의미한다.
일반적으로, RAM은 컴퓨터 시스템 하드 드라이브(computer system hard-driver)가 존재하는 경우 그를 제외한 컴퓨터 시스템 메모리의 대부분을 차지한다. RAM에는 전형적으로 내용(contents)을 보존하기 위해 빈번한 재충전(recharging) 혹은 리프레슁(refreshing)을 필요로 하는 동적(dynamic) RAM(이하에서 DRAM으로 지칭함) 형태로 제공된다. 구조적으로, RAM 데이터는 전형적으로 8 데이터 비트의 바이트로 배열된다. 선택적인 아홉번째 비트인 패리티 비트(parity bit)는 다른 8비트 값이 올바른 것인지 검사하는 데 사용된다.
컴퓨터 시스템이 더욱 향상됨에 따라, DRAM 메모리 용량(capacity)에 대한 요구가 끊임없이 증가되어 왔다. 그 결과, 다수의 메모리 칩이 작은 회로 카드 상에 배치되고, 그 다음 그 카드의 플러그를 컴퓨터 마더 보드(motherboard) 혹은 메모리 캐리어(carrier) 카드에 접속된 메모리 소켓에 꼿아 사용하는 모듈 형태의 DRAM 메모리가 이용 가능하게 되었다. 상용 메모리 모듈의 예로 SIMMs(single in-line memory modules) 및 DIMMs(dual in-line memory modules)가 있다.
DRAM 용량에 대한 끊이없이 증가하는 요구에 부가하여, 상이한 컴퓨터 시스템이 상이한 메모리 동작 모드를 요구할 수도 있다. 현존하는 메모리들은 상이한 모드 및 동작 피쳐(feature)를 갖도록 설계되어 있으며, 이들의 몇몇 예로서 고속 페이지 모드(fast page mode : FPM), 확장 데이터 출력(extended data out : EDO), 동기식 DRAM(synchronous DRAM : SDRAM), 이중 데이터 레이트(double data rate) SDRAM(DDR SDRAM), 패리티 및 비 패리티, 에러 정정(error correction : ECC) 및 비 에러 정정과 같은 것이 있다. 또한, 메모리는 액세스 속도, 리프레쉬시간(refresh times) 등과 같은 다양한 성능 특성을 갖도록 생산된다. 더욱이, 상이한 소자 구조, 로직 뱅크(logical banks)를 갖는 매우 다양한 기본 메모리 아키텍쳐가 이용 가능하다. 결과적으로, 몇몇의 메모리 모듈은 특정 컴퓨터 시스템과 호환성있는 피쳐를 가질수도 있고 갖지 못할 수도 있다.
매우 다양한 메모리 칩 성능, 동작 특성, 시스템 요건과의 호환성과 연관된 몇몇의 문제를 처리하기 위해, 메모리 모듈에 존재 검출(PD) 데이터가 제공되어 있다. PD 데이터는 메모리 모듈 상의 EEPROM과 같은 비휘발성 메모리에 저장된다. 전형적인 PD 데이터 구조는 256개의 8비트 바이트 정보를 포함한다. 바이트 0 내지 127은 일반적으로 제조업자에 의해 로크(lock)되어 있는 반면, 바이트 128 내지 255는 시스템 사용을 위해 이용 가능하다. 바이트 0 내지 35는 메모리 모듈 아키텍쳐, 허용 기능(allowable functions) 및 중요 타이밍 정보(important timing information)에 대한 상세 개요를 제공하도록 되어 있다. PD 데이터는 병렬 혹은 직렬 방식으로 판독될 수 있으나, 직렬 PD(serial PD : SPD)가 이미 보편적으로 사용되고 있다. SPD 데이터는 I2CTM버스(이하에서 I2C 버스로 지칭함)와 같은 표준 직렬 버스(standard serial bus)를 통해 부팅(booting)중 시스템 메모리 제어기에 의해 직렬로 액세스된다. 그 다음, 시스템 제어기는 메모리 모듈이 시스템 요건과 호환성이 있는지 여부를 결정하고, 호환성이 있는 경우 정규 부팅(normal booting)을 완료할 것이다. 모듈이 호환성이 없는 경우, 에러 메세지가 생성되거나 다른 동작이 취해질 수 있다.
몇몇 메모리 소자는 시스템 메모리 제어기에 의해 개별적으로 어드레싱될 수 있는 다수의 논리 뱅크의 구조를 갖는 메모리 셀을 구비한다. 뱅크 선택의 제어는 하나 이상의 뱅크 어드레스(bank address : BA) 입력을 이용함으로써 실행될 수 있다. 메모리 소자 뱅크 구조가 시스템 레벨 어드레싱 기법과 같지 않은 경우, 메모리 모듈은 시스템 요건과 호환적이지 않을 수 있다. 예를 들어, 시스템은 2 뱅크 메모리 칩을 필요로할 수 있지만, 메모리 모듈은 4 뱅크 소자로 이루어진 메모리 소자를 포함할 수 있다.
그러므로, 상이한 컴퓨터 시스템과의 호환성 면에서 보다 적응성이 있으며, 특히, 컴퓨터 시스템이 이용 가능한 메모리 모듈 기능 및 모드, 특히, 어드레스 리매핑 기능을 동적으로 절충할 수 있도록 하는 메모리 모듈을 제공하는 것이 요구된다.
본 발명의 일 실시예에 따르면, 메모리 모듈과 연계되며 각각 M 뱅크로 구성되어 있는 다수의 메모리 소자와 프로그램가능 어드레싱 모드로 동작하도록 메모리 모듈을 구성하는 논리 회로를 포함하는 메모리 모듈을 제공하되, 상기 논리 회로는 메모리 제어기로부터 N 뱅크 메모리 소자에 대응하는 다수의 어드레스 입력 및 다수의 뱅크 어드레스 입력 신호를 수신하며 상기 어드레스 입력 중 적어도 하나를 메모리 소자에 대한 부가적인 뱅크 어드레스 신호로 리매핑한다.
또한, 본 발명은 그러한 메모리 모듈의 사용을 구현하는 방법을 제공하며 본 발명의 다른 실시예에 따르면, N 뱅크 어드레싱을 구비한 컴퓨터 시스템에서 M 뱅크 메모리 소자를 사용하는 방법은,
a) 시스템 제어기로부터의 어드레스 신호를 논리 회로에 입력하되, 상기 어드레스 신호는 다수의 어드레스 입력 및 다수의 뱅크 어드레스 신호를 포함하는 단계와,
b) 상기 어드레스 입력 중 적어도 하나를 부가적인 뱅크 어드레스 신호로 리매핑하는 단계와,
c) 어드레스 입력, 뱅크 어드레스 신호, 상기 부가적인 뱅크 어드레스 신호를 메모리 소자로의 입력으로 제공하는 단계를 포함한다.
본 발명의 다른 실시예에 따르면, 메모리 모듈을 제공하되, 메모리 모듈은, 메모리 모듈 상의 다수의 메모리 칩과, 선택 가능한 모드로 동작하도록 메모리 모듈을 구성하는 재 1 로직과, 초기 존재 검출(PD) 데이터를 저장하는 제 2 로직과, 시스템 제어기로부터 수신된 메모리 모듈의 요청된 동작 모드에 대응하는 변형된 PD 데이터를 저장하는 제 3 로직을 포함한다.
또한, 본 발명은 그러한 메모리 모듈의 사용을 구현하는 방법을 제공하며 본 발명의 또다른 실시예에 따르면, 지능형 메모리 모듈(intelligent memory module)의 시스템 제어 방법은,
a) 모듈 상의 비휘발성 메모리로부터 존재 검출(PD) 데이터를 판독하는 단계와,
b) 요청된 동작 모드에 기초하여 변형된 PD 데이터를 휘발성 메모리에 기록하는 단계와,
c) 최신의 PD 데이터를 어느 메모리가 저장하고 있는지에 기초하여 메모리 모듈 및 시스템 제어기 사이의 PD 데이터의 전달을 제어하는 단계를 포함한다.
본 발명의 이들 측면 및 장점과 다른 측면 및 장점은 첨부되는 도면을 참조하여 본 발명을 실시하기 위해 고안된 최선의 모드의 바람직한 실시예에 대한 하기의 상세한 설명으로부터 당업자에게 쉽게 이해되고 인식될 것이다.
도 1은 본 발명에 따른 컴퓨터 시스템용 메모리 모듈의 기능 블럭도.
도 2는 본 발명에 의해 수행되는 예시적인 어드레스 리매핑 기능을 도시하는 도면.
도 3은 시스템 레벨(system level)에서의 판독/기록 존재 검출 데이터 기능을 이용한 메모리 모듈과의 절충 프로세스에 대한 흐름도.
도 4a 및 4b는 다중 단계(multiple step) 절충 프로세스와 관련되는 본 발명의 다른 측면을 도시하는 흐름도.
도면의 주요 부분에 대한 부호의 설명
10 : 컴퓨터 시스템 12 : BIOS를 갖는 시스템 CPU
14 : 메모리 제어기 20 : 메모리 모듈
22 : RAM 24 : ASIC
26 : 휘발성 메모리 28 : 프로그램가능 모드 룩업 테이블
30 : 비휘발성 메모리 32 : I2C 버스 제어기
도 1을 참조하면, 본 발명의 일 실시예를 컴퓨터 시스템(10) 환경에서 도시하고 있다. 컴퓨터 시스템(10)은 존재 검출(PD) 데이터 및 프로그램가능하거나 선택 가능한 메모리 모듈 기능과 모드를 갖는 메모리 모듈을 이용하는 임의의 컴퓨터 시스템일 수 있다. 많은 예 중 단지 2개만 제시하면 IBM APTIVA 혹은 IBM PC-300TM일 수 있는 개인 컴퓨터 시스템이 컴퓨터 시스템(10)으로 사용될 수 있다. 컴퓨터 시스템(10)은 메모리 제어기(14)를 포함하거나 메모리 제어기(14)에 인터페이스될 수 있는 CPU 혹은 시스템 제어기(12)를 포함한다. 이 실시예에서, 컴퓨터 시스템(10)은 이하에서 더 설명하는 바와 같은 메모리 모듈(20)을 더 포함한다. 메모리 제어기(14)는 CPU(12)와 메모리 모듈(20)을 인터페이스하기 위한 어드레스, 데이터, 버스 제어 신호를 제공한다. 메모리 제어기(14)는 모듈(20) 상의 다수의 메모리 소자들(22)내의 데이터를 어드레스, 수신, 기록, 리프레쉬하는 로직을 포함한다. 그러나, 하기의 예시적인 실시예로부터 명확한 바와 같이, 메모리 모듈(20)은 또한 메모리 칩들(22)과 인터페이스하거나 혹은 이와 달리 메모리 칩(22)의 어드레싱 및 데이터 흐름과 관련되는 다양한 기능을 제어하는 로직을 포함할 수 있다.
본 발명의 일 측면에 따르면, 메모리 모듈(20)이 다수의 선택 가능하거나 프로그램가능한 모드에서 동작할 수 있다는 점에서 모듈(20)은 일반적으로 지능형 모듈(intelligent module)로 분류될 수 있는 유형의 것이다. 모듈(20)의 프로그램가능한 피쳐는 SDRAM과 같은 통상적인 메모리 칩의 모드 레지스터 기능(mode register function)의 사용에 의해 이용 가능한 통상적인 모드 선택 기준(mode selection criteria)보다 상당히 진보된 것이다. 메모리 모듈(20)은, 예를 들어 버스트 유형(burst type), 버스트 길이 및 CAS 레이턴시(latency)와 같은 표준 모드 레지스터 기능을 갖는 에컨데 SDRAM과 같은 메모리 소자 혹은 칩을 포함할 수 있다. 오늘날, 이러한 칩은, 예를 들어, 이중 인라인 메모리 모듈(dual inline memory module) 혹은 DIMMs와 같은 메모리 모듈 상에서 사용되고 있다. SIMMS와 같은 다른 모듈 아키텍쳐 역시 사용될 수 있다. 그러나, 이들 모드 레지스터 기능만으로는 시스템 레벨 제어가 다수의 상이한 메모리 칩(22) 디자인 및 메모리 모듈(20) 용량과 최적으로 인터페이스하는 데 요구되는 수준의 적응성(flexibility)을 제공하지 못한다.
본 발명의 일 측면에 따르면, 메모리 모듈(20)은 논리 회로(24)를 포함한다. 본 발명의 실시예에 있어서, 논리 회로(24)는 응용 주문형 집적 회로(applicationspecific integrated circuit : ASIC) 형태로 구현된다. 이 ASIC(24)에 적합한 소자는 TOSHIBA ASIC TC160G와 같은 게이트 어레이(gate array) ASIC이다. 적절한 SDRAM 소자(22)는 IBM으로부터 입수할 수 있는 IBM 0316409CT3이다.
ASIC(24)은 휘발성 메모리(26)를 포함하거나 버스(27)를 통해 휘발성 메모리(26)와 통신한다. 휘발성 메모리(26)는 다음에 더 설명하는 바와 같이 변형된 SPD 데이터 필드를 저장하는 데 사용된다.
ASIC(24)은 메모리 모듈(20)의 프로그램가능 피쳐에 관한 정보를 저장하는 룩업 테이블(28) 혹은 그에 상당하는 데이터 세트 기능을 더 포함한다. 또한 ASIC(24)은 점퍼 선(jumper wire)(도시하지 않음)으로부터 신호 형태의 입력을 수신할 수 있다. 점퍼 선을 설정하므로써, 예를 들어, 메모리 칩들(22)이 2개 뱅크, 4개 뱅크 혹은 8개 뱅크 소자인지 여부를 포함하는 메모리 칩들(22)의 다양한 피쳐를 표시할 수 있다. 점퍼 입력의 사용 여부는 메모리 모듈(20)의 설계에 의해 결정될 것이고, 본 발명의 요구 조건은 아니다. 본 발명은 몇가지 예로 점퍼, 룩업 테이블, SPD 데이터들 중 어느 하나를 통해 메모리 소자 특성을 검출하거나 혹은 이와 달리 메모리 소자 특성을 결정할 수 있는 임의의 메모리 모듈(20)에서 사용될 수 있다.
로직 회로(24)의 사용에 의해, 다수의 시스템 레벨 프로그램가능 혹은 선택 가능 피쳐 혹은 동작 모드를 포함할 수 있는 능력이 제공된다. 예를 들어, ASIC(24)은 모듈(20)이 수개의 어드레싱 모드로 동작할 수 있도록 구성될 수 있다. 본 발명의 일 실시예에 있어서, ASIC(24)은 어드레스 리매핑 동작이 이루어지게 한다. 이에 따라, 시스템 제어기(12)는, 예를 들어 메모리 모듈(20) 상에서 이용 가능한 모드와 호환성있는 어드레싱 옵션(option)을 선택할 수 있거나 요청할 수가 있게 된다.
예를 들어, SDRAM 메모리는 메모리 어레이의 다수의 내부 뱅크를 포함할 수 있다. ASIC은 어드레스 리매핑 기능을 수행하므로써 단지 2 뱅크 SDRAM만을 지원하는 시스템에서 4 뱅크 SDRAM을 사용할 수 있도록 구성될 수 있다. 명료함을 위해, 문자 M이 본 명세서에서 메모리 소자(22)에 대한 내부 뱅크의 정수를 나타내는 데 사용될 것이다. 또한, 문자 N은 본 명세서에서 메모리 소자(22)가 갖고 있다고 시스템 어드레싱 기능이 기대하는 뱅크의 정수를 나타내는 데 사용될 것이다.
예로써, 메모리 모듈(20)이 메모리 소자들(22)용으로 설치된 SDRAM 소자를 구비한다고 가정하자. ASIC(24)은, 예를 들어 모듈 메모리(30) 혹은 룩업 테이블(28)로부터 이용 가능한 정보, 존재 검출 데이터, 점퍼 입력 신호 중 어느 하나로부터 뱅크 수와 같은 메모리 칩의 구성을 결정한다. ASIC(24)에 대한 뱅크 구성 정보의 특정 소스는 본 발명에서 중요하지 않다. 이하에서 더 설명하는 바와 같이, 시스템(12)이 메모리 소자(22)의 모드와는 상이한 어드레싱 모드를 요구하는 경우, ASIC(24)은 요청에 응답하여 어드레스 리매핑 기능을 수행하거나 혹은 시스템(12)과의 절충 프로세스를 수행하는 데 사용될 수 있다. 이러한 방식으로, 4 뱅크 메모리 소자(22)는, 예를 들어 2 뱅크 메모리 소자를 기대하거나 필요로하는 시스템(12)과 함께 여전히 사용될 수 있다.
본 발명을 이용하여 절충되고 수행될 수 있는 선택 가능한 혹은 프로그램가능한 모드 및 기능의 다른 예는, 예를 들어, 버퍼(buffer) 안된 모드로부터 버퍼된 혹은 레지스터된 모드로의 변경과, FET 스위치를 사용하거나 바이패스하여 DIMM이 버스에 접속되거나 전기적으로 단절되도록 하는 것을 포함한다.
시스템 제어기(12)로 하여금 메모리 모듈(20)에서의 프로그램가능 모드를 이용할 수 있도록 하기 위해, 시스템 제어기(12)는 모드 요청(mode request)을 수행하기 위해 반드시 모듈(20)과 통신할 수 있어야 한다. 본 발명의 중요 측면에 따르면, 시스템 제어기(12)로 하여금 메모리 모듈(20)과 동작 모드를 절충할 수 있도록 하는 기법이 제공된다. 전술한 본 발명의 실시예에 있어서, 이러한 절충은 메모리 모듈(20)의 존재 검출 기능의 사용에 의해 수행된다.
SDRAM을 사용하는 메모리 모듈은 전형적으로 존재 검출(PD) 기능을 포함한다. EEPROM과 같은 비휘발성 메모리(30)는 DIMM 상에 포함되어 PD 데이터 필드를 저장한다. 전형적인 하나의 PD 데이터 필드는 다음과 같은 다수의 세그먼트들로 더 분류되는 256 바이트의 정보를 포함한다.
바이트 번호 데이터
0-35 모듈 기능 및 성능 정보
36-61 수퍼세트(superset) 데이터
62 SPD 개정(revision)
63 바이트 0-62에 대한 체크섬(checksum)
64-127 제조업자 정보
128-255 시스템 사용을 위해 예약됨
바이트 0-35내 PD 데이터는 시스템 제어기에 의해 메모리 모듈(20) 및 시스템 요건의 호환성을 검증하는 데 사용될 수 있다. 이 PD 데이터는 직렬 혹은 병렬 방식으로 판독될 수 있다. 본 발명의 예시적인 실시예에서 직렬 PD(SPD) 데이터가 사용되나, 당업자는 본 발명이 병렬 PD 데이터와 함께 사용될 수 있음을 인식할 것이다.
바이트 0-127에 포함된 정보는 일반적으로 모듈의 제조 및 검사가 완료된 후에 제조업자에 의해 로크된다. 이렇게 함으로써, 데이터가 나중에 손상되거나 중복 기록되지 않게 된다.
도 1의 실시예에 있어서, 시스템 제어기(12)는 비휘발성 메모리(30)에 저장되어 있는 SPD 데이터를 액세스한다. 비휘발성 메모리(30)는 EEPROM과 같은 별도의 메모리 소자이거나 ASIC 논리 소자(24)의 일부인 메모리 어레이일 수 있다. 집적 I2C 버스 제어기에 적합한 EEPROM(명료함을 위해 도면에서 별도로 도시함)은 페어차일드 부품 번호 NM24CO3L이다. 시스템 제어기(12)는 메모리 모듈(20) 상의 표준 I2C 버스 제어기(32) 및 대응하는 I2C 제어기(14a)를 포함하는 시스템 메모리 제어기(14)를 통해 메모리(30)를 액세스하므로써 비휘발성 메모리(30)에 저장된 SPD 데이터를 (버스(30b)를 통해) 판독한다. I2C 버스(34)는 업계 표준 직렬 버스(industry standard serial bus)이고, I2C 버스 제어기(14a, 32)는, 예를 들어, 필립스 부품 번호 PCF8584 제어기일 수 있다. 시스템 I2C 버스 제어기(14a)는시스템 마더 보드 상에 위치하거나 도 1에서와 같이 메모리 제어기 로직(14)에 집적될 수 있다. 모듈 I2C 버스 제어기 기능은 비휘발성 메모리(30) 및/또는 ASIC 소자(24)에 집적될 수 있고 또한 흔히 집적된다. 시스템 제어기(12)는 표준 버스(44)를 통해 메모리 제어기(14)를 액세스한다.
ASIC(24)은 또한 버스(30a)를 통해 비휘발성 메모리(30)내의 데이터를 액세스한다. 이러한 액세스를 통해, 몇몇 응용 분야에서, ASIC(24)이 원래(original) PD 데이터를 비휘발성 메모리(30)에 다시 기록하는 데 사용될 수 있다. 더욱이, ASIC 소자(24)가 PD 데이터를 휘발성 메모리(26)로부터 판독하도록 지시하는 경우, ASIC(24)은 단순히 I2C 클럭과 같은 적절한 제어 신호를 비휘발성 메모리(30)로부터 보류한다.
시스템 메모리 제어기(14)는 어드레스/제어 버스를 통해 모듈(20)과 통신한다. 버스(40)는 도시한 바와 같이 ASIC 회로(24)와 직접 인터페이스하거나, 팬텀(phantom) 버스(42)로 나타낸 바와 같이 메모리 칩(22)과 직접 인터페이스할 수 있다. 데이터 흐름은 (버스(48)를 통하여 이루어지는 바와 같이) 전형적으로 메모리 제어기(14) 및 메모리 칩(22) 사이에서 직접 이루어지지만, 몇몇의 응용에서 ASIC은 어드레스의 변형(예를 들어, 상기에서 인용한 계류 중인 어드레스 리매핑에 대한 출원에서와 같이)에 부가하여 몇몇의 예를 들면 패리티, 에러 정정 등과 같은 데이터 포맷팅 피쳐를 위해 또한 사용될 수 있다(이 경우에 버스(40)는 데이터 신호 또한 전달할 수 있음). 따라서, 본 발명은 시스템 및 모듈(20) 사이에서 데이터 및 제어 신호가 어떤 방법으로 교환되느냐는 점에 한정되지 않고, 보다 일반적으로는 시스템이 모듈의 어드레스 리매핑 및 동작 모드를 어떤 방법으로 절충하느냐에 오히려 한정된다. 그러므로, 비록 ASIC(24) 및 메모리 칩(22) 사이에서의 데이터 및 제어 흐름을 나타내는 데 양방향 화살표를 사용하였으나, 이는 본질적으로 예시적인 것으로 해석되어야 한다. 당업자는 사용되는 특정 아키텍쳐가 메모리 모듈(20)에 내장된 실제 프로그램가능 피쳐에 의존한다는 것을 인식할 것이다. 예를 들면, 몇몇의 응용 분야에서 ASIC(24)은 어드레스 및 제어 신호를 메모리 칩(22)으로 전송할 것이지만, 데이터는 메모리 제어기(14)로 직접 전달될 것이다. 모듈 I2C 버스 제어기 기능은 비휘발성 메모리(30) 및/또는 ASIC 소자(24)에 집적될 수 있고 또한 흔히 집적된다. 본 발명의 또다른 실시예에서, 제어 및 데이터 신호는 메모리 제어기(14) 및 메모리 칩들(22) 사이에서 직접 전달될 것이나, ASIC은 어드레스 리매핑 혹은 다른 피쳐 혹은 제어를 제공할 것이다. 따라서, 신호들의 정확한 흐름은 각각의 특정 구현에 의존할 것이고, 도 1의 예시적인 실시예는 한정적인 의미로 해석되지 않아야 한다.
ASIC(24)은 또한 버스(30a)를 통해 비휘발성 메모리(30)내의 데이터를 액세스한다. 이러한 액세스를 통해, 몇몇 응용 분야에서, ASIC(24)이 원래(original) PD 데이터를 비휘발성 메모리(30)에 다시 기록하는 데 사용될 수 있다. 더욱이, ASIC 소자(24)가 PD 데이터를휘발성 메모리(26)로부터 판독하도록 지시하는 경우, ASIC(24)은 단순히 I2C 클럭과 같은 적절한 제어 신호를 비휘발성 메모리(30)로부터 보류한다.
블럭(26, 28, 30, 32, 50)과 같은 별개의 기능 블럭으로 표시한 다양한 회로는, 이들 구성 요소의 주위를 둘러싸는 점선 박스(25)로 표시된 바와 같이 전체 ASIC 소자(24)의 일부분일 수 있다.
시스템 제어기(12)는 초기에 컴퓨터(10)에 전원이 인가된 후 부팅되는 동안 비휘발성 메모리(30)로부터 SPD 데이터를 획득한다. 파워 온 리셋(power on reset : POR) 동작이 수행되는데 POR 동작에 의해 모듈(20) 로직이 리셋되어 사전 설정된 모듈의 동작 모드가 비휘발성 메모리(30)에 저장된 초기 혹은 원래 SPD 데이터를 이용하여 개시되도록 보장된다.
본 발명의 또 다른 관점에 따르면, 단지 파워 온 시퀀스(power on sequence)동안만이 아닌 동작 중에도, 시스템(12)은 메모리 모듈(20) 기능 혹은 모드의 절충을 시작할 수 있다. 비록 본 명세서에서 기술하는 실시예가 파워 온 혹은 부팅 시퀀스의 상황을 상정한 것이지만, 이는 단지 설명의 편의를 위한 것이고 본 명세서에서 설명하는 기법 및 장치에 의해 시스템(12)이 새로운 SPD 판독/기록 동작 및 후속의 새로운 모드 선택을 개시하므로써 언제든지 모듈(20)의 모드를 절충할 수 있음을 당업자는 인식할 것이다.
시스템(12) 및 메모리 모듈(20) 간의 절충을 수행하기 위해, 모듈(20)이 프로그램가능 피쳐를 포함하는지 여부를 시스템 제어기(12)가 확인할 수 있도록 하는 것이 요구되는 것은 아니나 바람직하다. 슈퍼 세트에 대한 어드레스 범위내에서 바이트 61과 같은 PD 데이터 바이트 중 하나를 지정하여 메모리 모듈(20)이 (예를 들어, 어드레스 리매핑과 같은) 하나 이상의 프로그램가능 피쳐를 갖고 있음을 표시하게 할 수 있다. PD 데이터 바이트내에 프로그램가능 정보가 포함되는 것이 요구되지 않을 수도 있는 하나의 이유는, 시스템(12)이 필요한 경우 모드 변경을 요청하도록 설계될 수 있고 로직 소자(24)가 모듈(20) 상에서 이용 가능한 피쳐에 기초하여 모드 변경 요청을 단순히 허락할 수 있거나 거절할 수 있기 때문이다. 바이트 61과 같은 바이트를 이용하여 프로그램가능 피쳐를 표시하므로써, 특히 모듈(20)이 프로그램가능 피쳐를 갖고 있지 않는 경우에 절충 프로세스를 빠르게 할 수 있다.
비휘발성 메모리(30)로부터의 초기 PD 데이터에 의거하여, 시스템 제어기(12)는 모듈(20)의 성능 및 동작 피쳐를 시스템 요건과 비교할 수 있다. 이와 같은 비교는 알려진 바와 같이 시스템 BIOS에 의해 수행될 수 있다. 모듈(20)이 시스템(12)의 요건과 호환성이 있는 경우, 정규 부팅 및 동작이 이어진다. 그러나, 모듈(20)이 시스템(12) 요건과 부합하지 않는 모듈 혹은 소자 기능을 갖고 있고 PD 데이터가 모듈(20)이 하나 이상의 프로그램가능 피쳐를 갖고 있음을 나타내는 경우, 절충 프로세스가 시스템(12)에 의해 실행될 수 있다. 또한, 후자의 요건인 프로그램가능 피쳐에 대한 PD 데이터에서의 긍정 표시가 본 발명을 수행하기 위해 요구되는 것은 아니지만 본 발명의 실시예에서 바람직한 것이다.
시스템 제어기(12) 및 모듈(20) 사이의 절충 프로세스는 다음과 같이 구현될 수 있다. 시스템 요건에 기초하여, 시스템 제어기(12)는 변형된 혹은 요청된 PD 데이터를 모듈(20)에 기록하거나 전달한다. 변형된 PD 데이터는 요청된 동작 모드 혹은 기능에 대응하며, PD 데이터 필드의 모든 255 바이트를 전부 기록하여 전달될 수 있으며, 혹은 이와 달리 시스템 제어기(12)는 자신이 변경하고자 하는 PD 데이터 엔트리만에 대한 데이터를 기록할 수 있다. 어느 경우에도, 변형된 PD 데이터는 일반적으로 메모리 제어기(14) 및 I2C 제어기(32)에 의해 논리 소자(24)로 전송된다. ASIC 논리 소자(24)는 변형된 PD 데이터를 휘발성 메모리(26)에 저장한다. 휘발성 메모리(26)는 새로운 PD 데이터를 저장하는 데 사용될 수 있는데, 이는 전력이 끊어지는 경우 EEPROM(30)내 원래 또는 초기 PD 데이터에 대하여 기동 시퀀스(start up sequence)를 수행하는 것이 바람직할 것이기 때문이다. 따라서, 시스템 레벨 절충을 위해 변형된 또는 요청된 PD 데이터는 EEPROM(30)에 기록되지 않도록 하는 것이 또한 고려되는데, 이는 EEPROM(30)내 원래 PD 데이터가 손실되지 않도록 하는 것이 바람직하기 때문이다. 그러나, 변형된 PD 데이터를 위해 비휘발성 메모리(30)를 사용하는 동안 원래 PD 데이터를 보존하고 그후 다시 원래 PD 데이터를 메모리(30)에 기록하는 이와 다른 기법이, 비록 이러한 프로세스가 몇몇의 응용 분야 에서 실행될 수 없지만 필요한 경우 구현될 수 있다.
시스템 제어기(12)로부터 변형된 혹은 요청된 PD 데이터를 수신한 후, ASIC 논리 소자(24)는 새로운 PD 데이터 및 그에 대응하는 모드 혹은 기능과 ASIC 소자(24)에 의해 지원되는 허용 모드 혹은 기능을 비교할 수 있다. 허용 기능은, 예를 들어, 본 명세서에서 전술한 바와 같이 룩업 테이블(28), 점퍼 선 혹은, 예를 들어, PD 데이터로부터 획득될 수 있다. 이러한 프로세스는 대응하는 기능으로의 PD 데이터의 번역 그 자체를 요구하지 않는다. 예를 들어, ASIC 소자(24)는 그 자신이 지원할 수 있는 PD 데이터 값을 나타내하는 룩업 테이블(28) 또는 다른 적절한 저장된 데이터 포맷을 구비할 수 있다. 룩업 테이블(28)은 또한 메모리 칩의다양한 동작 파라미터를 표시하는 데이터를 저장할 수 있으며, 이 데이터는 이렇게 하지 않는 경우 통상적인 PD 데이터 및 모드 레지스터 기능으로부터 이용할 수 없을 부가적인 호환성 피쳐를 분석하는 데 사용될 수 있다.
변형된 PD 데이터가 모듈(20) 상에서 지원되는 기능에 대응하는 경우, 변형된 혹은 새로운 PD 데이터는 휘발성 메모리(26)에 저장되고 정규 기동 및 동작이 새로운 모드 혹은 기능하에 계속된다. 그 다음, ASIC 논리 소자는 어느 메모리가 각각의 PD 데이터 바이트에 대하여 가장 최신의 PD 데이터를 가지고 있는지에 따라 비휘발성 메모리(30) 혹은 휘발성 메모리(26)로부터의 PD 데이터의 전달을 제어한다. 휘발성 메모리(26)는 모든 PD 데이터 필드 엔트리들을 저장하도록 설계될 수 있고, 이 경우 PD 데이터 전달은 단지 휘발성 메모리(26)로부터 이루어질 수 있다. 이와 달리, 휘발성 메모리(26)가 새로운 최신의 PD 데이터 엔트리들만을 저장하는 데 사용될 수 있고, 이 경우 ASIC 소자(24)는 비휘발성 메모리(30) 및 휘발성 메모리(26) 모두를 사용하여 PD 데이터를 시스템 제어기(12)로 전달할 것이다. 후자의 경우에, ASIC 소자(24)가 시스템(12)에 의해 다시 기록된 각각의 SPD 어드레스에 대하여 플래그 비트를 설정할 것이다. 이 플래그 비트는 다음에 임의의 추후 SPD 판독 동작이 휘발성 메모리(26)에 포함된 그들 어드레스에 대한 PD 데이터를 사용하도록 지시하는 데 사용될 수 있다.
시스템 제어기(12)는 새로운 모드 혹은 기능이 엔터(enter)되었음을 검증하도록 선택할 수 있다. 이 경우에, 시스템은 새로운 PD 데이터의 판독을 수행하여 호환 기능이 사용되고 있는지를 검증한다. 일반적으로, 그 다음에 시스템제어기(12)는 파워 온 자체 검사(power on self test : POST)를 개시하여 메모리 모듈(20)이 완전하게 기능하도록 보장할 것이다.
모듈(20)이 프로그램가능하지 않거나 ASIC 논리 소자(24)에 의해 지원되는 요청된 프로그램가능 기능을 가지지 않은 경우, 시스템 제어기(12)는 적절한 진단(diagnostics)을 하는 부팅 프로세스 혹은 전원 인가 중에 비호환성 메모리 소자가 검출될때 통상적으로 실행하는 바와 같은 다른 초기화 프로세스를 계속할 것이다.
본 발명은 시스템(12)과 절충한 동작 모드에 응답하여 ASIC(24)에 의해 수행되는 프로그램가능 모드(28)의 일 예인 어드레스 리매핑 기능(50)을 수행하는 것과 관련된다. 이러한 예에서, 메모리 모듈(20)이 클럭과 데이터를 제외한 모든 입력 에 대한 재구동/플립 플롭(re-drive/flip-flop) 레지스터(24a)를 포함하는 레지스터형(registered) DIMM이라고 가정한다. 레지스터(24a)는 도 1에서와 같이 ASIC(24)에 집적될 수 있거나 별도로 제공될 수 있다. 그러나, 본 발명은 당업자에게 명확한 바와 같이 모듈(20)과 다른 디자인으로 구현될 수 있다. 또한, 모듈(20)이 4 뱅크 소자로 구성된 64 메가비트 SDRAM 소자의 메모리 소자(22)를 포함하는 것으로 가정한다. 마지막으로, 이러한 예를 위해, 시스템(12)이 2 뱅크 소자를 구비한 메모리 소자를 기대하거나 필요로 한다고 가정한다.
4 뱅크 소자로서, 각각의 SDRAM(22)은 12개의 어드레스 신호(A0-A11) 및 2개의 뱅크 어드레스 신호(BA0 및 BA1)를 이용한다. 그러나, 시스템(12)은 2 뱅크를 구비한 메모리 칩들을 필요로하므로, 모듈(20)로의 시스템(12) 어드레스 입력에서 제 2 뱅크 어드레스 신호 (BA1)가 빠진 단지 하나의 뱅크 어드레스 신호(BA0)와 13개의 어드레스 신호(A0-A12)로 모듈(20)을 어드레스할 것이다. 이러한 구성은 도 2의 좌측 상에 표시되어 있다.
ASIC(24)은 도 2의 우측 상에 도시한 바와 같이 최상위 어드레스 신호(이 경우 A12)를 메모리 소자(22)의 BA1 입력 핀에 연결하므로써 어드레스 리매핑 기능(50)을 수행한다. ASIC(24)은 간단한 스위치 회로에 의해 어드레스 리매핑 기능을 수행할 수 있다. RAS 시간에, 12개의 어드레스 및 하나의 뱅크 어드레스(A0-A11 및 BA0))가 BA1 신호(A12 시스템(12) 어드레스 입력으로부터 이용 가능)와 SDRAM(22)으로 제공된다. ASIC(24)은 BA0 선택 각각에 적용 가능한 BA1 어드레스를 저장할 필요가 있다. 이렇게 함으로써, ASIC(24)이 CAS 시간에 BA1 신호를 다시 전송하여 올바른 뱅크가 어드레스될 수 있도록 한다. ASIC은 임의의 편리한 메모리 위치를 사용하여 CAS에 대한 BA1 신호를 저장할 수가 있다. 이러한 예에서, SDRAM(22)내 가능한 4 뱅크 중 단지 2개만이 동시에 활성 상태임을 주목해야 한다.
비록 어드레스 리매핑 기능(50)을 도 1에서 별도의 기능 블럭(50)으로 예시하고 있으나, 이는 설명 및 이해를 쉽게 하기 위한 것이지 모듈(20)내에서 별도의 기능 혹은 회로를 나타내지 않음을 주목해야 한다. 어드레스 리매핑 기능(50)은 어드레스 신호를 메모리 소자들(22)에 인터페이스하거나 제공하는 ASIC(24)의 디자인에서 존재하는 어드레싱 회로의 일부로 구현될 수 있다.
또한, 예시적인 실시예는 한정적인 의미로 해석되지 않아야 한다. 본 발명은 상이한 구성(예를 들어, 64 메가비트 예에서, 2Mx32, 4Mx16, 8Mx8, 16Mx4)을 갖는 많은 상이한 크기의 DRAM 소자와 함께 사용될 수 있다. 8개의 뱅크를 포함하는 메모리 소자들은, 예를 들어, 4 뱅크 소자(64 메가비트 예에서, 제 3 뱅크 어드레스 신호(BA2)는 상위 어드레스(A12)의 리매핑에 의해 제공됨)를 필요로하는 시스템(12)을 위한 본 발명에서 사용될 수 있다. 따라서, 본 발명의 일반적인 일 측면에 있어서, 빠진 BA 신호에 대해 상위 어드레스 비트의 리매핑을 수행하므로써, 2N 뱅크 메모리 소자가 N 뱅크를 어드레싱하는 시스템에서 사용될 수 있다.
도 3을 참조하면, 본 발명에 따른 적절한 제어 프로세스를 제공한다. 단계(200)에서, POR 시퀀스가 수행되어 메모리 모듈(20)을 초기화 시킨다. 단계(202)에서, 시스템 제어기(12)는 비휘발성 메모리(30)에 저장되어 있는 초기 PD 데이터를 액세스한다. 전술한 실시예에서, 단계(202)는 I2C 버스(34) 및 I2C 제어기(32)를 통한 직렬 PD 판독 동작이다.
단계(204)에서, 시스템 제어기(12)는 메모리 모듈(20)의 초기 동작 모드 및 기능이 시스템 레벨 요건과 호환성이 있는지 여부를 결정한다. 결과가 긍정이면, 단계(206)에서 정규 동작이 계속된다. 결과가 부정이면, 단계(208)에서 시스템 제어기(12)는 변형된 혹은 새로운 PD 데이터를 메모리 모듈(20)에 기록하는데, 새로운 데이터는 휘발성 메모리(26)에 저장된다. 도 3 상에 점선으로 도시한 것은, PD 데이터 엔트리가 플래그 혹은 마커(marker)로 사용되어 모듈(20)이 프로그램가능 기능 혹은 모드를 지원하는지 여부를 시스템 제어기(12)에게 알려주는 시스템을 위한 관련 단계(208a)이다. 이 단계(208a)의 결과가 부정이면, 단계(210)에서 시스템은 정규 진단/구성 기능을 개시한다.
단계(212)에서, ASIC 논리 소자(24)는 변형된 PD 데이터에 의해 표시된 바와 같은 요청된 기능이 메모리 모듈(20) 상에서 지원되는지 여부를 결정한다. 긍정이면, 최신의 PD 데이터는 저장되고(단계(214)) 정규 동작(단계(206))중 후속하는 판독 동작(단계(216))시에 제공된다. 요청된 기능이 단계(212)에서 결정된 바와 같이 메모리 모듈(20)에 의해 지원되지 않은 경우, 모듈(20)이 프로그램가능하지 않은 경우에 단계(208a)로부터 진행된 경우에서와 같이 시스템은 단계(210)에서 정규 진단/구성 기능을 개시한다. 스탭(214)에서 요청된 모드 변경이 역시 수행됨을 주목해야 한다. 이때, 예를 들어, 시스템은 자체 검사(selft-test)를 수행하여 요청된 변경이 구현되었는지를 검증할 수 있다.
단계(214)는 본 발명의 예시적인 실시예(64 메가비트 칩(22)이 4 뱅크를 구비하되 2 뱅크 소자로 어드레스됨)의 어드레스 리매핑 기능(50)을 부분(214a)으로 포함할 수 있다. 그 예에서, 상위 어드레스 비트(A12)는 메모리 소자(22)로의 BA1 입력으로 리매핑된다. 이 BA1 입력은 ASIC(24)이 올바른 뱅크를 어드레스해야하는 CAS 시퀀스 및 후속 시퀀스를 위해 임시적으로 저장된다.
도 3의 예시적인 실시예가 시스템 제어기에 의한 단일 요청 단계를 포함하는 절충 처리를 예시함을 당업자는 인식할 것이다. 본 발명의 다른 관점에 따르면, 절충 처리는 호환성 있는 동작 파라미터 세트(compatible set of operating parameters)를 찾는데 있어서 시스템(12)과 ASIC(24) 간에 다수의 교환들을 포함할 수 있다. 이러한 본 발명의 측면은 메모리 모듈이 프로그램가능 피쳐를 포함하는것으로 가정한다.
도 4a 및 4b는 이러한 본 발명의 관점을 도시한다. 도 4a는 시스템(12)에 대한 적절한 처리 흐름을 도시하고 도 4b는 메모리 모듈(20), 특히, ASIC 제어(24)에대한 적절한 처리 흐름을 도시한다. 이와 다른 실시예에서 요구되는 경우, 도 3에서 식별된 기능이 다중 단계 절충 프로세스(multiple step negotiation process)를 수행하는 부가 및/혹은 대체 단계를 예시하는 도 4a 및 4b와 결합될 수 있음을 주목해야 한다.
본질적으로, 시스템 제어기(12)는 여러번 시도하여 DIMM의 프로그램가능 피쳐 내부에서 호환성 있는 구성을 찾는다. 이는 도 4a 및 4b 실시예에서 다음과 같이 수행된다. 시스템(12) 측(도 4a)에서, 시스템(12)은 단계(300)에서 버스 제어기(14a) 및 SPD 판독/기록 버스(34)를 통해 DIMM으로부터 직렬 존재 검출 데이터를 판독한다. 단계(302)에서 SPD 데이터가 메모리 모듈(20)이 시스템 요건과 호환성이 있음을 나타내는 경우, 단계(304)에서 정규 부팅을 진행한다. 단계(302)에서의 결과가 부정인 경우, 단게(306)에서 시스템(12)은 자신의 메모리 기능 요건 목록을 갱신하고, 더 이상 이용 가능한 옵션 사양이 없으면, 시스템(12)은 할당 해제(de-allocating)한 후 진단 루틴으로 진행하거나, 허용되는 경우 최종 절충된 파라미터하에서 동작할 것이다. 단계(306)에서 추가 옵션이 있는 경우, 단계(308)에서 시스템은 다음에 선택된 SPD 데이터를, 예를 들어, 본 명세서에서 전술한 바와 같은 방식으로 메모리 모듈(20)에 기록한다. 단계(308) 후에, 시스템(12)은 단계(300)로 복귀하여 가장 나중에 요청된 SPD 데이터가 DIMM에 의해 성공적으로 받아들여졌는지 여부를 검증한다.
DIMM 측에서, 예를 들어 도 4b에서와 같이, 이러한 실시예의 일 측면에 따라 ASIC(24)이 휘발성 메모리(26)에 기록 및 저장된 바와 같은 시스템(12)으로부터의 요청된 SPD 데이터를 분석하는 것은 물론, 요청된 데이터가 이용 가능하지 않은 경우 ASIC(24)은 룩업 테이블(28)로부터 식별된 바와 같은 이용 가능한 다음 옵션에 의거하여 메모리(26) 내부의 데이터를 변형한다. 그 다음, 시스템(12)은 가장 나중의 정보를 판독하여(도 4a의 단계(300)에서) 그것이 호환성이 있는지 여부를 결정한다. 따라서, 절충 프로세스는 ASIC(24) 및 시스템 제어기(12)에 의해 동적으로 구현된다. 그러므로, 도 4a 및 4b가 편의상 별도의 흐름도를 도시하고 있으나, 도 4a 및 4b의 프로세스 흐름은 함께 동작한다.
그 다음, 도 4b의 단계(400)에서 ASIC(24)은 정규 DIMM 동작 모드를 설정하고 시스템(12)에 의해 SPD 판독 동작하도록 한다. 이어서, DIMM 정규 모드가 시스템(12) 요건과 호환성이 없는 경우, 단계(402)에서 ASIC(24)은 시스템(12)에 의해 도 4a의 프로세스로부터 수행될 SPD 기록 동작 동안 대기한다. DIMM이 시스템(12)으로부터의 SPD 요청을 지원할 수 있는 경우, 단계(404)에서 프로그램은 단계(406)로 진행하고 메모리 모듈(20)은 새로운 SPD 파라미터하에서 동작한다. 단계(404)에서의 결과가 부정인 경우, 단계(408)에서 ASIC(24)은 변형된 SPD 데이터를 휘발성 메모리(26)에 기록한 후 단계(406)에서 시스템(12)에 의한 다음 SPD 데이터의 판독 동안 대기한다.
따라서 도 4a 및 4b의 프로세스는 호환성 있는 파라미터 세트가 절충될 때까지 혹은 시스템(12) 및/또는 (그들 각각의 룩업 테이블에 저장된 바와 같은) DIMM(20)의 옵션이 고갈될 때까지 계속될 수 있다.
다중 단계 절충 프로세스의 일 예로서, DIMM은 100 Mhz 클럭, CL=3, Tac=5 나노초(nanosecond)(100 M/3/5)와 같은 하드 프로그램 동작 기능(hard programmed operating function)을 가질 수 있다. (예를 들어, 룩업 테이블(28)의 일부로서 저장될 수 있는 바와 같은) DIMM SPD 지원 목록은 DIMM이 125 M/4/6(즉, 125 Mhz 클럭, CL=4 및 Tac=6), 125 M/3/6, 100 M/4/7, 100 M/3/7, 83 M/2/8, 66 M/1/7 등과 같은 상이한 모드를 채택할 수 있음을 표시할 수 있다. 반면에, 시스템(12) 요건 목록은 100 M/2/4.5, 100 M/3/6.5, 83 M/2/9, 66 M/1/12 등을 포함할 수 있다. 따라서, DIMM 및 시스템은 ASIC 및 시스템이 호환성 있는 매치(match)를 찾기 위해 그들 각각의 지원 목록을 검사하고 변형된 PD 데이터를 기록하는 다중 단계 절충 처리를 수행할 수 있다.
따라서, 본 발명은 PD 판독/기록 기능, 특히, 어드레스 리매핑 기능을 이용한 프로그램가능 메모리 모듈과의 시스템 레벨 절충을 위한 기법을 제공한다.
본 발명은 특정 실시예에 대하여 도시하고 기술하였지만, 이는 한정을 위한 것이 아니고 예시를 위한 것이며, 본 명세서에서 도시하고 기술한 특정 실시예의 다른 변경 및 변형이 첨부된 특허 청구 범위에 정의된 바와 같은 본 발명의 의도된 사상 및 범주 내에서 이루어질 수 있음이 당업자에게 명확할 것이다.
본 발명은 PD 판독/기록 기능, 특히, 어드레스 리매핑 기능을 이용한 프로그램가능 메모리 모듈과의 시스템 레벨 절충을 위한 기법을 제공한다.

Claims (26)

  1. 메모리 모듈에 있어서,
    상기 메모리 모듈과 연계된 다수의 메모리 소자와,
    프로그램가능 어드레싱 모드(programmable addressing mode)로 동작하도록 상기 메모리 모듈을 구성하는 로직 회로와,
    초기 존재 검출(PD) 데이터를 저장하는 비휘발성 메모리와,
    시스템 제어기에 의해 입력된 상기 메모리 모듈의 요청된 동작 모드에 대응하는 변형된 PD 데이터를 저장하는 휘발성 메모리와,
    상기 메모리 모듈을 상기 시스템 제어기에 인터페이스하는 버스 제어기를 포함하되,
    상기 메모리 소자의 각각은 M 뱅크로 구성되어 있고,
    상기 로직 회로는 메모리 제어기로부터 N 뱅크 메모리 소자에 대응하는 어드레스 입력 및 뱅크 어드레스 신호를 갖는 다수의 어드레스 입력 및 다수의 뱅크 어드레스 신호를 수신하고, 상기 어드레스 입력 중 적어도 하나를 상기 메모리 소자에 대한 부가적인 뱅크 어드레스 신호로 리매핑(re-mapping)하며, 상기 M과 N은 정수이고 서로 다른 것인
    메모리 모듈.
  2. 제 1 항에 있어서,
    상기 시스템 제어기는 상기 초기 PD 데이터를 판독하고 상기 변형된 PD 데이터를 상기 휘발성 메모리에 기록하도록 동작하고,
    상기 변형된 PD 데이터는 상기 시스템 제어기에 의해 요청된 상기 모듈의 어드레싱 모드에 대응하며,
    상기 요청된 어드레싱 모드가 상기 모듈내에서 이용 가능한 경우 상기 로직 회로는 상기 변형된 PD 데이터를 받아들이도록 동작하는 메모리 모듈.
  3. 제 1 항에 있어서,
    I2C 버스 제어기 및 I2C 버스를 포함하되, 상기 시스템 제어기가 메모리 전력 인가 후에 상기 비휘발성 메모리로부터 직렬 PD 데이터를 판독하고 시스템 요건과의 메모리 모듈 어드레싱 기능의 호환성을 결정하는 메모리 모듈.
  4. 제 1 항에 있어서,
    상기 시스템 제어기를 상기 모듈에 인터페이스하는 직렬 버스와 직렬 버스 제어기를 포함하여, 상기 시스템 제어기가 상기 모듈의 어드레싱 모드를 절충하기 위하여 상기 모듈의 직렬 PD 데이터를 판독 및 기록할 수 있는 메모리 모듈.
  5. 시스템 제어기와,
    메모리 모듈을 포함하되,
    상기 메모리 모듈은 그 상부에 다수의 메모리 소자와, 프로그램가능 어드레싱 모드로 동작하도록 상기 메모리 모듈을 구성하는 메모리 모듈 로직 회로를 포함하며,
    상기 메모리 소자 각각은 M 뱅크로 구성되고,
    상기 로직 회로는 상기 시스템 제어기로부터 N 뱅크 메모리 소자에 대응하는 어드레스 입력 및 뱅크 어드레스 신호를 갖는 다수의 어드레스 입력 및 다수의 뱅크 어드레스 신호를 수신하고, 상기 어드레스 입력 중 적어도 하나를 상기 메모리 소자에 대한 부가적인 뱅크 어드레스 신호로 리매핑(re-mapping)하고, 상기 M과 N은 정수이고 서로 다른 것이며, 상기 시스템 제어기는 상기 메모리 모듈의 직렬 존재 검출(PD) 데이터를 판독 및 기록하므로써 상기 메모리 모듈의 동작 모드를 절충하는
    컴퓨터 시스템.
  6. 제 17 항에 있어서,
    상기 메모리 모듈이 요청된 어드레싱 모드에 대응하는 상기 시스템 제어기에 의해 기록된 변형된 PD 데이터를 저장하는 휘발성 메모리와 초기 PD 데이터를 저장하는 비휘발성 메모리를 포함하되, 상기 휘발성 및 비휘발성 메모리가 상기 로직 회로에 의해 동작 제어되는 컴퓨터 시스템.
  7. 제 20 항에 있어서,
    상기 로직 회로는, 상기 요청된 어드레싱 모드가 상기 모듈내에서 이용 가능한 경우 상기 변형된 PD 데이터를 받아들이고, 어느 메모리가 각각의 PD 데이터 엔트리에 대하여 최신의 데이터를 저장하는지에 의거하여 상기 휘발성 및 상기 비휘발성 메모리로부터의 PD 데이터의 전달을 제어하는 컴퓨터 시스템.
  8. 제 17 항에 있어서,
    상기 논리 회로가 어드레싱 신호를 리매핑하여 상기 메모리 모듈이 상기 메모리 모듈내의 M 뱅크 메모리 칩을 이용하여 N 뱅크 어드레싱을 제공하도록 하는 컴퓨터 시스템.
  9. 지능형 메모리 모듈의 시스템 제어 방법에 있어서,
    ① 상기 모듈 상의 비휘발성 메모리로부터 존재 검출(PD) 데이터를 판독하는 단계와,
    ② 요청된 어드레싱 모드에 의거하여 변형된 PD 데이터를 휘발성 메모리에 기록하는 단계와,
    ③ 최신의 PD 데이터를 어느 메모리가 저장하고 있는지에 의거하여 상기 메모리 모듈 및 시스템 제어기 사이의 PD 데이터의 전달을 제어하는 단계
    를 포함하는 지능형 메모리 모듈의 시스템 제어 방법.
  10. N 뱅크 어드레싱을 포함하는 컴퓨터 시스템에서 M 뱅크 메모리 소자를 사용하는 방법 － 상기 M과 N은 정수이고 서로 다른 것임 － 에 있어서,
    ① 시스템 제어기로부터의 다수의 어드레스 입력 및 다수의 뱅크 어드레스 신호를 포함하는 어드레스 신호를 로직 회로에 입력하는 단계와,
    ② 상기 어드레스 입력 중 적어도 하나를 부가적인 뱅크 어드레스 신호로 리매핑하는 단계 － 상기 리매핑 단계는 상기 시스템 제어기로부터 수신된 최상위 어드레스 입력을 상기 메모리 소자의 상기 뱅크 어드레스 신호중 하나로 연결하는 단계를 포함함 －와,
    ③ 상기 어드레스 입력, 상기 뱅크 어드레스 신호, 상기 부가적인 뱅크 어드레스 신호를 상기 메모리 소자로의 입력으로 제공하는 단계
    를 포함하는
    뱅크 메모리 소자 사용 방법.
  11. 제 1 항에 있어서,
    상기 논리 회로가 메모리 제어기로부터의 최상위 어드레스 입력을 어드레스되는 메모리 소자의 부가적인 뱅크 어드레스 입력에 연결하는 메모리 모듈.
  12. 메모리 모듈에 있어서,
    상기 메모리 모듈 상의 다수의 메모리 칩과,
    선택 가능한 모드(selectable mode)로 동작하도록 상기 메모리 모듈을 구성하는 제 1 로직(logic)과,
    초기 존재 검출(presence detect : PD) 데이터를 저장하는 제 2 로직과,
    시스템 제어기로부터 수신된 메모리 모듈의 요청된 동작 모드에 대응하는 변형된 PD 데이터를 저장하는 제 3 로직
    을 포함하는 메모리 모듈.
  13. 제 29 항에 있어서,
    상기 제 2 로직은 비휘발성 메모리를 포함하고 상기 제 3 로직은 휘발성 메모리를 포함하며,
    또한, 상기 시스템 제어기는 상기 초기 PD 데이터를 판독하고 변형된 PD 데이터를 상기 휘발성 메모리에 기록하고,
    상기 변형된 PD 데이터는 시스템 제어기에 의한 상기 모듈의 요청된 동작 모드에 대응하며,
    상기 요청된 모드는 상기 모듈내에서 이용 가능한 경우 상기 제 1 로직이 상기 변형된 PD 데이터를 받아들이도록 동작하는 메모리 모듈.
  14. 제 29 항에 있어서,
    I2C 버스 제어기 및 I2C 버스를 포함하며,
    상기 시스템 제어기는 메모리 전력 인가 후에 비휘발성 메모리로부터 직렬 PD 데이터를 판독하고, 시스템 요건과의 메모리 모듈 기능의 호환성을 결정하는 메모리 모듈.
  15. 제 30 항에 있어서,
    상기 시스템 제어기가 시스템 요건에 의거하여 상기 메모리 모듈의 원하는동작 모드에 대응하는 변형된 PD 데이터를 상기 휘발성 메모리에 기록하는 메모리 모듈.
  16. 제 36 항에 있어서,
    상기 대응하는 요청된 모드가 상기 모듈내에서 이용 가능한 경우 상기 제 1 로직은 상기 변형된 PD 데이터를 받아들이도록 동작하며, 상기 요청된 모드가 이용 가능하지 않은 경우 상기 제 1 로직은 변형된 SPD 데이터를 기록하며, 상기 제 1 로직 및 시스템 제어기는 호환성 있는 동작 모드의 동적 절충을 수행하도록 동작하는 메모리 모듈.
  17. 제 29 항에 있어서,
    시스템 제어기를 상기 모듈에 인터페이스하는 직렬 버스 및 직렬 버스 제어기를 포함하여, 상기 모듈에 대한 동작 모드를 절충(negotiation)하기 위해 시스템 제어기가 상기 모듈의 직렬 PD 데이터를 판독 및 기록할 수 있는 메모리 모듈.
  18. 시스템 제어기와,
    메모리 모듈을 포함하되,
    상기 메모리 모듈이 그 상부에 다수의 메모리 칩을 구비하며 또한 선택 가능한 모드로 동작하도록 상기 메모리 모듈을 구성하는 메모리 모듈 로직 회로를 구비하며,
    상기 시스템 제어기가 상기 메모리 모듈의 직렬 존재 검출(PD) 데이터를 판독 및 기록하므로써 상기 메모리 모듈의 동작 모드를 절충
    하는 컴퓨터 시스템.
  19. 제 40 항에 있어서,
    상기 메모리 모듈이 요청된 동작 모드에 대응하는 상기 시스템 제어기에 의해 기록된 변형된 PD 데이터를 저장하는 휘발성 메모리와 초기 PD 데이터를 저장하는 비휘발성 메모리를 포함하는 컴퓨터 시스템.
  20. 지능형 메모리 모듈의 시스템 제어 방법에 있어서,
    ① 상기 모듈 상의 비휘발성 메모리로부터 존재 검출(PD) 데이터를 판독하는 단계와,
    ② 요청된 동작 모드에 의거하여 변형된 PD 데이터를 휘발성 메모리에 기록하는 단계와,
    ③ 최신의 PD 데이터를 어느 메모리가 저장하는지에 의거하여 상기 메모리 모듈과 상기 시스템 제어기 사이의 PD 데이터의 전달을 제어하는 단계
    를 포함하는 지능형 메모리 모듈의 시스템 제어 방법.
  21. 제 44 항에 있어서,
    상기 모듈상의 로직 회로가 요청된 모드가 상기 모듈 상에서 이용 가능한지 여부를 결정하고, 상기 휘발성 메모리 내부의 상기 변형된 PD 데이터를 이용하여 최신의 PD 데이터 엔트리를 유지하는 지능형 메모리 모듈의 시스템 제어 방법.
  22. 제 45 항에 있어서,
    상기 논리 회로가 상기 시스템 제어기로부터의 프로그램가능 모드에 대한 요청에 응답하여 변형된 각각의 PD 데이터 엔트리에 대한 플래그를 설정하는 지능형메모리 모듈의 시스템 제어 방법.
  23. 제 44 항에 있어서,
    호환성 있는 모드가 발견되거나 지원 목록이 고갈될 때까지 변형된 PD 데이터를 상기 휘발성 메모리에 기록하는 데 상기 시스템 제어기와 상기 메모리 모듈을사용하는 것에 의해 상기 시스템 제어기 및 상기 메모리 모듈 사이의 다중 단계 절충을 수행하는 것을 포함하는 지능형 메모리 모듈의 시스템 제어 방법.
  24. 메모리 모듈에 있어서,
    상기 메모리 모듈 상의 다수의 메모리 칩과,
    선택 가능한 모드(selectable mode)로 동작하도록 상기 메모리 모듈을 구성하는 제 1 로직(logic)과,
    초기 존재 검출(presence detect : PD) 데이터를 저장하는 제 2 로직과,
    시스템 제어기로부터 수신된 메모리 모듈의 요청된 동작 모드에 대응하는 변형된 PD 데이터를 저장하는 제 3 로직을 포함하되,
    상기 제 2 로직은 비휘발성 메모리를 포함하고 상기 제 3 로직은 휘발성 메모리를 포함하고,
    또한, 상기 시스템 제어기는 상기 초기 PD 데이터를 판독하고 변형된 PD 데이터를 상기 휘발성 메모리에 기록하도록 동작하며,
    상기 변형된 PD 데이터는 상기 시스템 제어기에 의한 상기 모듈의 요청된 동작 모드에 대응하고,
    상기 제 1 로직은 상기 요청된 모드가 상기 모듈내에서 이용 가능한 경우 상기 변형된 PD 데이터를 받아들이도록 동작하고, 최신의 PD 데이터를 어느 메모리가 저장하는 지에 의거하여 상기 휘발성 및 비휘발성 메모리로부터 상기 시스템 제어기로의 PD 데이터의 전달을 제어하도록 동작하는
    메모리 모듈.
  25. 메모리 모듈에 있어서,
    상기 메모리 모듈 상의 다수의 메모리 칩과,
    선택 가능한 모드(selectable mode)로 동작하도록 상기 메모리 모듈을 구성하는 제 1 로직(logic)과,
    초기 존재 검출(presence detect : PD) 데이터를 저장하는 제 2 로직과,
    시스템 제어기로부터 수신된 메모리 모듈의 요청된 동작 모드에 대응하는 변형된 PD 데이터를 저장하는 제 3 로직을 포함하되,
    상기 제 2 로직은 비휘발성 메모리를 포함하고 상기 제 3 로직은 휘발성 메모리를 포함하고,
    또한, 상기 시스템 제어기는 상기 초기 PD 데이터를 판독하고 변형된 PD 데이터를 상기 휘발성 메모리에 기록하도록 동작하며,
    상기 변형된 PD 데이터는 상기 시스템 제어기에 의한 상기 모듈의 요청된 동작 모드에 대응하고,
    상기 제 1 로직은 상기 요청된 모드가 상기 모듈내에서 이용 가능한 경우 상기 변형된 PD 데이터를 받아들이도록 동작하고, 최신의 PD 데이터를 어느 메모리가 저장하는 지에 의거하여 상기 휘발성 및 비휘발성 메모리로부터 상기 시스템 제어기로의 PD 데이터의 전달을 제어하도록 동작하며,
    상기 제 3 로직은 변형된 PD 데이터가 상기 시스템 제어기에 의해 상기 휘발성 메모리로부터 판독되도록 각각의 변형된 PD 데이터 엔트리에 대해 플래그를 설정하는
    메모리 모듈.
  26. 지능형 메모리 모듈의 시스템 제어 방법에 있어서,
    ① 상기 모듈 상의 비휘발성 메모리로부터 존재 검출(PD) 데이터를 판독하는 단계와,
    ② 요청된 동작 모드에 의거하여 변형된 PD 데이터를 휘발성 메모리에 기록하는 단계와,
    ③ 최신의 PD 데이터를 어느 메모리가 저장하는지에 의거하여 상기 메모리 모듈과 상기 시스템 제어기 사이의 PD 데이터의 전달을 제어하는 단계를 포함하되,
    상기 모듈상의 로직 회로가 요청된 모드가 상기 모듈 상에서 이용 가능한지 여부를 결정하고, 상기 휘발성 메모리 내의 상기 변형된 PD 데이터를 이용하여 최신의 PD 데이터 엔트리를 유지하는 지능형 메모리 모듈의 시스템 제어 방법.
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