CN107369473B - 存储系统及其操作方法 - Google Patents

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Abstract

一种存储系统包括：多个存储器件，所述多个存储器件的一个存储器件包括未修复的缺陷存储单元；控制总线，所述控制总线被多个存储器件共享；多个数据总线，所述多个数据总线被分配给多个存储器件的每个存储器件；以及存储器控制器，所述存储器控制器经由控制总线和多个数据总线而与所述多个存储器件进行通信，包括未修复的缺陷存储单元的存储器件的控制延时被设置得不同于其它存储器件的控制延时，其中控制延时被用于识别控制总线的控制信号。

Description

存储系统及其操作方法
相关申请的交叉引用
本申请要求2016年5月13日提交的申请号为10-2016-0058755的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的各种实施例总体而言涉及一种存储系统。
背景技术
通常，随着存储器件容量的增加，制造没有任何缺陷存储单元的存储器件变得更加困难。
为了处理这个问题，冗余存储单元被用在存储器件内以代替缺陷存储单元。用冗余存储单元代替缺陷存储单元的技术被认为是修复缺陷存储单元。然而，当缺陷存储单元的数量大于冗余存储单元的数量时，一些缺陷存储单元被剩下未修复。当存储器件包括未修复的缺陷存储单元时，存储器件通常不再可用，并且被废弃或丢弃。
发明内容
本发明的实施例涉及一种存储系统及其操作方法，其使得尽管存储器件包括未修复的缺陷存储单元但仍继续使用该存储器件而不是废弃该存储器件成为可能。
根据本发明的一个实施例，一种存储系统包括：多个存储器件，所述多个存储器件中的一个存储器件包括未修复的缺陷存储单元；控制总线，所述控制总线被多个存储器件共享；多个数据总线，所述多个数据总线被分配给多个存储器件的每个存储器件；以及存储器控制器，所述存储器控制器经由控制总线和多个数据总线而与所述多个存储器件进行通信，包括未修复的缺陷存储单元的存储器件的控制延时(latency)被设定为不同于其它存储器件的控制延时，其中控制延时被用于识别控制总线的控制信号。
所述存储器控制器可以包括映射单元，所述映射单元将所述未修复的缺陷存储单元映射到正常存储单元。
当所述存储器控制器将对应于与缺陷存储单元设置在相同位置的存储单元的第一地址传输到其它存储器件时，通过所述映射单元映射的第二地址被传输到包括未修复的缺陷存储单元的存储器件。
所述存储器控制器可以经由控制总线以第一控制延时来传输第一地址，并且经由控制总线以不同于第一控制延时的第二控制延时来传输第二地址。
当所述存储器控制器将对应于非与缺陷存储单元设置在相同位置的存储单元的存储单元的地址传输到其它存储器件时，相同地址可以被传输到包括未修复的缺陷存储单元的存储器件。
控制信号可以包括芯片选择信号、命令信号和地址信号，而控制延时可以是表示所述芯片选择信号与其它控制信号之间的时差的命令地址延时。
存储器控制器还可以包括：主机接口，所述主机接口用于与主机进行通信；调度单元，所述调度单元判定用于处理从所述主机传输的请求的处理顺序；命令发生单元，所述命令发生单元产生被施加到多个存储器件的命令；以及存储器接口，所述存储器接口用于与多个存储器件进行通信。
在其它存储器件中的缺陷存储单元可以被全部修复。
根据本发明的另一个实施例，一种用于操作存储系统的方法，所述存储系统包括多个存储器件和存储器控制器，所述存储器控制器经由控制总线和多个数据总线而与所述多个存储器件进行通信，所述多个数据总线被分配给所述多个存储器件中的每个存储器件，所述方法包括：存储器控制器设定多个存储器件中包括未修复的缺陷存储单元的存储器件的命令地址延时为第一值；存储器控制器设定其它存储器件的命令地址延时为不同于第一值的第二值；存储器控制器经由所述控制总线以第二值的命令地址延时传输命令和第一地址，以访问其它存储器件；以及当在存储器控制器经由所述控制总线以第二值的命令地址延时传输命令和第一地址以访问其它存储器件的过程中设置在与未修复的缺陷存储单元相同位置的存储单元被访问时，存储器控制器经由所述控制总线传输具有第二值的命令地址延时的命令和不同于第一地址的第二地址以访问包括未修复的缺陷存储单元的存储器件。
所述方法还可以包括：当在存储器控制器经由所述控制总线以第二值的命令地址延时传输命令和第一地址以访问其它存储器件的过程中与未修复的缺陷存储单元没有设置在相同位置的存储单元被访问时，存储器控制器经由所述控制总线传输具有第二值的命令地址延时的命令和第一地址以访问包括未修复的缺陷存储单元的存储器件。
第二地址可以是包括未修复的缺陷存储单元的存储器件中用于代替缺陷存储单元的存储单元的地址。
附图说明
图1是图示在存储器件的每个动态随机存取存储器寻址(PDA)模式中的模式寄存器设置(MRS)的操作的时序图。
图2是图示存储器件的命令地址延时(CAL)的时序图。
图3是图示根据本发明的一个实施例的存储系统的框图。
图4是描述根据本发明的一个实施例的图3所示的存储系统的操作的流程图。
图5是图示图4的操作S412和S413的时序图。
图6是图示当正常存储器件的CAL和包括未修复的缺陷存储单元的存储器件的CAL被不同设置时存储系统的操作的时序图。
图7是图示用在图3的存储系统内的存储器控制器的一个实施例的框图。
具体实施方式
下面将参照附图来更详细地描述本发明的示例性实施例。然而，本发明可以以不同的形式来实施，而不应当被解释为局限于本文中所阐述的实施例。相反地，这些实施例被提供以使得本公开将彻底且完整，并且将本发明充分地传达给本发明所属的领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。
将理解的是，虽然在本文中可以使用术语“第一”、“第二”和“第三”等来描述各种元件，但这些元件不受这些术语的限制。这些术语是用来将一个元件与另一元件区分开。因此，下面描述的第一元件也可以被称作第二元件或第三元件而不脱离本发明的精神和范围。
附图不一定按照规定比例，在某些情况下，为了更清楚地图示实施例的各种元件，比例可能被夸大了。例如，在附图中，为了图示方便，元件的尺寸和元件之间的间隔相比于真实尺寸和间隔可以被夸大。
应进一步理解，当将一元件称作“连接至”或“耦接至”另一元件时，其可以直接在该另一元件上、直接连接至或耦接至该另一元件，或者，还可能存在一个或更多个中间元件。此外，也可以理解，当一个元件称作在两个元件“之间”时，可以是两个元件之间仅有一个元件，或者也可以存在一个或更多个中间元件。
空间相对术语(诸如“下面”、“下方”、“下”、“上方”、“上”等)可以为了便于描述而在此用以描述如附图所示的一个元件或一个特征与其它元件或其它特征之间的关系。将理解地是，除了附图中描绘的方位之外，空间相对术语意在还包含在制造、使用或操作中器件的不同方位。例如，如果附图中的器件被翻转，那么被描述为在其它元件或特征“下方”或“下面”的元件将位于所述其它元件或特征的“上方”。器件可以是其它取向(旋转90度或在其它方位)，并且因此解释本文所用的空间相对描述。
本文中使用的术语仅用于描述特定实施例的目的，而非意在限制本发明。如本文中所用，除非上下文清楚地另外指出，否则单数形式意在也包括复数形式。还将理解的是，术语“包含”、“包含有”、“包括”和“包括有”用在本说明书中时表示存在声称的元件，但不排除一个或更多个其它元件的存在或添加。如本文中所用，术语“和/或”包括一个或更多个相关联的列出项的任何组合和所有组合。
除非另外定义，否则本文中所使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域技术人员鉴于本公开而通常所理解的意思相同的意思。还将理解的是，诸如在通用词典中定义的术语应当被解释为具有与它们在本公开和相关领域的背景中的意思一致的意思，而将不以理想化或过度形式化的意义来解释，除非本文中明确如此定义。
在下面的描述中，阐述了大量具体细节以提供对本发明的透彻理解。本发明可以在无这些具体细节中的一些或全部的情况下实施。在其它情况下，未详细描述公知的工艺结构和/或工艺，以免不必要地混淆本发明。
还应注意，在某些情况下，对于相关领域的技术人员明显的是，相关于一个实施例描述的元件(也称为特征)可以单独使用或者与其它实施例的其它元件组合使用，除非另外具体说明。
下面，将参考附图详细地描述本发明的各种实施例。
图1是图示在存储器件的PDA模式中的模式寄存器设置(MRS)的操作的时序图。
在PDA模式中，对每个存储器件执行独立的MRS操作。在PDA模式中，MRS命令的有效性可以基于第0数据焊盘DQ0的信号电平来确定。当从MRS命令的施加起经过写入延时WL以后第0数据焊盘DQ0的信号电平是0时，判定施加的MRS命令是有效的。根据下面的等式WL＝AL+CWL，写入延时WL等于附加延时AL加CAS写入延时，其中AL表示附加延时，CWL表示CAS写入延时，并且CAS表示列地址选通。当从MRS命令的施加起经过写入延时WL以后第0数据焊盘DQ0的信号电平是1时，判定施加的MRS命令是无效的，并因此被忽略。
参考图1，MRS命令MRS在时刻“101”被施加到存储器件。当从时刻“101”起经过的时间变得与写入延时WL(WL＝AL+CWL)相等时，第0数据焊盘DQ0的信号电平在时刻“102”转变为“0”持续预定时间。因此，在时刻“101”施加的MRS命令被判定为是有效的，而存储器件从时刻“103”开始在MRS命令周期tMRD_PDA的期间利用与MRS命令一起输入的地址(未示出)执行设置操作。
如果第0数据焊盘DQ0的信号电平在时刻“102”维持到“1”，则在时刻“101”施加的MRS命令被判定为无效，并因此被忽略。换言之，存储器件的设置操作不被执行。
根据本发明的一个实施例，在PDA模式中，不同地设置共享用于传输命令和地址的控制总线的多个存储器件是可能的。
图2是图示存储器件的命令地址延时(CAL)的时序图。
CAL表示芯片选择信号CS与其它信号之间的时差。芯片选择信号CS可以是经由控制总线CMD/ADDR_BUS传输的控制信号中的参考信号。存储器件仅将从芯片选择信号CS的施加起经过对应于CAL的时间以后输入的控制信号识别为有效的。CAL的值可以通过MRS来设置。
图2图示CAL被设定为值3的情况，所述值3意味着3个时钟周期。在时刻“202”，即，在逻辑低电平的芯片选择信号CS被施加到选中的存储器件时的时刻“201”以后经过三个时钟周期的时刻，除了芯片选择信号CS之外的命令CMD和地址ADDR被施加到选中的存储器件。然后存储器件将在时刻“202”施加的命令CMD和地址ADDR识别为有效的。选中的存储器件将除时刻“202”(在施加芯片选择信号CS的时刻“201”以后经过三个时钟周期的时刻)之外的任何时刻施加到其的任何其它命令CMD和地址ADDR识别为无效。
选中的存储器件也将在时刻“204”和时刻“206”施加到其的命令CMD和地址ADDR识别为有效的，其中时刻“204”和时刻“206”分别是芯片选择信号CS被施加到选中的存储器件时的时刻“203”和时刻“205”以后经过三个时钟周期的时刻。
图3图示根据本发明的一个实施例的存储系统。
参考图3，存储系统包括四个存储器件310_0到310_3、控制总线CMD/ADDR_BUS、四个数据总线DATA_BUS0到DATA_BUS3(每个存储器件对应一个数据总线)以及存储器控制器320。尽管图3的实施例示出四个存储器件，本发明不仅限于这种方式。在其它实施例中，多个存储器件可以被使用，例如2、3、5或更多个存储器件可以被使用，并且被共同的存储器控制器来控制。
控制信号可以经由控制总线CMD/ADDR_BUS而从存储器控制器320传输到存储器件310_0到310_3。控制信号可以包括命令CMD、地址ADDR以及时钟CK。例如，命令CMD可以包括激活信号ACT、行地址选通信号RAS、列地址选通信号CAS以及芯片选择信号CS。尽管芯片选择信号CS被包括在命令CMD中，但为了突出而将芯片选择信号CS在图3中单独图示。地址ADDR可以包括多个信号。例如，地址ADDR可以包括多位存储体组地址、多位存储体地址以及多位正常地址。为了存储器件310_0到310_3的同步，时钟CK可以被从存储器控制器320传输到存储器件310_0到310_3。时钟CK可以用包括正时钟CK_t和负时钟CK_c的差分方案来传输，其中负时钟CK_c为正时钟CK_t的反相版。
数据总线DATA_BUS0到DATA_BUS3可以被分别分配给存储器件310_0到310_3，而且可以分别在存储器控制器320和存储器件310_0到310_3之间传输数据。每个数据总线DATA_BUS0到DATA_BUS3可以包括四个数据传输线DATA00到DATA03、DATA10到DATA13、DATA20到DATA23以及DATA30到DATA33。用于每个数据总线的每个数据传输线DATA00到DATA03、DATA10到DATA13、DATA20到DATA23以及DATA30到DATA33可以耦接至相应的存储器件310_0到310_3的数据焊盘DQ0到DQ3的相应的数据。例如，第一数据总线DATA_BUS0的数据传输线DATA00、DATA01、DATA02和DATA03耦接至第一存储器件310_0的相应的数据焊盘DQ0、DQ1、DQ2和DQ3。
为了图示本发明，让我们假定存储器件310_0到310_3中的一个存储器件可以包括未修复的缺陷存储单元。例如，假定存储器件310_2中第三存储体的第34个字线的存储单元是有缺陷的而且仍然未修复。存储器件310_0到310_3可以被包括在诸如双列直插式存储器模块(DIMM)的存储器模块中。
存储器控制器320可以经由控制总线CMD/ADDR_BUS控制存储器件310_0到310_3，而且可以经由相应的数据总线DATA_BUS0到DATA_BUS3来执行与每个存储器件310_0到310_3的数据通信。存储器控制器320可以被包括在诸如中央处理单元(CPU)、图形处理单元(GPU)、应用处理器(AP)等的处理器中。在一个实施例中，存储器控制器320可以被制造为独立芯片。在另一个实施例中，存储器控制器320可以被安装在存储器模块上。
存储器控制器320可以设置包括未修复的缺陷存储单元的存储器件310_2的延时值，所述延时值被用于识别控制总线CMD/ADDR_BUS的信号，所述控制总线CMD/ADDR_BUS的信号不同于其它存储器件310_0、310_1和310_3的信号。这样，尽管存储器件310_2包含未修复的缺陷存储单元，但是继续使用存储器件310_2而不是废弃存储器件310_2是可能的。下面，将参考图4到图6来详细描述这些。
图4是描述图3所示的存储系统的操作的流程图。
图5是图示图4的操作S412和S413的时序图。
参考图4，存储系统可以包括第一操作S410和访问存储器件310_0到310_3的第二操作S420，其中在所述第一操作S410中存储器控制器320设置包括未修复的缺陷存储单元的存储器件310_2和其它存储器件310_0、310_1和310_3之间的不同延时。
在第一操作S410的步骤S411，存储器控制器320可以通过施加表示MRS的命令CMD的组合以及施加表示进入PDA模式的地址ADDR的组合来控制存储器件310_0到310_3进入PDA模式。
在第一操作S410的步骤S412，在PDA模式中，与存储器件310_0、310_1和310_3的控制总线CMD/ADDR_BUS相对应的延时(即CAL)可以被设定为“0”。步骤S412的操作可以按如下来执行：施加表示MRS的命令CMD的组合、施加表示CAL设定为“0”的地址ADDR的组合、以及从施加命令CMD的组合和地址ADDR的组合的时刻起经过与写入延时WL(WL＝AL+CWL)相对应的时间以后将“0”电平的信号施加到与存储器件310_0、310_1和310_3的第0数据焊盘DQ0相对应的数据传输线DATA00、DATA10和DATA30。
参考图5，示例了命令CMD和用于设定CAL为“0”的地址ADDR在时刻“501”被施加到存储器件310_0、310_1和310_3，以及数据传输线DATA00、DATA10和DATA30在从时刻“501”起经过写入延时WL时的时刻“502”具有“0”信号电平。由于数据传输线DATA20在时刻“502”具有“1”信号电平，因此包括未修复的缺陷存储单元的存储器件310_2忽略在时刻“501”施加的命令CMD和地址ADDR。
在第一操作S410的步骤S413，在PDA模式中，与包括未修复的缺陷存储单元的存储器件310_2的控制总线CMD/ADDR_BUS相对应的延时(即CAL)可以被设定为“1”。步骤S413的操作可以按如下执行：施加表示MRS的命令CMD的组合、施加表示CAL设定为“1”的地址ADDR的组合、以及从施加命令CMD的组合和地址ADDS的组合的时刻起经过与写入延时WL(WL＝AL+CWL)相对应的时间以后将“0”电平的信号施加到与存储器件310_2的第0数据焊盘DQ0相对应的数据传输线DATA20。
参考图5，示例了命令CMD和用于设定CAL为“1”的地址ADDR在时刻“503”被施加到包括未修复的缺陷存储单元的存储器件，以及数据传输线DATA20在从时刻“503”起经过写入延时WL时的时刻“504”具有“0”信号电平。由于数据传输线DATA00、DATA10和DATA30在时刻“504”具有“1”信号电平，因此正常存储器件310_0、310_1和310_3忽略在时刻“503”施加的命令CMD。尽管图5示出了存储器件310_0、310_1和310_3的CAL被设定为“0”以后存储器件310_2的CAL被设定为“1”，但是对本领域技术人员明显的是顺序可以改变。
由于正常存储器件310_0、310_1和310_3的CAL和包括未修复的缺陷存储单元的存储器件310_2的CAL被不同设置，因此在第二操作S420的步骤S421，存储器控制器320可以通过在芯片选择信号CS被施加到正常存储器件310_0、310_1和310_3的时刻施加命令CMD和地址ADDR来访问正常存储器件310_0、310_1和310_3，以及在第二操作S420的步骤S422，存储器控制器320可以通过在从芯片选择信号CS被施加到存储器件310_2的时刻起经过一个时钟周期的时刻施加命令CMD和地址ADDR来访问包括未修复的缺陷存储单元的存储器件310_2。换言之，尽管存储器件310_0到310_3共享控制总线CMD/ADDR_BUS，但是将不同地址施加到正常存储器件310_0、310_1和310_3以及包括未修复的缺陷存储单元的存储器件310_2是可能的。
图6是图示当正常存储器件310_0、310_1和310_3的CAL和包括未修复的缺陷存储单元的存储器件310_2的CAL被不同设置时存储系统的操作的时序图。
参考图6，在时刻“601”，芯片选择信号CS可以被使能以及同时通过设定CAL为“0”来表示，命令和地址CA1可以经由控制总线CMD/ADDR_BUS被施加到多个存储器件310_0到310_3。命令和地址CA1可以被用于存储器控制器320以控制正常存储器件310_0、310_1和310_3，并且因此可以被包括未修复的缺陷存储单元的存储器件310_2忽略。在从芯片选择信号CS被使能的时刻起经过一个时钟周期的时刻“602”(通过设定CAL为“1”来表示)，命令和地址CA2可以经由控制总线CMD/ADDR_BUS被施加到多个存储器件310_0到310_3。命令和地址CA2可以被用于存储器控制器320以控制包括未修复的缺陷存储单元的存储器件310_2，并且因此可以被正常存储器件310_0、310_1和310_3忽略。
在大多数情况下，存储器控制器320可以将相同的命令和相同的地址传输到正常存储器件310_0、310_1和310_3和包括未修复的缺陷存储单元的存储器件310_2。换言之，在大多数情况下，命令和地址CA1与命令和地址CA2可以是相同的。
然而，当施加到正常存储器件310_0、310_1和310_3的命令和地址CA1表示与存储器件310_2的未修复的缺陷存储单元相同的位置(例如，正常存储器件310_0、310_1和310_3中第三存储体的第34字线的存储单元)时，命令和地址CA2可以不同于命令和地址CA1。在这种情况下，命令和地址CA2可以改变为表示正常存储单元而非缺陷存储单元。例如，命令和地址CA2可以改变为表示包括未修复的缺陷存储单元的存储器件310_2中的第三存储体的最后字线。
如上所示，只有当存储器件310_2的未修复的缺陷存储单元将要被访问时，存储器控制器320才将不同于用于正常存储器件310_0、310_1和310_3的地址的地址施加到包括未修复的缺陷存储单元的存储器件310_2。用这种方式，使用包括未修复的缺陷存储单元的存储器件310_2而不是废弃存储器件310_2成为可能。
图7示出存储器控制器320的一个实施例。参考图7，存储器控制器320可以包括通过内部总线电耦接的主机接口710、调度单元720、命令发生单元730、映射单元740以及存储器接口750。
主机接口710提供存储器控制器320与主机之间的接口。经由主机接口710，来自主机的请求可以被接收到存储器控制器320，而请求的处理结果可以被传输到主机。
调度单元720可以判定用于将从主机提供的请求传输到存储器件310_0到310_3的顺序。为了提高存储器件310_0到310_3的性能，调度单元720可以以不同于从主机接收请求的顺序来安排请求被传输到存储器件310_0到310_3。例如，尽管主机首先请求存储器件310_0到310_3执行读取操作然后执行写入操作，但是调度单元720可以安排操作顺序使得写入操作在读取操作之前被执行。
命令发生单元730可以以由调度单元720判定的操作顺序来产生将被施加到存储器件310_0到310_3的命令。
映射单元740可以将未修复的缺陷存储单元映射到包括未修复的缺陷存储单元的存储器件310_2内的正常存储单元。具体地说，对于主机请求访问存储器件310_2的未修复的缺陷存储单元的情况，映射单元740可以将未修复的缺陷存储单元的地址映射到正常存储单元的地址，使得存储器件310_2中正常存储单元代替未修复的缺陷存储单元。例如，当主机请求访问耦接至存储器件310_2内第三存储体的第34字线的未修复的缺陷存储单元时，映射单元740可以产生第三存储体的最后字线的地址，最后字线的地址被映射到存储器件310_2内第三存储体的第34字线。对于执行操作的映射单元740，映射单元740应该具有关于在存储器件310_0到310_3中哪个存储器件具有未修复的缺陷存储单元的信息以及关于在那个存储器件内未修复的缺陷存储单元的位置的信息。这些信息可以在存储系统被制造时输入映射单元740。另外，在存储器件310_0到310_3的初始化操作期间将关于未修复的缺陷存储单元的信息从存储器件310_0到310_3传输到存储器控制器320并且将所述信息储存在映射单元740是可能的。
存储器接口750使存储器控制器320经由控制总线CMD/ADDR_BUS和数据总线DATA_BUS0到DATA_BUS3而与存储器件310_0到310_3进行通信成为可能。由于包括未修复的缺陷存储单元的存储器件310_2的CAL不同于正常存储器件310_0、310_1和310_3的CAL来设置，因此存储器接口750可以根据图6描述的方式来控制控制总线CMD/ADDR_BUS。通过使用不同CAL，存储器接口750可以控制用于包括未修复的缺陷存储单元的存储器件310_2的数据总线DATA_BUS2的时序以及用于正常存储器件310_0、310_1和310_3的数据总线DATA_BUS0、DATA_BUS1和DATA_BUS3的时序。总之，在经由数据总线DATA_BUS0、DATA_BUS1和DATA_BUS3的数据通信以后控制经由数据总线DATA_BUS2的数据通信被执行一个时钟是可能的。
根据本发明的实施例，包括未修复的缺陷存储单元的存储器件可以被使用而不是被废弃。
虽然已经就上述的特定实施例对本发明进行了描述，但是对本领域技术人员明显的是：在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以做出各种改变和修改。

Claims (19)

1.一种存储系统，包括：
多个存储器件；
公共控制总线，所述公共控制总线被多个存储器件共享；
多个数据总线，每个所述数据总线被分配给所述多个存储器件之中相应的存储器件；以及
存储器控制器，所述存储器控制器适用于：经由公共控制总线和所述多个数据总线来与所述多个存储器件进行通信，
其中，所述多个存储器件之中包括未修复的缺陷存储单元的缺陷存储器件的第二控制延时被设置得不同于正常存储器件的第一控制延时，以及
其中，正常存储器件和缺陷存储器件分别经由第一控制延时和第二控制延时来识别控制总线的控制信号。
2.如权利要求1所述的存储系统，其中，所述存储器控制器包括映射单元，所述映射单元适用于：将所述未修复的缺陷存储单元映射到所述缺陷存储器件的正常存储单元。
3.如权利要求2所述的存储系统，其中，当所述存储器控制器将表示与所述未修复的缺陷存储单元相同位置的第一地址提供给所述正常存储器件时，所述存储器控制器将表示通过所述映射单元映射的所述正常存储单元的第二地址提供给所述缺陷存储器件。
4.如权利要求3所述的存储系统，其中，所述存储器控制器经由控制总线根据所述第一控制延时来传输第一地址，并且经由控制总线根据所述第二控制延时来传输第二地址。
5.如权利要求3所述的存储系统，其中，当所述存储器控制器将表示与所述未修复的缺陷存储单元不同位置的第一地址提供给所述正常存储器件时，所述存储器控制器将所述第一地址提供给所述缺陷存储器件。
6.如权利要求1所述的存储系统，
其中，所述控制信号包括芯片选择信号、命令信号和地址信号，以及
其中，所述第一控制延时和所述第二控制延时中的每个控制延时是命令地址延时，所述命令地址延时表示所述芯片选择信号与其它控制信号之间的时差。
7.如权利要求2所述的存储系统，其中，所述存储器控制器还包括：
主机接口，所述主机接口用于与主机进行通信；
调度单元，所述调度单元适用于：判定用于处理从所述主机传输的请求的处理顺序；
命令发生单元，所述命令发生单元适用于：产生要被施加到所述多个存储器件的命令；以及
存储器接口，所述存储器接口用于与所述多个存储器件进行通信。
8.如权利要求1所述的存储系统，其中，所述正常存储器件包括已修复的缺陷存储单元。
9.如权利要求1所述的存储系统，其中，所述多个存储器件是DRAM存储器。
10.一种用于操作存储系统的方法，所述存储系统包括多个存储器件和存储器控制器，所述存储器控制器经由控制总线和多个数据总线来与所述多个存储器件进行通信，每个数据总线被分配给所述多个存储器件之中相应的存储器件，所述方法包括：
设定所述多个存储器件之中的正常存储器件的命令地址延时为第一值；
设定所述多个存储器件之中的包括未修复的缺陷存储单元的缺陷存储器件的命令地址延时为不同于第一值的第二值；
经由所述控制总线根据第一值来传输命令和第一地址，从而访问所述正常存储器件；以及
当所述第一地址表示与未修复的缺陷存储单元相同位置时，经由所述控制总线根据第二值来传输所述命令和不同于第一地址的第二地址，从而访问所述缺陷存储器件，
其中，所述第二地址表示所述缺陷存储器件中用于代替缺陷存储单元的正常存储单元的位置。
11.如权利要求10所述的方法，其中，设定步骤和传输步骤通过所述控制器来执行。
12.如权利要求11所述的方法，还包括：当所述第一地址表示非所述未修复的缺陷存储单元的存储单元的位置时，所述控制器经由所述控制总线根据第二值来传输所述命令和第一地址，从而访问缺陷存储器件。
13.一种存储系统，包括：
多个存储器件；
存储器控制器，所述存储器控制器适用于：与所述多个存储器件进行通信，以及设定所述多个存储器件之中的包括未修复的缺陷存储单元的缺陷存储器件的第二控制延时不同于所述多个存储器件之中的正常存储器件的第一控制延时，以及
其中，所述正常存储器件和所述缺陷存储器件分别通过所述第一控制延时和所述第二控制延时来识别控制总线的控制信号。
14.如权利要求13所述的存储系统，还包括：
公共控制总线，所述公共控制总线被所述多个存储器件共享；以及
多个数据总线，每个数据总线被分配给所述多个存储器件之中相应的存储器件，
其中，所述存储器控制器经由所述公共控制总线和与存储器件相对应的数据总线来与所述多个存储器件中的存储器件进行通信。
15.如权利要求13所述的存储系统，其中，所述存储器控制器包括映射单元，所述映射单元适用于：将所述未修复的缺陷存储单元映射到所述缺陷存储器件的正常存储单元。
16.如权利要求15所述的存储系统，其中，当所述存储器控制器将表示与所述未修复的缺陷存储单元相同位置的第一地址提供给所述正常存储器件时，所述存储器控制器将表示通过所述映射单元映射的所述正常存储单元的第二地址提供给所述缺陷存储器件。
17.如权利要求16所述的存储系统，其中，所述存储器控制器经由所述控制总线根据第一控制延时来传输第一地址，以及经由所述控制总线根据第二控制延时来传输第二地址。
18.如权利要求17所述的存储系统，其中，当所述存储器控制器将表示与所述未修复的缺陷存储单元不同位置的第一地址提供给所述正常存储器件时，所述存储器控制器将第一地址提供给所述缺陷存储器件。
19.如权利要求13所述的存储系统，其中，所述多个存储器件是DRAM存储器。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10185674B2 (en) * 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
KR102416929B1 (ko) * 2017-11-28 2022-07-06 에스케이하이닉스 주식회사 메모리 모듈 및 메모리 모듈의 동작 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6512708B1 (en) * 2001-10-16 2003-01-28 United Microelectronic Corporation Placement and routing for wafer scale memory
US7222224B2 (en) * 2004-05-21 2007-05-22 Rambus Inc. System and method for improving performance in computer memory systems supporting multiple memory access latencies
CN100440854C (zh) * 2004-06-25 2008-12-03 中国科学院计算技术研究所 一种网络处理器的数据包接收接口部件及其存储管理方法
KR101131557B1 (ko) * 2010-04-30 2012-04-04 주식회사 하이닉스반도체 반도체 메모리 장치의 리페어 회로 및 리페어 방법
EP2783367A4 (en) * 2011-11-25 2015-07-22 Conversant Intellectual Property Man Inc STORAGE SYSTEM AND METHOD WITH STACKED STORAGE DICES
KR20130098039A (ko) * 2012-02-27 2013-09-04 삼성전자주식회사 패키징 후에 발생되는 특성 결함을 구제하는 반도체 장치
KR20140108938A (ko) * 2013-03-04 2014-09-15 삼성전자주식회사 반도체 메모리를 액세스하는 액세스 방법 및 반도체 회로
KR102136396B1 (ko) 2013-08-30 2020-07-22 삼성전자주식회사 디램의 배드 페이지 관리 기능을 갖는 디램 콘트롤러 및 그에 따른 배드 페이지 관리방법
KR20150040481A (ko) * 2013-10-07 2015-04-15 에스케이하이닉스 주식회사 메모리 장치, 메모리 장치 및 메모리 시스템의 동작방법
KR20150145465A (ko) * 2014-06-19 2015-12-30 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법

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