KR20150145465A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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KR20150145465A
KR20150145465A KR1020140074955A KR20140074955A KR20150145465A KR 20150145465 A KR20150145465 A KR 20150145465A KR 1020140074955 A KR1020140074955 A KR 1020140074955A KR 20140074955 A KR20140074955 A KR 20140074955A KR 20150145465 A KR20150145465 A KR 20150145465A
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최지훈
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에스케이하이닉스 주식회사
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Abstract

메모리 시스템은, 데이터 버스; 제어 버스; 상기 데이터 버스와 상기 제어 버스를 공유하고, 상기 제어 버스의 제어 신호들을 인식하기 위한 레이턴시가 서로 다른 다수의 메모리 장치; 및 상기 데이터 버스와 상기 제어 버스를 이용해 상기 다수의 메모리 장치를 제어하는 콘트롤러를 포함할 수 있다.

Description

메모리 시스템 및 이의 동작 방법 {MEMORY SYSTEM AND OPERATION METHOD OF THE SAME}
본 발명은 메모리 시스템에 관한 것이다.
대부분의 경우에, 메모리 장치를 제어하기 위한 콘트롤러와 메모리 장치들은 1:다수로 연결된다.
도 1의 (a)와 같이 콘트롤러(100)와 메모리 장치(110_0) 간의 제어 버스(CMD/ADDR_BUS0, 커맨드와 어드레스가 전송되는 버스)와 데이터 버스(DATA_BUS0)와 콘트롤러(100)와 메모리 장치(110_1) 간의 제어 버스(CMD/ADDR_BUS1)와 데이터 버스(DATA_BUS1)가 분리되어 있는 경우에, 콘트롤러(100)는 메모리 장치(110_0)와 메모리 장치(110_1)에 완벽히 분리된 동작을 지시할 수 있다. 예를 들어, 메모리 장치(110_0)에서는 리드(read) 동작이 수행되는 도중에 메모리 장치(110_1)에서는 라이트(write) 동작이 수행될 수 있다.
도 1의 (b)와 같이 메모리 장치들(110_0, 110_1) 간에 제어 버스(CMD/ADDR_BUS)와 데이터 버스(DATA_BUS)가 공유되는 경우에는, 적어도 메모리 장치들(110_0, 110_1)을 구별하기 위한 신호들(CS0, CS1)을 전송하기 위한 라인들이 구비된다. 즉, 제어 버스(CMD/ADDR_BUS)의 신호들 중 일부의 신호들(CS0, CS1)을 전송하기 위한 라인들은 공유되지 못하고 메모리 장치(110_0, 110_1)별로 구비되어 있어야 한다. 이 경우에는 메모리 장치들(110_0, 110_1) 중 신호들(CS0, CS1)에 의해 선택된 메모리 장치가 제어 버스(CMD/ADDR_BUS)가 지시하는 동작을 수행하며, 데이터 버스(DATA_BUS)를 통해 콘트롤러(100)와 신호를 주고 받을 수 있다. 참고로, 신호들(CS0, CS1)은 커맨드 신호의 일종으로 제어 버스(CMD/ADDR_BUS)로 전달되는 신호들에 속하지만, 제어 버스(CMD/ADDR_BUS)로 전달되는 다른 신호들과는 다르게 메모리 장치들(110_0, 110_1) 마다 별도로 배정되므로 도 1에서도 별도로 도시했다.
콘트롤러와 연결되는 메모리 장치들의 개수가 증가함에 따라, 필요한 배선의 개수가 증가할 수밖에 없는데, 이는 시스템 설계의 어려움을 증가시키고 제조 비용을 증가시킨다는 문제가 있다.
본 발명의 실시예들은, 콘트롤러와 메모리 장치들 간의 배선의 개수를 줄이면서도, 콘트롤러가 메모리 장치들을 개별적으로 억세스하는 것이 가능한 메모리 시스템을 제공할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템은, 데이터 버스; 제어 버스; 상기 데이터 버스와 상기 제어 버스를 공유하고, 상기 제어 버스의 제어 신호들을 인식하기 위한 레이턴시가 서로 다른 다수의 메모리 장치; 및 상기 데이터 버스와 상기 제어 버스를 이용해 상기 다수의 메모리 장치를 제어하는 콘트롤러를 포함할 수 있다.
상기 콘트롤러는 상기 다수의 메모리 장치 중 억세스하고자 하는 메모리 장치에 따라 상기 레이턴시를 다르게 해서 상기 제어 신호들을 상기 제어 버스로 전송할 수 있다.
또한, 본 발명의 다른 실시예에 따른 메모리 시스템은, 다수의 제어신호 전송 라인을 포함하는 제어 버스; 제1 내지 제N데이터 라인을 포함하는 데이터 버스; 및 각각 제1 내지 제N데이터 패드를 포함하고, 상기 데이터 버스와 상기 제어 버스를 공유하는 다수의 메모리 장치를 포함하고, 상기 다수의 메모리 장치의 K번째(K는 1이상 N이하의 정수) 데이터 패드에는 상기 제1 내지 제N데이터 라인들 중 서로 다른 넘버의 데이터 라인이 연결될 수 있다.
상기 메모리 시스템은 상기 제어 버스와 상기 데이터 버스를 통해 상기 다수의 메모리 장치를 제어하는 콘트롤러를 더 포함할 수 있다. 또한, 상기 다수의 메모리 장치는 상기 제어 버스의 제어 신호들을 인식하기 위한 레이턴시가 서로 다르게 설정될 수 있다.
또한, 본 발명의 일실시예에 따른 데이터 버스와 제어 버스를 공유하는 제1메모리 장치 및 제2메모리 장치와 이들을 제어하는 메모리 시스템의 동작 방법은, 상기 콘트롤러가 상기 제1메모리 장치의 상기 제어 버스에 대응하는 레이턴시를 제1값으로 설정하는 단계; 상기 콘트롤러가 상기 제2메모리 장치의 상기 제어 버스에 대응하는 레이턴시를 상기 제1값과 다른 제2값으로 설정하는 단계; 상기 콘트롤러가 상기 제1메모리 장치에 억세스하고자 하는 경우에, 상기 제어 버스로 상기 제1값의 레이턴시를 갖는 제어 신호들을 전송하는 단계; 및 상기 콘트롤러가 상기 제2메모리 장치에 억세스하고자 하는 경우에, 상기 제어 버스로 상기 제2값의 레이턴시를 갖는 제어 신호들을 전송하는 단계를 포함할 수 있다.
상기 레이턴시는 상기 제어 신호들 중 기준 신호와 나머지 신호들 간의 타이밍 차이일 수 있다.
본 발명의 실시예들에 따르면, 콘트롤러와 메모리 장치들 간의 배선의 개수를 줄이면서도, 콘트롤러가 메모리 장치들을 개별적으로 억세스할 수 있다.
도 1은 종래의 콘트롤러와 메모리 장치 간의 버스 연결을 나타낸 도면.
도 2는 메모리 장치에서 PDA 모드시에 모드 레지스터 셋(MRS: Mode Register Set)의 동작을 나타내는 타이밍도.
도 3은 메모리 장치의 CAL을 설명하기 위한 도면.
도 4는 본 발명의 일실시예에 따른 메모리 시스템의 구성도.
도 5는 도 4의 메모리 시스템의 동작을 도시한 순서도.
도 6은 도 5의 동작(512, 513)을 도시한 타이밍도.
도 7은 도 5의 동작(521, 522)을 도시한 타이밍도.
도 8은 본 발명의 다른 실시예에 따른 메모리 시스템의 구성도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 보면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시예들에 대한 설명에 앞서, 메모리 장치의 PDA(Per DRAM Addressability) 모드와 CAL(Command Address Latency)에 대해 알아보기로 한다.
도 2는 메모리 장치에서 PDA 모드시에 모드 레지스터 셋(MRS: Mode Register Set)의 동작을 나타내는 타이밍도이다.
PDA 모드란, 각각의 메모리 장치에 대해, 독립적인 모드 레지스터 셋 동작을 수행할 수 있도록 제원하는 모드이다. PDA 모드의 설정시에, 모든 모드 레시스터 셋 커맨드는 0번 데이터 패드(DQ0)의 신호 레벨에 따라 유효성이 판단될 수 있다. 모드 레지스터 셋 커맨드의 인가 시점으로부터 라이트 레이턴시(WL = AL + CWL, AL: Additive Latency, CWL: Cas Write Latency) 이후에, 0번 데이터 패드(DQ0)의 신호 레벨이 '0'이면 인가된 모드 레지스터 셋 커맨드는 유효한 것으로 판정되고, 0번 데이터 패드의 신호 레벨이 '1'이면 인가된 모드 레지스터 셋 커맨드는 무효한 것으로 판정되어 무시될 수 있다.
도 2를 참조하면, 시점 '201'에서 모드 레지스터 셋 커맨드(MRS)가 메모리 장치로 인가된다. 시점 '201'로부터 라이트 레이턴시(WL=AL+CWL) 만큼의 시간이 지난 시점 '202'에서 0번 데이터 패드(DQ0)의 신호 레벨이 일정 구간 동안 '0'으로 천이한다. 따라서, 시점 '201'에서 인가된 모드 레지스터 셋 커맨드(MRS)는 유효한(valid)한 것으로 판정되고, 시점 '203'부터 tMRD_PDA(mode register set command cycle time) 동안에 모드 레지스터 셋 커맨드와 함께 입력된 어드레스(도면에 미도시)를 이용한 메모리 장치의 설정 동작이 시작된다.
만약에, 시점 '202'에서 0번 데이터 패드(DQ0)의 신호 레벨이 '1'로 계속 유지되면, 시점 '201'에서 인가된 모드 레지스터 셋 커맨드(MRS)는 유효하지 않은(invalid) 것으로 판단되어 무시된다. 즉, 메모리 장치의 설정 동작이 수행되지 않는다.
도 3은 메모리 장치의 CAL을 설명하기 위한 도면이다.
CAL(Command Address Latency)이란, 제어 버스(CMD/ADDR_BUS)로 전달되는 제어 신호들 중 기준 신호가 되는 칩 선택 신호(CS)와 나머지 신호들 간의 타이밍 차이를 나타낸다. CAL이 설정되면 메모리 장치는 칩 선택 신호(CS)의 활성화 시점으로부터 CAL 만큼의 시간이 지난 후에 입력되는 제어 신호들만을 유효한 것으로 인식한다. CAL의 값은 모드 레지스터 셋(MRS)에 의해 설정될 수 있다.
도 3은 CAL이 3(3클럭 주기)로 설정된 경우의 동작을 도시하는데, 칩 선택신호가 '로우'로 활성화된 시점(301)으로부터 3클럭이 지난 시점(302)에 커맨드(CMD, 정확히는 커맨드 신호들 중 칩 선택 신호를 제외한 신호들)와 어드레스(ADDR)가 메모리 장치로 인가된다. 그러면 메모리 장치는 시점(302)에 인가된 커맨드(CMD)와 어드레스(ADDR)를 유효한 것으로 인식할 수 있다. 만약, 칩 선택 신호(CS)가 활성화된 시점(301)과 동일한 시점 또는 칩 선택 신호(CS)가 활성화된 시점(301)으로부터 1클럭 또는 2클럭이 지난 시점에 커맨드(CMD)와 어드레스(ADD)가 메모리 장치로 인가된다고 하더라도 메모리 장치는 이를 유효한 것으로 인식하지 않는다.
칩 선택 신호(CS)가 활성화된 시점들(303, 305) 이후로도 CAL(3클럭) 만큼의 시간이 지난 시점들(304, 306)에 커맨드(CMD)와 어드레스(ADDR)가 인가되므로, 이들 시점(304, 306)에 인가된 커맨드(CMD)와 어드레스(ADDR)도 메모리 장치에 의해 유효한 것으로 인식될 수 있다.
도 4는 본 발명의 일실시예에 따른 메모리 시스템의 구성도이다.
도 4를 참조하면, 메모리 시스템은, 콘트롤러(400), 제1메모리 장치(410_0), 제2메모리 장치(410_2), 제어 버스(CMD/ADDR_BUS) 및 데이터 버스(DATA BUS)를 포함할 수 있다. 그리고, 클럭(CK)을 전송하는 라인 및 메모리 장치들(410_0, 410_1)이 클럭(CK)에 동기되어 동작해야 하는 시점을 지시하는 클럭 인에이블 신호(CKE)를 전송하는 라인을 더 포함할 수 있다.
제어 버스(CMD/ADDR_BUS)를 통해 콘트롤러(400)로부터 메모리 장치들(410_0, 410_1)로 제어 신호들이 전달될 수 있다. 제어 신호들은 커맨드(CMD)와 어드레스(ADDR)를 포함할 수 있다. 커맨드(CMD)는 다수의 신호들을 포함할 수 있다. 예를 들어, 커맨드는 액티브 신호(ACT: active), 로우 어드레스 스트로브 신호(RAS: row address strobe), 컬럼 어드레스 스트로브 신호(CAS: column address strobe) 및 칩 선택 신호(CS)를 포함할 수 있다. 칩 선택 신호(CS)는 커맨드(CMD)에 포함되는 신호이지만, 메모리 장치들(410_0, 410_1)이 동일한 칩 선택 신호(CS)를 공유한다는 것을 나타내기 위해 도면에서는 별도로 도시했다. 어드레스(ADDR)는 다수의 신호를 포함할 수 있다. 예를 들어, 어드레스(ADDR)는 멀티-비트의 뱅크 그룹 어드레스, 멀티-비트의 뱅크 어드레스 및 멀티-비트의 노멀 어드레스를 포함할 수 있다.
데이터 버스(DATA_BUS)는 멀티 비트의 데이터(DATA0~DATA3)를 콘트롤러(400)와 메모리 장치들(410_0, 410_1) 간에 전달할 수 있다. 메모리 장치들(410_0, 410_1) 각각에는 데이터 버스(DATA_BUS)의 데이터 라인들(DATA0~DATA3)과 연결되기 위한 데이터 패드들(DQ0-DQ3)이 구비되는데, 이 중 특정 데이터 패드(DQ0)에는 메모리 장치들(410_0, 410_1) 마다 서로 다른 넘버의 데이터 라인(DATA0, DATA1)이 연결될 수 있다. 특정 데이터 패드(DQ0)는 제어 버스(CMD/ADDR_BUS)의 제어 신호들을 인식하기 위한 레이턴시를 설정하기 위해 사용되는 데이터 패드일 수 있다.
클럭(CK)은 메모리 장치들의 동기된 동작을 위해 콘트롤러(400)로부터 메모리 장치들(410_0, 410_1)로 전달될 수 있다. 클럭(CK)은 정클럭(CK_t)와 정클럭을 반전한 부클럭(CK_c)를 포함하는 디퍼런셜(differential) 방식으로 전달될 수 있다. 클럭 인에이블 신호(CKE)는 메모리 장치들(410_0, 410_1)이 클럭(CK)에 동기해 동작해야할 시점을 알려주는 신호일 수 있다.
콘트롤러(400)는 제어 버스(CMD/ADDR_BUS)를 통해 메모리 장치들(410_0, 410_1)을 제어하며, 데이터 버스(DATA_BUS)를 통해 메모리 장치들(410_0, 410_1)과 데이터를 주고 받을 수 있다. 콘트롤러(400)는 CPU(Central Processing Unit), GPU(Graphic Processing Unit), AP(Application Processor) 등과 같은 프로세서에 포함될 수도 있으며, DIMM(dual in-line memory module)과 같은 메모리 모듈 상에 존재할 수도 있다. 또한, 콘트롤러(400)는 메모리 장치를 포함하는 시스템(예, 컴퓨팅 디바이스, 모바일 폰 등)에서 별도의 칩 상에 존재하는 등 다양한 형태로 존재할 수 있다. 콘트롤러(400)는 메모리 장치들(410_0, 410_1)이 제어 버스(CMD/ADDR_BUS) 상의 신호들을 인식하는 레이턴시를 서로 다른 값으로 가질 수 있도록 설정하고, 이를 이용해 메모리 장치들(410_0, 410_1) 중 원하는 메모리 장치에 억세스할 수 있는데, 이에 대해서는 도 5 내지 도 7과 함께 자세히 알아보기로 한다.
제1메모리 장치(410_0)와 제2메모리 장치(410_1)는 제어 버스(CMD/ADDR_BUS)와 데이터 버스(DATA_BUS)를 서로 공유할 수 있다. 제1메모리 장치(410_0)와 제2메모리 장치(410_1)는 칩 선택 신호(CS)도 공유할 수 있다. 제1메모리 장치(410_0)와 제2메모리 장치(410_1)는 제어 버스(CMD/ADDR_BUS)로 전송되는 제어 신호들에 대한 레이턴시가 서로 다르게 설정될 수 있다. 여기서 레이턴시는 제어 버스(CMD/ADDR_BUS)의 신호들 중 레이턴시의 기준이 되는 기준신호(CS)와 나머지 신호들(CMD, ADDR) 간의 타이밍 차이를 의미할 수 있다. 제1메모리 장치(410_0)와 제2메모리 장치(410_2)가 제어 버스(CMD/ADDR)에 대한 레이턴시가 서로 다르게 설정되는 것에 의해 콘트롤러(400)에 의해 개별적으로 억세스될 수 있는데, 이에 대해서는 도 5 내지 도 7과 함께 자세히 알아보기로 한다.
도 4에서 확인할 수 있는 것과 같이, 제1메모리 장치(410_0)와 제2메모리 장치(410_1)에는 서로 간의 구별을 위한 어떠한 신호 전송 라인도 별도로 배정되지 않는다. 그러나, 콘트롤러(400)는 제1메모리 장치(410_0)와 제2메모리 장치(410_1)를 별도로 억세스할 수 있는데 이하에서는 이에 대해 알아보기로 한다.
도 5는 도 4의 메모리 시스템의 동작을 도시한 순서도이다.
도 5를 참조하면, 메모리 시스템의 동작은 콘트롤러(400)가 제1메모리 장치(410_0)와 제2메모리 장치(410_1)의 제어 버스(CMD/ADDR_BUS)로 전송되는 제어 신호들에 대한 레이턴시를 서로 다르게 설정하기 위한 동작(510)과 제1메모리 장치(410_0)와 제2메모리 장치(410_1)에 별도로 억세스하는 동작(520)으로 나뉘어질 수 있다.
먼저, 콘트롤러(400)는 제1메모리 장치(410_0)와 제2메모리 장치(410_1)가 PDA(Per DRAM Addressability) 모드로 진입하도록 제어할 수 있다(511). 이는 커맨드(CMD)를 MRS에 대응하는 조합으로 인가하고, 어드레스(ADDR)를 PDA 모드의 진입에 대응하는 조합으로 인가하는 것에 의해 이루어질 수 있다.
PDA 모드의 진입 이후에, 제1메모리 장치(410_0)의 제어 버스(CMD/ADDR_BUS)에 대응하는 레이턴시, 즉 CAL(Command Address Latency), 가 '0'으로 설정될 수 있다(512). 이는 커맨드(CMD)를 MRS에 대응하는 조합으로 인가하고, 어드레스(ADDR)를 CAL을 '0'으로 설정하는 것에 대응하는 조합으로 인가하고, 커맨드(CMD)의 인가 시점으로부터 라이트 레이턴시(WL = AL+CWL) 이후에 제1메모리 장치(410_0)의 0번 데이터 패드(DQ0)에 대응하는 0번 데이터 라인(DATA0)의 신호를 '0'레벨로 인가하는 것에 의해 이루어질 수 있다. 도 6을 참조하면, 시점 '601'에 CAL을 '0'으로 설정하기 위한 커맨드/어드레스(CMD/ADDR)가 인가되고, 시점 '601'로부터 라이트 레이턴시(WL) 만큼의 시간이 지난 시점 '602'에 데이터 라인(DATA0)이 '0'레벨을 가지는 것을 확인할 수 있다. 시점'602'에 데이터 라인(DATA1)는 '1'의 레벨을 가지므로 제2메모리 장치(410_1)는 시점 '601'에 인가된 커맨드를 무시하게 된다.
제2메모리 장치(410_1)의 제어 버스(CMD/ADDR_BUS)에 대응하는 레이턴시, 즉 CAL(Command Address Latency), 가 '3'으로 설정될 수 있다(513). 이는 커맨드(CMD)를 MRS에 대응하는 조합으로 인가하고, 어드레스(ADDR)를 CAL을 '3'으로 설정하는 것에 대응하는 조합으로 인가하고, 커맨드(CMD)의 인가 시점으로부터 라이트 레이턴시(WL = AL+CWL) 이후에 제2메모리 장치(410_1)의 0번 데이터 패드(DQ0)에 대응하는 1번 데이터 라인(DATA1)의 신호를 '0'레벨로 인가하는 것에 의해 이루어질 수 있다. 도 6을 참조하면, 시점 '603'에 CAL을 '3'으로 설정하기 위한 커맨드/어드레스(CMD/ADDR)가 인가되고, 시점 '603'으로부터 라이트 레이턴시(WL) 만큼의 시간이 지난 시점 '604'에 데이터 라인(DATA1)이 '0'의 레벨을 가지는 것을 확인할 수 있다. 시점 '604'에 데이터 라인(DATA0)은 '1'의 레벨을 가지므로 제1메모리 장치(410_0)는 시점 '603'에 인가된 커맨드를 무시하게 된다. 메모리 장치들(410_0, 410_1)의 레이턴시 설정이 완료되면 PDA 모드가 종료될 수 있다(514).
이제, 제1메모리 장치(410_0)와 제2메모리 장치(410_1)의 CAL이 서로 다르게 설정되었으므로, 콘트롤러(400)는 칩 선택 신호(CS)의 활성화 시점에 커맨드/어드레스(CMD/ADDR)를 인가해 제1메모리 장치(410_0)를 억세스하거나(521), 칩 선택 신호(CS)의 활성화 시점으로부터 3클럭 이후에 커맨드/어드레스(CMD/ADDR)를 인가해 제2메모리 장치(410_1)를 억세스(522)할 수 있다. 도 7의 (a)와 (b)는 도 5의 동작들(521, 522)을 나타낸 타이밍도이다. 도 7의 (a)와 (b)를 참조하면, 칩 선택 신호(CS)의 활성화 시점과 동일한 시점(701, 703, 705, 707, 709, 711)에 인가된 커맨드는 제1메모리 장치(410_0)에 의해 인식되고, 제1메모리 장치(410_0)를 동작시키며, 칩 선택 신호(CS)의 활성화 시점으로부터 3클럭 이후(702, 704, 706, 708, 710, 712)에 인가된 커맨드는 제2메모리 장치(410_1)에 의해 인식되고, 제2메모리 장치(410_1)를 동작시키는 것을 확인할 수 있다. 도면에서 NOP는 아무런 동작이 명령되지 않은 Non Operation 상태를 나타낸다. 시점들(701, 702, 703, 704, 707, 708, 709, 710)에서의 동작과 같이, 제1메모리 장치와 제2메모리 장치 중 하나의 메모리 장치만 억세스하는 것도 가능하지만, 시점들(705, 706, 711, 712)에서의 동작과 같이 칩 선택 신호(CS)의 활성화 시점에도 유효한 커맨드(CMD)를 인가하고, 칩 선택 신호(CS)의 활성화 시점으로부터 3클럭 이후에도 유효한 커맨드(CMD)를 인가하는 것에 의해, 제1메모리 장치(410_0)와 제2메모리 장치(410_1) 모두에 억세스하는 것도 가능할 수 있다.
도 4 내지 도 7에서 설명한 본 발명의 실시예에 따르면, 메모리 장치들(410_0, 410_1)이 제어 버스(CMD/ADDR_BUS)와 데이터 버스(DATA_BUS)를 공유하지만, 제어 버스(CMD/ADDR_BUS)에 대한 서로 다른 레이턴시를 가진다. 그리고, 콘트롤러(400)는 제어 버스(CMD/ADDR_BUS)로 인가되는 신호들의 레이턴시를 변경하는 것에 의해 메모리 장치들(410_0, 410_1) 중 억세스하기 원하는 메모리 장치에 억세스할 수 있다. 따라서, 메모리 장치들(410_0, 410_1)을 개별적으로 제어하기 위해 그 어떤 라인도 추가될 필요가 없다.
상기 실시예에서는 콘트롤러(400)에 의해 메모리 장치들(410_0, 410_1)이 제어 버스(CMD/ADDR_BUS)에 대한 서로 다른 레이턴시를 가지도록 설정되는 것을 예시하였으나, 이는 예시일 뿐이며 메모리 장치들(410_0, 410_1)이 영구적으로 서로 다른 레이턴시를 가지도록 프로그램될 수도 있다. 예를 들어, 메모리 장치들(410_0, 410_1)의 제조시에 제어 버스(CMD/ADDR_BUS)에 대한 레이턴시가 고정될 수도 있을 것이며, 메모리 장치들(410_0, 410_1)의 제조 후에 영구적인 설정(예, 퓨즈 회로를 이용한 설정)을 통해 메모리 장치들(410_0, 410_1)의 제어 버스(CMD/ADDR_BUS)에 대한 레이턴시가 고정될 수도 있을 것이다.
도 8은 본 발명의 다른 실시예에 따른 메모리 시스템의 구성도이다. 도 8에서는 도면의 복잡성을 피하기 위해, 도 4와 동일한 연결 구조를 갖는 제어 버스(CMD/ADDR_BUS), 클럭(CK) 및 클럭 인에이블 신호(CKE) 전달 라인을 간소화해 도시했다.
도 8의 실시예에서는 도 4의 실시예 대비, 메모리 장치들(410_2, 410_3)이 추가된다. 추가된 메모리 장치들(410_2, 410_3) 역시 제어 버스(CMD/ADDR_BUS)와 데이터 버스(DATA_BUS)를 공유할 수 있다. 한편 레이턴시를 설정하기 위한 특정 데이터 패드(DQ0)에는 메모리 장치들(410_0~410_3)마다 서로 다른 데이터 라인(DATA0~DATA3)이 연결되도록 구성될 수 있다.
도 8의 메모리 시스템에서도 도 4의 메모리 시스템과 마찬가지로, PDA 기능을 이용해, 메모리 장치들(410_0~410_3)이 제어 버스(CMD/ADDR_BUS)에 대한 서로 다른 레이턴시(예, 410_0은 레이턴시 '0', 410_1은 레이턴시 '1', 410_2은 레이턴시 '2', 410_3은 레이턴시 '3')를 가지도록 설정될 수 있으며, 콘트롤러(400)는 제어 버스(CMD/ADDR_BUS)의 레이턴시를 조절하는 것에 의해 메모리 장치들(410_0~410_3) 중 원하는 메모리 장치에 억세스할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예들에 따라 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 본 발명의 실시예들에서는 현재의 메모리 장치에서 사용되고 있는 커맨드 신호들 및 신호들의 조합을 예시하여 설명하였으나, 이들은 메모리 장치의 종류 및 스팩 변경에 의해 얼마든지 변경 가능함은 당연하다.
400: 콘트롤러 410_0, 410_1: 메모리 장치들
CMD/ADDR_BUS: 제어 버스 DATA_BUS: 데이터 버스
CK: 클럭 CKE: 클럭 인에이블 신호

Claims (15)

  1. 데이터 버스;
    제어 버스;
    상기 데이터 버스와 상기 제어 버스를 공유하고, 상기 제어 버스의 제어 신호들을 인식하기 위한 레이턴시가 서로 다른 다수의 메모리 장치; 및
    상기 데이터 버스와 상기 제어 버스를 이용해 상기 다수의 메모리 장치를 제어하는 콘트롤러
    를 포함하는 메모리 시스템.
  2. 제 1항에 있어서,
    상기 콘트롤러는
    상기 다수의 메모리 장치 중 억세스하고자 하는 메모리 장치에 따라 상기 레이턴시를 다르게 해서 상기 제어 신호들을 상기 제어 버스로 전송하는
    메모리 시스템.
  3. 제 2항에 있어서,
    상기 레이턴시는
    상기 제어 신호들 중 기준 신호와 나머지 신호들 간의 타이밍 차이인
    메모리 시스템.
  4. 제 3항에 있어서,
    상기 제어 신호들은 칩 선택 신호, 커맨드 신호들 및 어드레스 신호들을 포함하고,
    상기 기준 신호는 상기 칩 선택 신호를 포함하고, 상기 나머지 신호들은 상기 커맨드 신호들 및 상기 어드레스 신호들을 포함하는
    메모리 시스템.
  5. 제 4항에 있어서,
    상기 레이턴시는 커맨드/어드레스 레이턴시인
    메모리 시스템.
  6. 다수의 제어신호 전송 라인을 포함하는 제어 버스;
    제1 내지 제N데이터 라인을 포함하는 데이터 버스; 및
    각각 제1 내지 제N데이터 패드를 포함하고, 상기 데이터 버스와 상기 제어 버스를 공유하는 다수의 메모리 장치를 포함하고,
    상기 다수의 메모리 장치의 K번째(K는 1이상 N이하의 정수) 데이터 패드에는 상기 다수의 메모리 장치마다 서로 다른 넘버의 데이터 라인이 연결되는
    메모리 시스템.
  7. 제 6항에 있어서,
    상기 메모리 시스템은
    상기 제어 버스와 상기 데이터 버스를 통해 상기 다수의 메모리 장치를 제어하는 콘트롤러
    를 더 포함하는 메모리 시스템.
  8. 제 7항에 있어서,
    상기 다수의 메모리 장치는 상기 제어 버스의 제어 신호들을 인식하기 위한 레이턴시가 서로 다르게 설정되는
    메모리 시스템.
  9. 제 8항에 있어서,
    상기 콘트롤러는
    상기 제어 버스와 상기 제K번째 데이터 패드에 연결되는 데이터 라인을 이용해 상기 다수의 메모리 장치마다 상기 레이턴시를 서로 다르게 설정하는
    메모리 시스템.
  10. 제 8항에 있어서,
    상기 콘트롤러는
    상기 다수의 메모리 장치 중 억세스하고자 하는 메모리 장치에 따라 상기 레이턴시를 다르게 해서 상기 제어 신호들을 상기 제어 버스로 전송하는
    메모리 시스템.
  11. 제 8항에 있어서,
    상기 레이턴시는
    상기 제어 신호들 중 기준 신호와 나머지 신호들 간의 타이밍 차이인
    메모리 시스템.
  12. 제 11항에 있어서,
    상기 제어 신호들은 칩 선택 신호, 커맨드 신호들 및 어드레스 신호들을 포함하고,
    상기 기준 신호는 상기 칩 선택 신호를 포함하고, 상기 나머지 신호들은 상기 커맨드 신호들 및 상기 어드레스 신호들을 포함하는
    메모리 시스템.
  13. 데이터 버스와 제어 버스를 공유하는 제1메모리 장치 및 제2메모리 장치와 이들를 제어하는 콘트롤러를 포함하는 메모리 시스템의 동작 방법에 있어서,
    상기 콘트롤러가 상기 제1메모리 장치의 상기 제어 버스에 대응하는 레이턴시를 제1값으로 설정하는 단계;
    상기 콘트롤러가 상기 제2메모리 장치의 상기 제어 버스에 대응하는 레이턴시를 상기 제1값과 다른 제2값으로 설정하는 단계;
    상기 콘트롤러가 상기 제1메모리 장치에 억세스하고자 하는 경우에, 상기 제어 버스로 상기 제1값의 레이턴시를 갖는 제어 신호들을 전송하는 단계; 및
    상기 콘트롤러가 상기 제2메모리 장치에 억세스하고자 하는 경우에, 상기 제어 버스로 상기 제2값의 레이턴시를 갖는 제어 신호들을 전송하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  14. 제 13항에 있어서,
    상기 레이턴시는
    상기 제어 신호들 중 기준 신호와 나머지 신호들 간의 타이밍 차이인
    메모리 시스템의 동작 방법.
  15. 제 14항에 있어서,
    상기 제어 신호들은 칩 선택 신호, 커맨드 신호들 및 어드레스 신호들을 포함하고,
    상기 기준 신호는 상기 칩 선택 신호를 포함하고, 상기 나머지 신호들은 상기 커맨드 신호들 및 상기 어드레스 신호들을 포함하는
    메모리 시스템의 동작 방법.
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