KR20180078864A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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KR20180078864A
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노수혁
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Abstract

메모리 시스템은 데이터 버스와 제어 버스를 공유하는 다수의 메모리 장치; 및 상기 제어 버스를 이용해 상기 다수의 메모리 장치를 제어하고, 상기 데이터 버스를 이용해 상기 다수의 메모리 장치와 데이터를 송수신하는 콘트롤러;를 포함하고, 상기 다수의 메모리 장치의 각각의 레이턴시는 서로 다르고, 상기 콘트롤러는 상기 다수의 메모리 장치에 동일한 제어 신호를 송신한 후 상기 다수의 메모리 장치의 각각의 상기 레이턴시에 따른 시점부터 버스트 길이(Burst Length)에 해당하는 시간 동안 상기 다수의 메모리 장치의 각각과 데이터를 송수신할 수 있다.

Description

메모리 시스템 및 이의 동작 방법 {MEMORY SYSTEM AND OPERATION METHOD OF THE SAME}
본 발명은 메모리 시스템에 관한 것이다.
메모리 장치를 제어하기 위한 콘트롤러와 메모리 장치들은 1:다수로 연결된다.
도 1은 콘트롤러와 메모리 장치들을 포함하는 종래의 메모리 시스템을 도시한 도면이다.
도 1의 (a)와 같이 메모리 장치들(110_0, 110_1)이 제어 버스(CMD/ADDR_BUS)와 데이터 버스(DATA_BUS)를 공유하지 않는 경우에는 콘트롤러(100)가 메모리 장치(110_0)와 메모리 장치(110_1)에 개별적으로 동작을 지시할 수 있다. 예를 들어, 메모리 장치(110_0)에서는 리드(read) 동작이 수행되는 도중에 메모리 장치(110_1)에서는 라이트(write) 동작이 수행될 수 있다.
도 1의 (b)와 같이 메모리 장치들(110_0, 110_1)이 제어 버스(CMD/ADDR_BUS)와 데이터 버스(DATA_BUS)를 공유하는 경우에는 메모리 장치들(110_0, 110_1)을 구별하기 위한 신호들(CS0, CS1)이 메모리 시스템에 구비되어야 콘트롤러(100)가 메모리 장치(110_0)와 메모리 장치(110_1)에 개별적으로 동작을 지시할 수 있다. 이 경우에는 신호들(CS0, CS1)에 의해 선택된 메모리 장치가 제어 버스(CMD/ADDR_BUS)가 지시하는 동작을 수행하며, 데이터 버스(DATA_BUS)를 통해 콘트롤러(100)와 신호를 주고받을 수 있다. 참고로, 신호들(CS0, CS1)은 커맨드 신호의 일종으로 제어 버스(CMD/ADDR_BUS)로 전달되는 신호들에 속하지만, 제어 버스(CMD/ADDR_BUS)로 전달되는 다른 신호들과는 다르게 메모리 장치들(110_0, 110_1) 마다 별도로 배정되므로 도 1에서도 별도로 도시했다.
콘트롤러와 메모리 장치들은 송수신하는 데이터의 크기가 고정되어 있다. RBER(Raw Bit Error Rate)이 큰 메모리 시스템의 경우, 에러 정정 능력을 증가시키기 위해 에러 정정 대상이 되는 데이터의 크기를 증가시킬 필요가 있다. 에러 정정 대상이 되는 데이터의 크기를 증가시키기 위해서는 콘트롤러가 메모리 장치들에 인가하는 커맨드의 개수를 증가시키거나 메모리 시스템의 데이터 버스의 크기가 증가되어야 한다.
인가되는 커맨드의 개수가 증가하는 경우, 콘트롤러가 커맨드들을 스케쥴링하는 횟수가 증가한다는 문제점이 있으며, 데이터 버스의 크기를 증가시키는 경우, 메모리 시스템 설계의 어려움을 증가시키고 제조 비용을 증가시킨다는 문제점이 있다.
본 발명의 실시예들은 콘트롤러와 메모리 장치들 간의 배선의 개수와 콘트롤러가 인가하는 커맨드의 개수를 증가시키지 않으면서도 한 번의 커맨드에 의해 송수신되는 데이터의 크기가 증가된 메모리 시스템을 제공할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템은, 데이터 버스와 제어 버스를 공유하는 다수의 메모리 장치; 및 상기 제어 버스를 이용해 상기 다수의 메모리 장치를 제어하고, 상기 데이터 버스를 이용해 상기 다수의 메모리 장치와 데이터를 송수신하는 콘트롤러;를 포함하고, 상기 다수의 메모리 장치의 각각의 레이턴시는 서로 다르고, 상기 콘트롤러는 상기 다수의 메모리 장치에 동일한 제어 신호를 송신한 후 상기 다수의 메모리 장치의 각각의 상기 레이턴시에 따른 시점부터 버스트 길이(Burst Length)에 해당하는 시간 동안 상기 다수의 메모리 장치의 각각과 데이터를 송수신할 수 있다.
바람직하게는, 상기 레이턴시는 추가 레이턴시(AL : Additive Latency)를 포함하고, 상기 다수의 메모리 장치의 각각의 추가 레이턴시(AL)는 버스트 길이에 해당하는 시간 간격으로 증가할 수 있다.
바람직하게는, 상기 다수의 메모리 장치의 추가 레이턴시(AL)들 중 가장 짧은 추가 레이턴시는 0일 수 있다.
바람직하게는, 상기 제어 신호는 라이트 커맨드일 수 있다.
바람직하게는, 상기 콘트롤러는 상기 다수의 메모리 장치에 상기 라이트 커맨드를 송신한 후 상기 다수의 메모리 장치의 각각의 레이턴시에 따른 시점부터 상기 버스트 길이에 해당하는 시간 동안 상기 다수의 메모리 장치의 각각에 상기 라이트 커맨드에 대응하는 데이터를 송신할 수 있다.
바람직하게는, 상기 레이턴시는 상기 추가 레이턴시(AL) 및 카스 라이트 레이턴시(CWL : Cas Write Latency)를 포함할 수 있다.
바람직하게는, 상기 제어 신호는 리드 커맨드일 수 있다.
바람직하게는, 상기 콘트롤러는 상기 다수의 메모리 장치에 상기 리드 커맨드를 송신한 후 상기 다수의 메모리 장치의 각각의 레이턴시에 따른 시점부터 상기 버스트 길이에 해당하는 시간 동안 상기 다수의 메모리 장치의 각각으로부터 상기 리드 커맨드에 대응하는 데이터를 수신할 수 있다.
바람직하게는, 상기 레이턴시는 상기 추가 레이턴시(AL) 및 카스 레이턴시(CL : Cas Latency)를 포함할 수 있다.
바람직하게는, 상기 제어 신호는 칩 선택 신호, 커맨드 신호 및 어드레스 신호를 포함할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템의 동작 방법은, 상기 콘트롤러가 상기 다수의 메모리 장치에 동일한 라이트 커맨드를 송신하는 단계; 및 상기 콘트롤러가 상기 라이트 커맨드를 송신한 후 상기 다수의 메모리 장치의 각각의 레이턴시에 따른 시점부터 버스트 길이(Burst Length)에 해당하는 시간 동안 상기 다수의 메모리 장치의 각각에 상기 라이트 커맨드에 대응하는 데이터를 송신하는 단계;를 포함하고, 상기 다수의 메모리 장치의 각각의 레이턴시는 서로 다를 수 있다.
바람직하게는, 상기 레이턴시는 추가 레이턴시(AL : Additive Latency)를 포함하고, 상기 콘트롤러가 상기 다수의 메모리 장치의 각각의 추가 레이턴시(AL)가 버스트 길이에 해당하는 시간 간격으로 증가하도록 상기 다수의 메모리 장치의 각각의 추가 레이턴시(AL)를 설정하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 다수의 메모리 장치의 추가 레이턴시(AL)들 중 가장 짧은 추가 레이턴시는 0일 수 있다.
바람직하게는, 상기 레이턴시는 상기 추가 레이턴시(AL) 및 카스 라이트 레이턴시(CWL : Cas Write Latency)를 포함할 수 있다.
바람직하게는, 상기 라이트 커맨드는 칩 선택 신호, 커맨드 신호 및 어드레스 신호를 포함할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템의 동작 방법은, 상기 콘트롤러가 상기 다수의 메모리 장치에 동일한 리드 커맨드를 송신하는 단계; 및 상기 콘트롤러가 상기 리드 커맨드를 송신한 후 상기 다수의 메모리 장치의 각각의 레이턴시에 따른 시점부터 버스트 길이(Burst Length)에 해당하는 시간 동안 상기 다수의 메모리 장치의 각각으로부터 상기 리드 커맨드에 대응하는 데이터를 수신하는 단계;를 포함하고, 상기 다수의 메모리 장치의 각각의 레이턴시는 서로 다를 수 있다.
바람직하게는, 상기 레이턴시는 추가 레이턴시(AL : Additive Latency)를 포함하고, 상기 콘트롤러가 상기 다수의 메모리 장치의 각각의 추가 레이턴시(AL)가 버스트 길이에 해당하는 시간 간격으로 증가하도록 상기 다수의 메모리 장치의 각각의 추가 레이턴시(AL)를 설정하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 다수의 메모리 장치의 추가 레이턴시(AL)들 중 가장 짧은 추가 레이턴시는 0일 수 있다.
바람직하게는, 상기 레이턴시는 상기 추가 레이턴시(AL) 및 카스 레이턴시(CL : Cas Latency)를 포함할 수 있다.
바람직하게는, 상기 리드 커맨드는 칩 선택 신호, 커맨드 신호 및 어드레스 신호를 포함할 수 있다.
본 발명의 실시예들에 따르면, 콘트롤러와 메모리 장치들 간의 배선의 개수와 콘트롤러가 인가하는 리드 또는 라이트 커맨드의 개수를 증가시키지 않으면서도 한 번의 커맨드에 의해 송수신되는 데이터의 크기가 증가할 수 있다.
도 1은 종래의 콘트롤러와 메모리 장치 간의 버스 연결을 나타낸 도면,
도 2는 본 발명의 일실시예에 따른 메모리 시스템의 구성도,
도 3은 도 2의 메모리 시스템의 동작을 도시한 순서도,
도 4는 도 3의 동작(S312, S313)을 도시한 타이밍도,
도 5는 도 3의 동작(S321)을 도시한 타이밍도,
도 6은 도 3의 동작(S322)을 도시한 타이밍도, 및
도 7은 본 발명의 다른 실시예에 따른 메모리 시스템의 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 보면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일실시예에 따른 메모리 시스템의 구성도이다.
도 2를 참조하면, 메모리 시스템은 콘트롤러(200), 제1메모리 장치(210_0), 제2메모리 장치(210_1), 제어 버스(CMD/ADDR_BUS) 및 데이터 버스(DATA BUS)를 포함할 수 있다. 그리고, 메모리 시스템은 클럭(CK)을 전송하는 라인 및 메모리 장치들(210_0, 210_1)이 클럭(CK)에 동기되어 동작해야 하는 시점을 지시하는 클럭 인에이블 신호(CKE)를 전송하는 라인을 더 포함할 수 있다.
콘트롤러(200)는 제어 버스(CMD/ADDR_BUS)를 통해 메모리 장치들(210_0, 210_1)로 제어 신호를 송신할 수 있다. 제어 신호는 커맨드(CMD)와 어드레스(ADDR)를 포함할 수 있다. 커맨드(CMD)는 다수의 신호들을 포함할 수 있다. 예를 들어, 커맨드(CMD)는 액티브 신호(ACT: active), 로우 어드레스 스트로브 신호(RAS: row address strobe), 컬럼 어드레스 스트로브 신호(CAS: column address strobe) 및 칩 선택 신호(CS)를 포함할 수 있다. 칩 선택 신호(CS)는 커맨드(CMD)에 포함되는 신호이지만, 메모리 장치들(210_0, 210_1)이 동일한 칩 선택 신호(CS)를 공유한다는 것을 나타내기 위해 도 2에 별도로 도시했다. 어드레스(ADDR)는 다수의 신호를 포함할 수 있다. 예를 들어, 어드레스(ADDR)는 멀티-비트의 뱅크 그룹 어드레스, 멀티-비트의 뱅크 어드레스 및 멀티-비트의 노멀 어드레스를 포함할 수 있다.
콘트롤러(200)는 데이터 버스(DATA_BUS)를 통해 멀티 비트의 데이터를 메모리 장치들(210_0, 210_1) 간에 송수신할 수 있다. 데이터 버스(DATA_BUS)의 데이터 라인들(DATA0 내지 DATA3)의 각각은 메모리 장치들(210_0, 210_1) 각각에 구비된 데이터 패드들(DQ0 내지 DQ3)의 각각과 연결된다. 메모리 장치들(210_0, 210_1) 각각의 특정 데이터 패드, 예컨대, 0번 데이터 패드(DQ0)에는 서로 다른 넘버의 데이터 라인(DATA0, DATA1)이 연결될 수 있다. 0번 데이터 패드(DQ0)는 제어 버스(CMD/ADDR_BUS)의 제어 신호(CMD/ADDR)를 인식하기 위해 사용되는 데이터 패드일 수 있다.
콘트롤러(200)는 메모리 장치들(210_0, 210_1)이 동기된 동작을 수행하기 위한 클럭(CK)을 메모리 장치들(210_0, 210_1)에 전달할 수 있다. 콘트롤러(200)는 정클럭과 정클럭을 반전한 부클럭을 포함하는 디퍼런셜(differential) 방식의 클럭(CK)을 메모리 장치들(210_0, 210_1)에 전달할 수 있다. 콘트롤러(200)는 메모리 장치들(210_0, 210_1)이 클럭(CK)에 동기해 동작해야할 시점을 알려주는 클럭 인에이블 신호(CKE)를 메모리 장치들(210_0, 210_1)에 전달할 수 있다.
콘트롤러(200)는 CPU(Central Processing Unit), GPU(Graphic Processing Unit), AP(Application Processor) 등과 같은 프로세서에 포함될 수도 있으며, DIMM(dual in-line memory module)과 같은 메모리 모듈 상에 존재할 수도 있다. 또한, 콘트롤러(200)는 메모리 장치를 포함하는 시스템(예, 컴퓨팅 디바이스, 모바일 폰 등)에서 별도의 칩 상에 존재하는 등 다양한 형태로 존재할 수 있다.
콘트롤러(200)는 제어 버스(CMD/ADDR_BUS)를 통해 메모리 장치들(210_0, 210_1)을 제어하며, 데이터 버스(DATA_BUS)를 통해 메모리 장치들(210_0, 210_1)과 데이터를 주고받을 수 있다.
콘트롤러(200)는 메모리 장치들(210_0, 210_1)로 데이터를 송신하는 시점에 대한 카스 라이트 레이턴시(CWL : Cas Write Latency), 메모리 장치들(210_0, 210_1)로부터 데이터를 수신하는 시점에 대한 카스 레이턴시(CL : Cas Latency) 및 메모리 장치들(210_0, 210_1)과 데이터를 송수신하는 시점을 서로 다르게 하는 추가 레이턴시(AL : Additive Latency)를 제어 버스(CMD/ADDR_BUS)를 통해 설정하고, 설정된 레이턴시들(CWL, CL 및 AL)을 이용해 메모리 장치들(210_0, 210_1)과 서로 다른 시점에 데이터를 송수신할 수 있다.
제1메모리 장치(210_0)와 제2메모리 장치(210_1)는 제어 버스(CMD/ADDR_BUS)와 데이터 버스(DATA_BUS)를 서로 공유할 수 있다. 제1메모리 장치(210_0)와 제2메모리 장치(210_1)는 칩 선택 신호(CS)도 공유할 수 있다. 제1메모리 장치(210_0)와 제2메모리 장치(210_1)는 추가 레이턴시(AL)가 서로 다르게 설정됨으로써 콘트롤러(200)와 데이터를 송수신하는 시점이 서로 다를 수 있다.
도 3은 도 2의 메모리 시스템의 동작을 도시한 순서도이다.
도 4는 도 3의 동작(S312, S313)을 도시한 타이밍도이다.
도 3을 참조하면, 메모리 시스템의 동작은 콘트롤러(200)가 메모리 장치들(210_0, 210_1)과 데이터를 송수신하는 시점을 서로 다르게 하는 추가 레이턴시(AL)를 설정하기 위한 동작(S310)과 콘트롤러(200)가 설정된 추가 레이턴시(AL)를 통해 제1메모리 장치(210_0) 및 제2메모리 장치(210_1)와 서로 다른 시점에 데이터를 송수신하는 동작(S320)으로 나뉠 수 있다.
먼저, 콘트롤러(200)가 추가 레이턴시(AL)를 설정하기 위한 동작(S310)을 수행하는 경우에, 콘트롤러(200)는 메모리 장치들(210_0, 210_1)의 추가 레이턴시 간의 차이가 사전 설정된 버스트 길이(BL : Burst Length)에 해당하는 클록 개수와 같도록 메모리 장치들(210_0, 210_1)의 각각의 추가 레이턴시(AL)를 설정할 수 있다. 예를 들어, 메모리 시스템이 DDR(Double Data Rate)로 동작하고 버스트 길이(BL)가 8인 경우, 버스트 길이(BL)에 해당하는 클록 개수는 4이므로, 콘트롤러(200)는 제1메모리 장치(210_0)의 추가 레이턴시(AL)를 '0'으로 설정하고 제2메모리 장치(210_1)의 추가 레이턴시(AL)를 '4'로 설정함으로써 메모리 장치들(210_0, 210_1)의 추가 레이턴시 간의 차이가 버스트 길이(BL)에 해당하는 클록 개수와 같도록 메모리 장치들(210_0, 210_1)의 각각의 추가 레이턴시(AL)를 설정할 수 있다. 이하에서는, 메모리 시스템이 DDR로 동작하고 버스트 길이(BL)가 8인 것으로 가정한다.
콘트롤러(200)는 제1메모리 장치(210_0)와 제2메모리 장치(210_1)가 PDA(Per DRAM Addressability) 모드로 진입하도록 제어 신호(CMD/ADDR)를 인가할 수 있다(S311). 구체적으로, 콘트롤러(200)가 커맨드(CMD)를 모드 레지스터 셋(MRS : Mode Register Set)에 대응하는 조합으로 인가하고 어드레스(ADDR)를 PDA 모드의 진입에 대응하는 조합으로 인가하는 것에 의해 이루어질 수 있다.
PDA 모드의 진입 이후에, 콘트롤러(200)는 제1메모리 장치(210_0)의 추가 레이턴시(AL)를 '0'으로 설정할 수 있다(S312). 구체적으로, 콘트롤러(200)가 커맨드(CMD)를 모드 레지스터 셋(MRS)에 대응하는 조합으로 인가하고, 어드레스(ADDR)를 AL을 '0'으로 설정하는 것에 대응하는 조합으로 인가하고, 커맨드(CMD)의 인가 시점으로부터 카스 라이트 레이턴시(CWL : Cas Write Latency) 이후에 제1메모리 장치(210_0)의 0번 데이터 패드(DQ0)에 대응하는 0번 데이터 라인(DATA0)의 신호를 '0'의 레벨로 인가하는 것에 의해 이루어질 수 있다. 도 4를 참조하면, 시점 '401'에 추가 레이턴시(AL)를 '0'으로 설정하기 위한 제어 신호(CMD/ADDR)가 인가되고, 시점 '401'로부터 카스 라이트 레이턴시(CWL) 만큼의 시간이 지난 시점 '402'에 데이터 라인(DATA0)이 '0'의 레벨로 인가되며, 데이터 라인(DATA1)는 '1'의 레벨로 인가된 것을 확인할 수 있다. 이에 따라, 제1메모리 장치(210_0)는 추가 레이턴시(AL)가 '0'으로 설정되고, 제2메모리 장치(210_1)는 시점 '401'에 인가된 제어 신호(CMD/ADDR)를 무시한다.
제1메모리 장치(210_0)의 추가 레이턴시(AL)를 설정한 이후에, 콘트롤러(200)는 제2메모리 장치(210_1)의 추가 레이턴시(AL)를 '4'로 설정할 수 있다(S313). 구체적으로, 콘트롤러가 커맨드(CMD)를 모드 레지스터 셋(MRS)에 대응하는 조합으로 인가하고, 어드레스(ADDR)를 추가 레이턴시(AL)를 '4'로 설정하는 것에 대응하는 조합으로 인가하고, 커맨드(CMD)의 인가 시점으로부터 카스 라이트 레이턴시(CWL) 이후에 제2메모리 장치(210_1)의 0번 데이터 패드(DQ0)에 대응하는 1번 데이터 라인(DATA1)의 신호를 '0'의 레벨로 인가하는 것에 의해 이루어질 수 있다. 도 4를 참조하면, 시점 '403'에 추가 레이턴시(AL)를 '4'로 설정하기 위한 제어 신호(CMD/ADDR)가 인가되고, 시점 '403'으로부터 카스 라이트 레이턴시(CWL) 만큼의 시간이 지난 시점 '404'에 데이터 라인(DATA1)이 '0'의 레벨로 인가되며, 데이터 라인(DATA0)은 '1'의 레벨로 인가된 것을 확인할 수 있다. 이에 따라, 제2메모리 장치(210_1)는 추가 레이턴시(AL)가 '4'로 설정되고, 제1메모리 장치(210_0)는 시점 '403'에 인가된 제어 신호(CMD/ADDR)를 무시한다.
콘트롤러(200)는 메모리 장치들(210_0, 210_1)의 추가 레이턴시 설정이 완료되면 PDA 모드를 종료할 수 있다(S314).
이제, 제1메모리 장치(210_0)와 제2메모리 장치(210_1)의 추가 레이턴시(AL)가 서로 다르게 설정되었으므로, 콘트롤러(200)는 하나의 제어 신호(CMD/ADDR)를 인가해 제1메모리 장치(210_0) 및 제2메모리 장치(210_1)와 서로 다른 시점에 데이터를 송신 또는 수신할 수 있다(S320). 구체적으로, 콘트롤러(200)가 칩 선택 신호(CS)를 활성화하고 제어 신호(CMD/ADDR)를 인가하면, 콘트롤러(200)는 제어 신호(CMD/ADDR) 인가 시점으로부터 추가 레이턴시(AL)와 사전 설정된 카스 라이트 레이턴시(CWL) 또는 사전 설정된 카스 레이턴시(CL)를 합한 시점(즉, AL + CWL 또는 AL + CL) 이후에 버스트 길이(BL)에 해당하는 클록 동안(즉, 4 클록) 메모리 장치들(210_0, 210_1)과 데이터를 송수신할 수 있다.
도 5는 콘트롤러(200)가 제1메모리 장치(210_0) 및 제2메모리 장치(210_1)에 데이터를 송신하는 동작(S321)을 나타낸 타이밍도이다.
도 5를 참조하면, 제1메모리 장치(210_0) 및 제2메모리 장치(210_1)는 칩 선택 신호(CS)의 활성화 시점과 동일한 시점(501)에 인가된 라이트 커맨드(WT, 501_1)에 해당하는 제어 신호(CMD/ADDR)를 인식한다. 이후, 콘트롤러(200)는 라이트 커맨드(WT, 501_1)의 인가 시점(501)으로부터 사전 설정된 카스 라이트 레이턴시(CWL) 이후부터 버스트 길이(BL)의 2배에 해당하는 클록 동안(즉, 8 클록)(즉, 502 이후부터 504 이전까지) 라이트 커맨드(WT, 501_1)에 해당하는 데이터를 데이터 버스(DATA_BUS)에 인가하고, 제1메모리 장치(210_0)는 라이트 커맨드(WT, 501_1)의 인가 시점으로부터 사전 설정된 카스 라이트 레이턴시(CWL) 및 제1메모리 장치(210_0)의 추가 레이턴시(AL)(즉, AL=0) 이후부터 데이터 버스(DATA_BUS)에 인가되는 버스트 길이(BL)에 해당하는 클록 동안(즉, 4 클록)(즉, 502 이후부터 503 전까지)의 데이터를 인식하고, 제2메모리 장치(210_1)는 라이트 커맨드(WT, 501_1)의 인가 시점(501)으로부터 사전 설정된 카스 라이트 레이턴시(CWL) 및 제2메모리 장치(210_1)의 추가 레이턴시(AL)(즉, AL=4) 이후부터 데이터 버스(DATA_BUS)에 인가되는 버스트 길이(BL)에 해당하는 클록 동안(즉, 4 클록)(즉, 503 이후부터 504 이전까지)의 데이터를 인식한다.
도 6은 콘트롤러(200)가 제1메모리 장치(210_0) 및 제2메모리 장치(210_1)로부터 데이터를 수신하는 동작(S322)을 나타낸 타이밍도이다.
제1메모리 장치(210_0) 및 제2메모리 장치(210_1)는 칩 선택 신호(CS)의 활성화 시점과 동일한 시점(601)에 인가된 리드 커맨드(RD, 601_1)에 해당하는 제어 신호(CMD/ADDR)를 인식한다. 이후, 제1메모리 장치(210_0)는 리드 커맨드(RD, 601_1)의 인가 시점으로부터 사전 설정된 카스 레이턴시(CL) 및 제1메모리 장치(210_0)의 추가 레이턴시(AL)(즉, AL=0) 이후부터 버스트 길이(BL)에 해당하는 클록 동안(즉, 4 클록)(즉, 602 이후부터 603 전까지) 리드 커맨드(RD, 601_1)에 해당하는 데이터를 데이터 버스(DATA_BUS)에 인가하고, 제2메모리 장치(210_1)는 리드 커맨드(RD, 601_1)의 인가 시점으로부터 사전 설정된 카스 레이턴시(CL) 및 제2메모리 장치(210_1)의 추가 레이턴시(AL)(즉, AL=4) 이후부터 버스트 길이(BL)에 해당하는 클록 동안(즉, 4 클록)(즉, 603 이후부터 604 이전까지) 리드 커맨드(RD, 601_1)에 해당하는 데이터를 데이터 버스(DATA_BUS)에 인가하며, 콘트롤러(200)는 리드 커맨드(RD, 601_1)의 인가 시점(601)으로부터 사전 설정된 카스 레이턴시(CL) 이후부터 버스트 길이(BL)의 2배에 해당하는 클록 동안(즉, 8 클록)(즉, 602 이후부터 604 이전까지) 메모리 장치들(210_0, 210_1)에 의해 데이터 버스(DATA_BUS)에 인가된 데이터를 수신한다.
도 2 내지 도 6을 참조하여 설명한 본 발명의 실시예에 따르면, 메모리 장치들(210_0, 210_1)이 제어 버스(CMD/ADDR_BUS)와 데이터 버스(DATA_BUS)를 공유하지만, 데이터 버스(DATA_BUS)에 대한 서로 다른 추가 레이턴시(AL)를 가진다. 따라서, 콘트롤러(200)는 제어 버스(CMD/ADDR_BUS)로 인가하는 한 번의 리드 커맨드(RD) 또는 라이트 커맨드(WT)에 의해 메모리 장치들(210_0, 210_1)로부터 버스트 길이(BL)의 2배에 해당하는 데이터를 리드 또는 라이트할 수 있다.
또한, 콘트롤러(200)가 한 번의 리드 커맨드(RD) 또는 라이트 커맨드(WT)에 의해 기존의 2배에 해당하는 데이터를 리드 또는 라이트함으로써, 에러 정정의 대상이 되는 데이터의 크기도 2배로 증가할 수 있으며, 이에 따라, RBER(Raw Bit Error Rate)가 큰 메모리 시스템의 경우 패리티 비트(Parity Bit)를 추가로 할당함으로써 에러 정정 능력을 향상시킬 수 있다.
또한, 콘트롤러(200)가 한 번의 리드 커맨드(RD) 또는 라이트 커맨드(WT)에 의해 기존의 2배에 해당하는 데이터를 리드 또는 라이트함으로써, 커맨드들 간의 스케쥴링 횟수가 감소할 수 있다.
상기 실시예에서는 콘트롤러(200)에 의해 메모리 장치들(210_0, 210_1)이 데이터 버스(DATA_BUS)에 대한 서로 다른 레이턴시를 가지도록 설정되는 것을 예시하였으나, 이는 예시일 뿐이며 메모리 장치들(210_0, 210_1)이 영구적으로 서로 다른 레이턴시를 가지도록 프로그램될 수도 있다. 예를 들어, 메모리 장치들(210_0, 210_1)의 제조시에 데이터 버스(DATA_BUS)에 대한 레이턴시가 고정될 수도 있을 것이며, 메모리 장치들(210_0, 210_1)의 제조 후에 영구적인 설정(예, 퓨즈 회로를 이용한 설정)을 통해 메모리 장치들(210_0, 210_1)의 데이터 버스(DATA_BUS)에 대한 레이턴시가 고정될 수도 있을 것이다.
도 7은 본 발명의 다른 실시예에 따른 메모리 시스템의 구성도이다. 도 7에서는 도면의 복잡성을 피하기 위해, 도 2와 동일한 연결 구조를 갖는 제어 버스(CMD/ADDR_BUS), 클럭(CK) 및 클럭 인에이블 신호(CKE) 전달 라인을 간소화해 도시했다.
도 7의 실시예에서는 도 2의 실시예 대비, 메모리 장치들(210_2, 210_3)이 추가된다. 추가된 메모리 장치들(210_2, 210_3) 역시 제어 버스(CMD/ADDR_BUS)와 데이터 버스(DATA_BUS)를 공유할 수 있다. 한편 추가 레이턴시(AL)를 설정하기 위한 특정 데이터 패드(DQ0)에는 메모리 장치들(210_0 내지 210_3)마다 서로 다른 데이터 라인(DATA0 내지 DATA3)이 연결되도록 구성될 수 있다.
도 7의 메모리 시스템에서도 도 2의 메모리 시스템과 마찬가지로, 콘트롤러(200)가 PDA 기능을 이용해 메모리 장치들(210_0 내지 210_3)의 추가 레이턴시(AL)를 설정할 수 있으며, 콘트롤러(200)는 메모리 장치들(210_0 내지 210_3)의 각각의 추가 레이턴시(AL)가 0부터 버스트 길이에 해당하는 시간 간격으로 증가함으로써 추가 레이턴시 간의 차이가 버스트 길이(BL : Burst Length)에 해당하는 클록 개수의 정수배에 해당하도록(예, 제1메모리 장치(210_0)의 추가 레이턴시(AL)는 '0', 제2메모리 장치(210_1)의 추가 레이턴시(AL)는 '4', 제3메모리 장치(210_2)의 추가 레이턴시(AL)는 '8', 제4메모리 장치(210_3)의 추가 레이턴시(AL)는 '12') 메모리 장치들(210_0 내지 210_3)의 추가 레이턴시(AL)를 가지도록 설정될 수 있다. 이에 따라, 콘트롤러(200)는 한 번의 리드 커맨드(RD) 또는 라이트 커맨드(WT)에 의해 메모리 장치들(210_0 내지 210_3)로부터 버스트 길이(BL)의 4배에 해당하는 데이터를 리드 또는 라이트할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예들에 따라 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 본 발명의 실시예들에서는 현재의 메모리 장치에서 사용되고 있는 커맨드 신호들 및 신호들의 조합을 예시하여 설명하였으나, 이들은 메모리 장치의 종류 및 스팩 변경에 의해 얼마든지 변경 가능함은 당연하다.

Claims (20)

  1. 데이터 버스와 제어 버스를 공유하는 다수의 메모리 장치; 및
    상기 제어 버스를 이용해 상기 다수의 메모리 장치를 제어하고, 상기 데이터 버스를 이용해 상기 다수의 메모리 장치와 데이터를 송수신하는 콘트롤러;
    를 포함하고,
    상기 다수의 메모리 장치의 각각의 레이턴시는 서로 다르고,
    상기 콘트롤러는 상기 다수의 메모리 장치에 동일한 제어 신호를 송신한 후 상기 다수의 메모리 장치의 각각의 상기 레이턴시에 따른 시점부터 버스트 길이(Burst Length)에 해당하는 시간 동안 상기 다수의 메모리 장치의 각각과 데이터를 송수신하는
    메모리 시스템.
  2. 제1항에 있어서,
    상기 레이턴시는 추가 레이턴시(AL : Additive Latency)를 포함하고,
    상기 다수의 메모리 장치의 각각의 추가 레이턴시(AL)는 버스트 길이에 해당하는 시간 간격으로 증가하는
    메모리 시스템.
  3. 제2항에 있어서,
    상기 다수의 메모리 장치의 추가 레이턴시(AL)들 중 가장 짧은 추가 레이턴시는 0인
    메모리 시스템.
  4. 제3항에 있어서,
    상기 제어 신호는 라이트 커맨드인
    메모리 시스템.
  5. 제4항에 있어서,
    상기 콘트롤러는 상기 다수의 메모리 장치에 상기 라이트 커맨드를 송신한 후 상기 다수의 메모리 장치의 각각의 레이턴시에 따른 시점부터 상기 버스트 길이에 해당하는 시간 동안 상기 다수의 메모리 장치의 각각에 상기 라이트 커맨드에 대응하는 데이터를 송신하는
    메모리 시스템.
  6. 제5항에 있어서,
    상기 레이턴시는 상기 추가 레이턴시(AL) 및 카스 라이트 레이턴시(CWL : Cas Write Latency)를 포함하는
    메모리 시스템.
  7. 제3항에 있어서,
    상기 제어 신호는 리드 커맨드인
    메모리 시스템.
  8. 제7항에 있어서,
    상기 콘트롤러는 상기 다수의 메모리 장치에 상기 리드 커맨드를 송신한 후 상기 다수의 메모리 장치의 각각의 레이턴시에 따른 시점부터 상기 버스트 길이에 해당하는 시간 동안 상기 다수의 메모리 장치의 각각으로부터 상기 리드 커맨드에 대응하는 데이터를 수신하는
    메모리 시스템.
  9. 제8항에 있어서,
    상기 레이턴시는 상기 추가 레이턴시(AL) 및 카스 레이턴시(CL : Cas Latency)를 포함하는
    메모리 시스템.
  10. 제3항에 있어서,
    상기 제어 신호는 칩 선택 신호, 커맨드 신호 및 어드레스 신호를 포함하는
    메모리 시스템.
  11. 데이터 버스와 제어 버스를 공유하는 다수의 메모리 장치 및 상기 다수의 메모리 장치를 제어하는 콘트롤러를 포함하는 메모리 시스템의 동작 방법에 있어서,
    상기 콘트롤러가 상기 다수의 메모리 장치에 동일한 라이트 커맨드를 송신하는 단계; 및
    상기 콘트롤러가 상기 라이트 커맨드를 송신한 후 상기 다수의 메모리 장치의 각각의 레이턴시에 따른 시점부터 버스트 길이(Burst Length)에 해당하는 시간 동안 상기 다수의 메모리 장치의 각각에 상기 라이트 커맨드에 대응하는 데이터를 송신하는 단계;
    를 포함하고,
    상기 다수의 메모리 장치의 각각의 레이턴시는 서로 다른
    메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 레이턴시는 추가 레이턴시(AL : Additive Latency)를 포함하고,
    상기 콘트롤러가 상기 다수의 메모리 장치의 각각의 추가 레이턴시(AL)가 버스트 길이에 해당하는 시간 간격으로 증가하도록 상기 다수의 메모리 장치의 각각의 추가 레이턴시(AL)를 설정하는 단계를 더 포함하는
    메모리 시스템의 동작 방법.
  13. 제12항에 있어서,
    상기 다수의 메모리 장치의 추가 레이턴시(AL)들 중 가장 짧은 추가 레이턴시는 0인
    메모리 시스템의 동작 방법.
  14. 제13항에 있어서,
    상기 레이턴시는 상기 추가 레이턴시(AL) 및 카스 라이트 레이턴시(CWL : Cas Write Latency)를 포함하는
    메모리 시스템의 동작 방법.
  15. 제13항에 있어서,
    상기 라이트 커맨드는 칩 선택 신호, 커맨드 신호 및 어드레스 신호를 포함하는
    메모리 시스템의 동작 방법.
  16. 데이터 버스와 제어 버스를 공유하는 다수의 메모리 장치 및 상기 다수의 메모리 장치를 제어하는 콘트롤러를 포함하는 메모리 시스템의 동작 방법에 있어서,
    상기 콘트롤러가 상기 다수의 메모리 장치에 동일한 리드 커맨드를 송신하는 단계; 및
    상기 콘트롤러가 상기 리드 커맨드를 송신한 후 상기 다수의 메모리 장치의 각각의 레이턴시에 따른 시점부터 버스트 길이(Burst Length)에 해당하는 시간 동안 상기 다수의 메모리 장치의 각각으로부터 상기 리드 커맨드에 대응하는 데이터를 수신하는 단계;
    를 포함하고,
    상기 다수의 메모리 장치의 각각의 레이턴시는 서로 다른
    메모리 시스템의 동작 방법.
  17. 제16항에 있어서,
    상기 레이턴시는 추가 레이턴시(AL : Additive Latency)를 포함하고,
    상기 콘트롤러가 상기 다수의 메모리 장치의 각각의 추가 레이턴시(AL)가 버스트 길이에 해당하는 시간 간격으로 증가하도록 상기 다수의 메모리 장치의 각각의 추가 레이턴시(AL)를 설정하는 단계를 더 포함하는
    메모리 시스템의 동작 방법.
  18. 제17항에 있어서,
    상기 다수의 메모리 장치의 추가 레이턴시(AL)들 중 가장 짧은 추가 레이턴시는 0인
    메모리 시스템의 동작 방법.
  19. 제18항에 있어서,
    상기 레이턴시는 상기 추가 레이턴시(AL) 및 카스 레이턴시(CL : Cas Latency)를 포함하는
    메모리 시스템의 동작 방법.
  20. 제18항에 있어서,
    상기 리드 커맨드는 칩 선택 신호, 커맨드 신호 및 어드레스 신호를 포함하는
    메모리 시스템의 동작 방법.
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