CN108268390A - 存储器系统及其操作方法 - Google Patents

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Abstract

本发明涉及一种存储器系统，其包括：存储器装置，其共享数据总线和控制总线并且通过控制总线控制存储器装置，其中存储器装置具有彼此不同的延迟；以及控制器，其通过数据总线利用存储器装置收发数据，其中在将相同的控制信号传输到存储器装置之后，针对作为存储器装置的每个延迟的时刻，在对应于数据突发长度的时间期间，控制器可以利用存储器装置收发数据。

Description

存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2016年12月30日提交的申请号为10-2016-0184094的韩国专利申请的优先权，其整体通过引用并入本文。
技术领域
本发明的各个实施例涉及一种半导体设计技术，并且更特别地，涉及一种存储器系统。
背景技术
通常，控制器可以与一个或多个存储器装置联接。即，存储器系统可以包括可以联接到多个存储器装置的单个控制器。
图1(a)示出控制器和两个存储器装置之间的传统总线连接。
图1(a)示出了经由第一控制总线CMD/ADDR_BUS0和第一数据总线DATA_BUS0联接到存储器控制器100的存储器装置110_0以及经由第二控制总线CMD/ADDR_BUS1和第二数据总线DATA_BUS1联接到控制器100的第二存储器装置110_1。控制器100可以控制存储器装置110_0和存储器装置110_1。例如，存储器装置110_1可以执行写入操作，而存储器装置110_0可以执行读取操作。
如图1(b)所示，当存储器装置110_0和存储器装置110_1共享控制总线CMD/ADDR_BUS和数据总线DATA_BUS时，控制器100可以仅利用用于选择存储器装置110_0和存储器装置110_1的信号CS0和信号CS1来分别控制存储器装置110_0和存储器装置110_1。在该情况下，由信号CS0和信号CS1中的一个选择的存储器装置可以响应于由控制总线CMD/ADDR_BUS传送的命令来执行操作并且通过数据总线DATA_BUS与控制器100交换信号。虽然信号CS0和信号CS1属于由控制总线CMD/ADDR_BUS传送的命令信号，但是由于信号CS0和信号CS1与由控制总线CMD/ADDR_BUS传送的其它命令信号不同地被分别分配给各个存储器装置110_0和存储器装置110_1，因此信号CS0和信号CS1在图1中分别示出。
可以在控制器和存储器装置之间传输的数据的大小是固定的。当存储器系统中的原始位错误率(RBER)较大时，需要错误校正的数据的大小可以增加，以提高存储器系统的错误校正能力。为了增加待被错误校正的数据的大小，控制器可以增加施加到存储器装置的命令的数量或存储器系统的数据总线的大小。
然而，由于控制器必须发出调度命令的次数也可能增加，因此可能涉及增加被施加到存储器装置的命令的数量。并且，增加存储器系统的数据总线的大小可能需要存储器系统设计的显著且昂贵的变化并且制造成本增加。
发明内容
本发明的各个实施例涉及一种存储器系统，其能够在不增加控制器和存储器装置之间线路的数量或由控制器向存储器装置提供的命令的数量的情况下，响应于单个命令在控制器和存储器装置之间传送大小增加的数据。
根据本发明的实施例，存储器系统包括：存储器装置，其适用于共享公共数据总线和公共控制总线，其中存储器装置各自具有不同的延迟；以及控制器，其适用于通过数据总线控制存储器装置并且利用存储器装置收发数据，其中在将相同的信号传输到存储器装置之后，在对应于数据突发长度BL的时间期间，从作为存储器装置的每个延迟的时刻，控制器可以利用存储器装置分别收发数据。
优选地，延迟可以包括附加延迟AL，并且存储器装置的每个附加延迟AL被设置成对应于数据突发长度BL的时间间隔。
优选地，最短的附加延迟AL可以是0。
优选地，控制信号可以是写入命令。
优选地，在将写入命令传输到存储器装置之后，在对应于数据突发长度BL的时间期间，从作为存储器装置的每个延迟的时刻，控制器可以将对应于写入命令的数据传输到存储器装置。
优选地，延迟可以包括附加延迟AL和CAS写入延迟CWL。
优选地，控制信号可以是读取命令。
优选地，在将读取命令传输到存储器装置之后，在对应于数据突发长度BL的时间期间，从存储器装置中的每一个的延迟通过的时刻，控制器可以从存储器装置接收对应于读取命令的数据。
优选地，延迟可以包括附加延迟AL和CAS写入延迟CWL。
优选地，控制信号可以包括芯片选择信号CS、命令信号和地址信号。
根据本发明的实施例，存储器系统的操作方法包括：通过控制器将相同的写入命令传输到存储器装置；在将写入命令传输到存储器装置之后，在对应于数据突发长度BL的时间期间，从作为存储器装置的每个延迟的时刻，通过控制器将对应于写入命令的数据传输到存储器装置；其中存储器装置的每个延迟可以彼此不同。
优选地，延迟可以包括附加延迟，并且存储器系统的操作方法可以进一步包括通过控制器将存储器装置的每个附加延迟AL设置成对应于数据突发长度BL的时间间隔。
优选地，在存储器装置的附加延迟AL中的最短的附加延迟AL可以为0。
优选地，延迟可以包括附加延迟AL和CAS写入延迟CWL。
根据本发明的实施例，存储器系统的操作方法包括：通过控制器将相同的读取命令传输到存储器装置，其中存储器装置可以具有彼此不同的延迟；在将读取命令传输到存储器装置之后，在对应于数据突发长度BL的时间期间，从作为存储器装置的每个延迟的时刻，通过控制器从存储器装置接收对应于读取命令的数据。
优选地，延迟可以包括附加延迟，并且存储器系统的操作方法可以进一步包括通过控制器将存储器装置的每个附加延迟AL设置成对应于数据突发长度BL的时间间隔。
优选地，在存储器装置的附加延迟AL中的最短的附加延迟AL可以为0。
优选地，延迟可以包括附加延迟AL和CAS写入延迟CWL。
优选地，读取命令可以包括芯片选择信号CS、命令信号和地址信号。
附图说明
图1是示出控制器和存储器装置之间的常规总线连接的框图。
图2是示出根据本发明的实施例的存储器系统的框图。
图3是示出图2所示的存储器系统的操作的流程图。
图4是示出图3所示的步骤的时序图。
图5是示出图3所示的步骤的时序图。
图6是示出图3所示的步骤的时序图。
图7是示出根据本发明的实施例的存储器系统的框图。
具体实施方式
以下参照附图更详细地描述本发明的示例性实施例。然而，本发明可以以不同的形式实施并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底且完全的，并且将向本领域技术人员完全传达本发明的范围。附图不一定按比例绘制，并且在一些情况下，为了清楚地示出实施例的特征，可能已经放大了比例。在整个公开中，附图标记直接对应于本发明的各种附图和实施例中的相同的编号的部件。还应注意的是，在本说明书中，“连接/联接”指一个部件不仅直接联接另一部件，而且还通过中间部件间接联接另一部件。另外，只要在句子中没有具体提及，单数形式可以包括复数形式。
附图不一定按比例绘制，在一些情况下，为了清楚地示出实施例的特征，可能已经放大了比例。当元件被称为连接或联接到另一元件时，应当理解的是，前者可以直接地连接或联接到后者，或经由其间的中间元件电连接或联接到后者。此外，当描述一个元件“包括”(或“包含”)或“具有”一些元件时，应当理解的是，如果不存在特定限制，则其可以包括(或包含)或具有其它元件以及那些元件。除非另有说明，否则单数形式的术语可以包括复数形式。
图2是示出根据本发明的实施例的存储器系统的框图。
参照图2，存储器系统可以包括控制器200、第一存储器装置210_0、第二存储器装置210_1、控制总线CMD/ADDR_BUS和数据总线DATA_BUS。存储器系统可以进一步包括用于传输时钟CK的线路和用于传输时钟使能信号CKE的线路，该时钟使能信号CKE指示存储器装置210_0和存储器装置210_1必须与时钟CK同步地操作的时刻。
控制器200可以通过控制总线CMD/ADDR_BUS将控制信号传输到存储器装置210_0和存储器装置210_1。控制信号可以包括命令CMD和地址ADDR。命令CMD可以包括多个信号。例如，命令可以包括有源信号ACT、行地址选通信号RAS、列地址选通信号CAS和芯片选择信号CS。虽然芯片选择信号CS包括在命令CMD中，但是其在附图中被分别示出以显示存储器装置210_0和存储器装置210_1彼此共享相同的芯片选择信号CS。地址ADDR可以包括多个信号。例如，地址ADDR可以包括多位存储体组地址、多位存储体地址和多位常规地址。
控制器200可以通过数据总线DATA_BUS利用存储器装置210_0和存储器装置210_1收发多位数据。数据总线DATA_BUS的数据线路DATA0至数据线路DATA3可以分别与数据焊盘DQ0至数据焊盘DQ3联接。数据焊盘DQ0至数据焊盘DQ3可以包括在存储器装置210_0和存储器装置210_1中。例如，第一存储器装置210_0和第二存储器装置210_1的数据焊盘DQ0可以与不同的数据线路DATA0和数据线路DATA1联接。数据焊盘DQ0可以用于通过控制总线CMD/ADDR_BUS传送的控制信号CMD/ADDR。
控制器200可以将时钟CK提供给存储器装置210_0和存储器装置210_1，用于存储器装置201_0和存储器装置210_1的同步操作。控制器200可以以差分方式将时钟CK和互补时钟提供给存储器装置210_0和存储器装置210_1。控制器200可以将时钟使能信号CKE提供给存储器装置210_0和存储器装置210_1。时钟使能信号CKE可以通知存储器装置210_0和存储器装置210_1何时开始操作以与时钟CK同步。
控制器200可以包括在诸如中央处理单元(CPU)、图形处理单元(GPU)和应用处理器(AP)的处理器中，并且可以包括在诸如双列直插存储器模块(DIMM)的存储器模块中。并且，控制器200可以以各种方式形成。例如，控制器200可以被包括在包括诸如计算装置、移动电话等的存储器装置的系统中的单独芯片中。控制器200可以通过控制总线CMD/ADDR_BUS来控制存储器装置210_0和存储器装置210_1，并且可以通过数据总线DATA_BUS与存储器装置210_0和存储器装置210_1交换数据。
控制器200可以通过控制总线CMD/ADDR_BUS来设置指示何时将数据提供给存储器装置210_0和存储器装置210_1的CAS写入延迟CWL、指示何时接收从存储器装置210_0和存储器装置210_1读取的数据的CAS延迟CL、以及指示将数据提供给存储器装置210_0与存储器装置210_1和从存储器装置210_0与存储器装置210_1接收数据的不同时刻的附加延迟AL。控制器200可以根据设定的延迟CWL、CL和AL在不同的时刻处利用存储器装置210_0和存储器装置210_1收发数据。
第一存储器装置210_0和第二存储器装置210_1可以彼此共享控制总线CMD/ADDR_BUS和数据总线DATA_BUS。第一存储器装置210_0和第二存储器装置210_1可以彼此共享芯片选择信号CS。第一存储器装置210_0和第二存储器装置210_1可以通过针对各个第一存储器装置210_0和第二存储器装置210_1不同地设定附加延迟AL的值在不同的时刻处利用控制器200来收发数据。
图3是示出图2所示的存储器系统的操作的流程图。
图4是示出图3的步骤S312和S313的时序图。
参照图3，存储器系统的操作可以被划分为步骤S310：为控制器200设置附加延迟AL以在不同的时刻处利用存储器装置210_0和存储器装置210_1收发数据；以及步骤S320：控制器200根据设定的附加延迟AL在不同时刻处利用第一存储器装置210_0和第二存储器装置210_1收发数据。
在步骤S310处，控制器200可以为存储器装置210_0和存储器装置210_1中的每一个设置附加延迟AL，使得存储器装置210_0的附加延迟AL和存储器装置210_1的附加延迟AL之间的差等于对应于预设数据突发长度BL的时钟数。例如，当存储器系统以双倍数据速率(DDR)操作并且数据突发长度BL为‘8’时，对应于数据突发长度的时钟数可以是‘4’，并且因此控制器200可以将第一存储器装置210_0的附加延迟AL设置为‘0’并且将第二存储器装置210_1的附加延迟AL设置为‘4’。作为结果，控制器200可以设置存储器装置210_0的附加延迟AL和存储器装置210_1的附加延迟AL，使得存储器装置210_0的附加延迟AL和存储器装置210_1的附加延迟AL之间的差等于对应于预设数据突发长度BL的时钟数。以下假设存储器系统以DDR操作并且数据突发长度BL为‘8’。
在步骤S311处，控制器200可以对第一存储器装置210_0和第二存储器装置210_1施加控制信号CMD/ADDR以进入每DRAM可访问性(PDA)模式。具体地，控制器200可以施加对应于模式寄存器组(MRS)的命令CMD的组合和对应于进入PDA模式的地址ADDR的组合。
在步骤S312中，控制器200可以将第一存储器装置210_0的附加延迟AL设置为‘0’。具体地，控制器200可以施加对应于MRS的命令CMD的组合和对应于将附加延迟AL设置为‘0’的地址ADDR的组合。在CAS写入延迟CWL从命令CMD的组合被施加的时刻经过之后，控制器200可以将逻辑‘0’电平的信号施加到对应于第一存储器装置210_0的第0数据焊盘DQ0的第0数据线路DATA0。参照图4，用于将附加延迟AL设置为‘0’的控制信号CMD/ADDR可以在时刻401处被施加，并且在CAS写入延迟CWL从时刻401通过后的时刻402处，数据线路DATA0可以具有逻辑‘0’电平并且数据线路DATA1可以具有逻辑‘1’电平。作为结果，第一存储器装置210_0的附加延迟AL可以被设置为具有值“0”，并且第二存储器装置210_1可以忽略在时刻401处施加的控制信号CMD/ADDR。
在步骤S313中，控制器200可以将第二存储器装置210_1的附加延迟AL设置为‘4’。具体地，控制器200可以施加对应于MRS的命令CMD的组合和对应于将附加延迟AL设置为‘4’的地址ADDR的组合。在CAS写入延迟CWL从命令CMD的组合被施加的时刻经过之后，控制器200可以将逻辑“0”电平的信号施加到对应于第二存储器装置210_1的第0数据焊盘DQ0的第0数据线路DATA1。参照图4，用于将附加延迟AL设置为‘4’的控制信号CMD/ADDR可以在时刻403处被施加，并且在CAS写入延迟CWL从时刻403经过后的时刻404处，数据线路DATA0可以具有逻辑‘1’电平并且数据线路DATA1可以具有逻辑‘0’电平。作为结果，第二存储器装置210_1的附加延迟AL可以被设置为具有值“4”，并且第一存储器装置210_0可以忽略在时刻403处施加的控制信号CMD/ADDR。
在步骤S314处，当控制器200完成存储器装置210_0和210_1的附加延迟AL的设置时，控制器200可以关闭PDA模式。
由于第一存储器装置210_0的附加延迟AL和第二存储器装置210_1的附加延迟AL被设置为彼此具有不同的值，因此控制器200可以通过施加单个控制信号CMD/ADDR在不同时刻处利用第一存储器装置210_0和第二存储器装置210_1收发数据。具体地，当控制器200启用芯片选择信号CS并且施加控制信号CMD/ADDR时，从施加控制信号CMD/ADDR的时刻，在附加延迟AL和预设的CAS写入延迟CWL的总和或附加延迟AL和预设的CAS延迟CL的总和(即，AL+CWL或AL+CL)之后，在对应于数据突发长度BL的4个时钟的时钟期间，控制器200可以利用存储器装置210_0和存储器装置210_1收发数据。
图5是示出图3所示的步骤S321的时序图。
参照图4和图5，在步骤S321处，第一存储器装置210_0和第二存储器装置210_1可以识别对应于在芯片选择信号CS被启用的时刻501处施加的写入命令WT501_1的控制信号CMD/ADDR。并且然后，在对应于数据突发长度BL的两倍的时钟期间，即从当预设的CAS写入延迟CWL从写入命令WT501_1的时刻501通过后的时刻502开始的8个时钟期间(即，时刻502至时刻504)，控制器200可以通过数据总线DATA_BUS提供对应于写入命令WT501_1的数据。在对应于数据突发长度BL的时钟的期间，即从当预设的CAS写入延迟CWL和第一存储器装置210_0的附加延迟AL(＝0)的总和从写入命令WT501_1的时刻501通过后的时刻502开始的4个时钟期间(即，从时刻502至时刻503的时间段)，第一存储器装置201_0可以识别通过数据总线DATA_BUS施加的数据。在对应于数据突发长度BL的时钟期间，即从当预设的CAS写入延迟CWL和第二存储器装置210_1的附加延迟AL(＝4)的总和从写入命令WT501_1的时刻501通过后的时刻503开始的4个时钟期间(即，从时刻503至时刻504)，第二存储器装置201_1可以识别通过数据总线DATA_BUS施加的数据。
图6是示出图3所示的步骤S322的时序图。
参照图4和图6，在步骤S322处，第一存储器装置210_0和第二存储器装置210_1可以识别对应于在启用芯片选择信号CS的时刻601处施加的读取命令RD601_1的控制信号CMD/ADDR。并且然后，在对应于数据突发长度BL的时钟期间，即从当预设的CAS延迟CL和第一存储器装置210_0的附加延迟AL(＝0)的总和从读取命令RD601_1的时刻601通过的时刻602开始的4个时钟期间(即，从时刻602至时刻603的时间段)，第一存储器装置210_0可以通过数据总线DATA_BUS提供对应于读取命令RD601_1的控制信号CMD/ADDR。在对应于数据突发长度BL的时钟期间，即从预设的CAS延迟CL和第二存储器装置210_1的附加延迟AL(＝4)的总和从读取命令RD601_1的时刻601通过后的时刻603开始的4个时钟期间(即，从时刻603至时刻604的时间段)，第二存储器装置201_1可以识别通过数据总线DATA_BUS施加的数据。在对应于数据突发长度BL的两倍的时钟期间，即从预设的CAS延迟CL从读取命令RD601_1的时刻601通过的时刻602开始的8个时钟期间(即，时刻602至时刻604)，控制器200可以从存储器装置210_0和存储器装置210_1接收通过数据总线DATA_BUS施加的数据。
根据参照图2至图6描述的本发明的实施例，虽然存储器装置210_0和存储器装置210_1共享控制总线CMD/ADDR_BUS和数据总线DATA_BUS，它们具有针对数据总线DATA_BUS彼此不同的附加延迟AL。因此，控制器200可以通过施加到控制总线CMD/ADDR_BUS的单个读取命令或单个写入命令来从存储器装置210_0和存储器装置210_1读取对应于数据突发长度BL的两倍的数据或将对应于数据突发长度BL的两倍的数据写入到存储器装置210_0和存储器装置210_1。
并且，当控制器200通过单个读取命令或单个写入命令读取或写入对应于原始数据大小的两倍的数据时，待错误校正的数据的大小可加倍。作为结果，具有较大原始位错误率(BRER)的存储器系统可以通过附加地分配奇偶校验位来提高错误校正能力。
并且，当控制器200通过单个读取命令或单个写入命令读取或写入对应于原始数据大小的两倍的数据时，调度命令的次数可以减少。
虽然在实施例中描述存储器装置210_0和存储器装置210_1被控制器200设置为具有针对数据总线DATA_BUS不同的延迟，但是本发明的概念不限于此。例如，在本发明的实施例中，存储器装置210_0和存储器装置210_1可被编程成永久地具有不同的延迟。例如，当存储器装置210_0和存储器装置210_1被制造时，或在存储器装置210_0和存储器装置210_1被制造之后通过经由熔丝电路的永久设置，针对数据总线DATA_BUS的延迟可以是固定的。
图7是示出根据本发明的另一实施例的存储器系统的框图。图7示出简化的控制总线CMD/ADDR_BUS和具有如图2所示的相同联接关系的时钟CK和时钟使能信号CKE的传输线路。
在图7的实施例中，与图2的实施例相比，存储器装置210_2和存储器装置210_3被添加。添加的存储器装置210_2和存储器装置210_3也可以彼此共享控制总线CMD/ADDR_BUS和数据总线DATA_BUS。用于存储器装置210_0至存储器装置210_3的不同的数据线路DATA0至数据线路DATA3可与预定的数据焊盘DQ0联接以设置延迟。
在与图2所示的存储器系统相似的图7所示的存储器系统中，控制器200可以在PDA模式下为每个存储器装置210_0至存储器装置210_3设置附加延迟AL。并且控制器200可以将存储器装置210_0至存储器装置210_3的附加延迟AL设置为彼此不同。此时，控制器200可以设置存储器装置210_0至存储器装置210_3的附加延迟AL，以便从第一存储器装置的为零的初始值逐步式增加，在对应于处理数据突发长度BL所需的时间的每个步骤处添加时间间隔，并且因此存储器装置210_0至存储器装置210_3的附加延迟AL之间的差对应于与数据突发长度BL相对应的时钟的整数倍。例如，当数据突发长度BL为‘4’时钟时，第一存储器装置210_0的附加延迟AL为‘0’时钟，第二存储器装置210_1的附加延迟AL为‘4’时钟，第三存储器装置210_2的附加延迟AL为‘8’时钟，并且第四存储器装置210_3的附加延迟AL为‘12’时钟。作为结果，控制器可以通过单个读取命令或单个写入命令从存储器装置210_0至存储器装置210_3读取对应于数据突发长度的四倍的数据或将对应于数据突发长度的四倍的数据写入到存储器装置210_0至存储器装置210_3。
虽然为了说明的目的已经描述各个实施例，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和变型。

Claims (20)

1.一种存储器系统，其包括：
多个存储器装置，其共享公共数据总线和公共控制总线，每个存储器装置具有不同的延迟；以及
控制器，其适用于：
通过所述公共数据总线控制所述存储器装置并且利用所述存储器装置收发数据；以及
响应于单个控制信号，在对应于数据突发长度和所述存储器装置的所述延迟的总和的时间期间，利用所述存储器装置分别收发数据。
2.根据权利要求1所述的存储器系统，
其中所述延迟中的每一个包括附加延迟，以及
其中所述控制器进一步设置所述附加延迟以使其值增加对应于所述数据突发长度的时间间隔。
3.根据权利要求2所述的存储器系统，其中所述附加延迟的最小值为0。
4.根据权利要求3所述的存储器系统，其中所述控制信号是写入命令。
5.根据权利要求4所述的存储器系统，其中在传输所述写入命令之后，在对应于所述数据突发长度和所述延迟的总和的时间期间，所述控制器将对应于所述写入命令的数据传输到所述存储器装置。
6.根据权利要求5所述的存储器系统，其中所述延迟中的每一个进一步包括CAS写入延迟。
7.根据权利要求3所述的存储器系统，其中所述控制信号是读取命令。
8.根据权利要求7所述的存储器系统，其中在传输所述读取命令之后，在对应于所述数据突发长度和所述延迟的总和的时间期间，所述控制器从所述存储器装置接收对应于所述读取命令的数据。
9.根据权利要求8所述的存储器系统，其中所述延迟中的每一个进一步包括CAS延迟。
10.根据权利要求3所述的存储器系统，其中所述控制信号包括芯片选择信号、命令信号和地址信号。
11.一种存储器系统的操作方法，所述存储器系统包括具有不同延迟的存储器装置，所述方法包括：
将单个写入命令传输到所述存储器装置；以及
响应于所述写入命令，在对应于数据突发长度和所述存储器装置的所述延迟的总和的时间期间，将对应于所述写入命令的数据分别传输到所述存储器装置。
12.根据权利要求11所述的方法，其中
其中所述延迟中的每一个包括附加延迟，以及
进一步包括设置所述附加延迟以使其值增加对应于所述数据突发长度的时间间隔。
13.根据权利要求12所述的方法，其中所述附加延迟的最小值为0。
14.根据权利要求13所述的方法，其中所述延迟中的每一个进一步包括CAS写入延迟。
15.根据权利要求13所述的方法，其中所述写入命令包括芯片选择信号、命令信号和地址信号。
16.一种存储器系统的操作方法，所述存储器系统包括具有不同延迟的存储器装置，所述方法包括：
将单个读取命令传输到所述存储器装置；以及
响应于所述读取命令，在对应于数据突发长度和所述存储器装置的所述延迟的总和的时间期间，分别从所述存储器装置接收对应于所述读取命令的数据。
17.根据权利要求16所述的方法，其中
其中所述延迟中的每一个包括附加延迟，以及
进一步包括设置所述附加延迟以使其值增加对应于所述数据突发长度的时间间隔。
18.根据权利要求17所述的方法，其中所述附加延迟的最小值为0。
19.根据权利要求18所述的方法，其中所述延迟中的每一个进一步包括CAS延迟。
20.根据权利要求18所述的方法，其中所述读取命令包括芯片选择信号、命令信号和地址信号。
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