JP6815898B2 - メモリモジュール、メモリシステム、及びその方法 - Google Patents

メモリモジュール、メモリシステム、及びその方法 Download PDF

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Description

本発明は一般的にメモリモジュール、メモリシステム、及びその方法に係り、さらに詳細には、メモリモジュール、メモリシステム、及びその方法における標準同期式ＤＤＲプロトコルと互換な非同期式通信プロトコルに関する。
ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のようなＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）モジュールは同期式通信プロトコル（例えば、ＤＤＲプロトコル）を利用する。メモリコントローラは、同期式タイミング（Ｔｉｍｉｎｇ）、制御、及びＤＲＡＭからの、そしてＤＲＡＭへのデータの移動を担当する。このような点で、ＤＲＡＭはスレーブデバイス（以下、「装置」という）であり、ＤＲＡＭは限定されたフィードバックのみをメモリコントローラに提供する。
次世代メモリインタフェイスはトランザクショナル（Ｔｒａｎｓａｃｔｉｏｎａｌ）インタフェイスである。トランザクショナルインタフェイスはメーンメモリ（Ｍａｉｎ Ｍｅｍｏｒｙ）としてメモリチャンネル上に共に配置された（ｃｏ−ｌｏｃａｔｅｄ）不揮発性（Ｎｏｎ−ｖｏｌａｔｉｌｅ）メモリ及び揮発性（Ｖｏｌａｔｉｌｅ）メモリの双方を支援できる。しかし、トランザクショナルインタフェイスは多様なタイミングを含み、そしてメモリチャンネル装置から遥かに多いフィードバックが予想される。従って、メモリコントローラに対して装置フィードバックを提供できる、不揮発性メモリ、又は不揮発性メモリ及び揮発性メモリの双方を含むメモリモジュールを支援するためのトランザクション（Ｔｒａｎｓａｃｔｉｏｎ）ベースの非同期式通信プロトコルが必要である。
米国特許第８，５９３，８８９号公報 米国特許第８，８１９、３５４号公報 米国特許第９，１４２，２７２号公報 米国特許第７，６４０，４１３号公報 米国特許第８，３５９，５２１号公報 米国特許公開第２０１５／００１９８３１号明細書
上述した技術的課題を解決するためになされた本発明は、同期式ＤＤＲプロトコルと互換な非同期式通信プロトコルを提供する。
一実施形態において、メモリモジュールは揮発性メモリと、不揮発性メモリと、メモリコントローラと接続するための非同期式メモリインタフェイスと、を備える。前記非同期式メモリインタフェイスは、前記揮発性メモリへの同期式データアクセスに使用されるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリチャンネルのピンに加えて、前記不揮発性メモリに格納された非同期式データを前記メモリコントローラに伝送する前記ＤＤＲメモリチャンネルの用途変更されたピン（ｒｅｐｕｒｐｏｓｅｄ ｐｉｎｓ）を利用し、前記非同期式データは、前記不揮発性メモリの状態を示す情報である装置フィードバックであり、前記不揮発性メモリの前記状態は、前記用途変更されたピンを１つ以上使用して、前記メモリコントローラへ非同期式に伝送され、前記メモリコントローラは、非同期式に受信された前記状態に応答して、前記ＤＤＲメモリチャンネルの前記ピンを介してデータを同期式に伝送し、前記非同期式メモリインタフェイスはＤＤＲ１、ＤＤＲ２、ＤＤＲ３、及びＤＤＲ４と互換され、前記装置フィードバックは、多重ＤＩＭＭのための複数のタイムスロットを含むことを特徴とする。
他の実施形態において、システムはメモリコントローラと、揮発性メモリ及び不揮発性メモリを含むメモリモジュールと、前記メモリコントローラ及び前記メモリモジュールの間の非同期式メモリインタフェイスと、を備える。前記非同期式メモリインタフェイスは、前記揮発性メモリへの同期式データアクセスに使用されるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリチャンネルのピンに加えて、前記メモリモジュールの装置フィードバックを前記メモリコントローラに伝送する前記ＤＤＲメモリチャンネルの用途変更されたピンを利用し、前記不揮発性メモリの状態は、前記用途変更されたピン（ｒｅｐｕｒｐｏｓｅｄ ｐｉｎｓ）を１つ以上使用して、前記メモリコントローラへ非同期式に伝送され、前記メモリコントローラは、非同期に受信された前記状態に応答して、前記ＤＤＲメモリチャンネルの前記ピンを介してデータを同期式に伝送し、前記非同期式メモリインタフェイスはＤＤＲ１、ＤＤＲ２、ＤＤＲ３、及びＤＤＲ４と互換され、前記装置フィードバックは、多重ＤＩＭＭのための複数のタイムスロットを含むことを特徴とする。
その他の実施形態において、方法は揮発性メモリ及び不揮発性メモリを含むメモリモジュールとメモリコントローラとの間に非同期式メモリインタフェイスを提供する段階と、前記メモリモジュールの前記揮発性メモリへの同期式データアクセスに使用されるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリチャンネルのピンに加えて、前記ＤＤＲメモリチャンネルの用途変更されたピン（ｒｅｐｕｒｐｏｓｅｄ ｐｉｎｓ）を利用して前記メモリコントローラへ前記メモリモジュールの装置フィードバックを送る段階と、前記装置フィードバックを複数のタイムスロットに一時的に分割する段階と、多重ＤＩＭＭ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）のうち、各々のＤＩＭＭのため前記複数のタイムスロットの各々を割り当てる段階と、を備え、前記装置フィードバックは前記複数のタイムスロットを含み、前記装置フィードバックの前記複数のタイムスロットの各々は、対応するＤＩＭＭを示すトランザクションＩＤ（Ｔｒａｎｓａｃｔｉｏｎ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）を含むことを特徴とする。
本発明に係るメモリモジュール及びシステムに内蔵された非同期式メモリインタフェイスは、メモリコントローラへ非同期式データを送るためにＤＤＲメモリチャンネルの用途変更されたピンを利用するので、同期式ＤＤＲプロトコルと互換な非同期式通信プロトコルを提供できる。
発明の説明の一部として含まれる添付された図面は前述した一般的な説明、及び下のように明細書に説明された本発明に対して説明し、教示するために下で提供された望ましい実施形態に対する詳細な説明と共に本発明の望ましい実施形態を図示する。
本発明の実施形態に係る非同期式通信プロトコルの実施形態を示す。 標準ＤＤＲプロトコルを利用する読出しサイクルに対するタイミングを示す。 本発明の実施形態に係る拡張されたＲＡＳ−ＣＡＳプロトコルを利用する例示的な読出しサイクルに対するタイミングを示す。 本発明の実施形態に係る例示的な読出しサイクルのタイミングを示す。 本発明の実施形態に係る例示的な書込みサイクルに対するタイミングを示す。 本発明の他の実施形態に係る例示的な読出し状態サイクルに対するタイミングを示す。 本発明の実施形態に係る例示的なＳＥＮＤサイクルに対するタイミングを示す。 本発明の実施形態に係る多様な命令の定義を示す表である。 本発明の実施形態に係るチャンネル当たりメモリコントローラのピン出力を示す。 本発明の実施形態に係る専用フィードバックピンに対する４つの例示を示す表である。 本発明の実施形態に係る例示的な時分割フィードバック方式を示す。 本発明の実施形態に係るハイブリッドフィードバックピンを利用して装置フィードバックを提供する例示的な過程に対する順序図である。 本発明の実施形態に係る読出し準備完了信号を伝送するＡＬＥＲＴ＿ｎピンに対する例示的な信号を示す。 本発明の実施形態に係る例示的な用途変更されたメッセージピン割当及びメッセージ定義を示す。 本発明の実施形態に係る同一のメモリチャンネルに共に配置された１つのＤＲＡＭと１つのＮＶＤＩＭＭ（ＮＶ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ）＝不揮発性）ＤＩＶＶ）のための例示的な信号を示す。 本発明の実施形態に係る２つのＮＶＤＩＭＭモジュールが共に配置されたメモリモジュールのための例示的な用途変更されたメッセージピン割当、及びメッセージピン定義を示す。
図面は必ずしも正確な縮尺通り示されず、類似な構造又は機能の要素は、一般に図面全体を通じて説明上の目的から同様の参照符号を付けて表示される。図面は本明細書で説明された多様な実施形態の説明を容易にするためのものであって、本明細書で開示された教示の全ての側面を説明するわけではなく、特許請求の範囲を制限しない。
本明細書で開示された特徴及び教示の各々は、標準同期プロトコルと互換な非同期式通信プロトコルを提供するための他の特徴及び教示と共に、又は分離されて利用できる。このような追加的な特徴及び教示が分離されるか、或いは結合されて利用される代表的な例は、添付された図面を参照して詳細に説明される。このような詳細な説明は、単に、本教示の側面を実施するために、当該技術分野で詳細な知識を有する者に対してより詳細を教示するためであり、特許請求の範囲を制限しない。従って、詳細な説明に開示された特徴の組合せは、本教示をその最も広い意味で実施する際に必須とは限らず、単に、本教示の特に代表的な実施形態を説明するために教示される。
以下の説明で、単に説明を目的として、特定名称が本発明の完全な理解を提供するために提起される。しかし、このような特定細部事項は本発明の思想を実施するために必須ではないことは当業者に理解できよう。
詳細な説明の幾つかの部分は、アルゴリズム及びコンピュータメモリ内データビットに対する動作のシンボル表現の側面で提供される。これらのアルゴリズム説明及び表現は他の分野の当業者に作業の実体を効果的に伝達するために、データ処理分野の当業者によって利用される。ここで、アルゴリズムは一般的に望む結果に至る、一貫性ある一連の段階である。段階は物理的量に対する物理的操作が必要である。一般に このような量は、必ずしも絶対的ではないが、格納、伝達、結合、比較、及びその他の操作が可能な電気又は磁気信号の形態を取る。このような信号をビット、値、要素、シンボル、特徴、用語、数等として参照することが主に共通的な利用の理由でしばしば便利であることが立証されている。
しかし、これら及び類似な用語の全ては適切な物理量と連関され、単なるこのような量に適用される便利なラベルであることを留意しなければならない。具体的には下の説明から明確であるように、説明で、このような“処理”、“コンピューティング”、“計算”、“決定”、“表示”等のような用語を利用する論議はコンピュータシステム又はコンピュータレジスター及びメモリ内で物理的（電気的）量として現れるデータをコンピュータシステムメモリ又はレジスター又は他の情報ストレージ、伝送又は表示装置内で物理的量として現れる類似な他のデータに操作及び変形する類似な電子コンピューティング装置の活動及び過程を示すことと理解される。
本明細書で説明されたアルゴリズムは、本質的に任意の特定コンピュータ又は他の機器（ａｐｐａｒａｔｕｓ）に関連付けされない。多様な一般的な目的のシステム、コンピュータサーバー、又は個人用コンピュータは本明細書の教示に従うプログラムと共に利用されるか、或いは要求された方法段階を遂行するためのより特殊化された装置を構成することが便利であることができる。このような多様なシステムのために要求される構造は以下の説明で示される。多様なプログラミング言語が本明細書で記載されたように発明の教示を具現するのに利用されてもよいことを理解すべきである。
また、代表的な例に対する多様な特徴及び従属項は本発明の教示に対する有用な追加的な実施形態を提供するために明示的ではなく、そして列挙されない方式に結合されることもできる。また、全ての値の範囲又は独立体のグループの暗示は全ての可能な中間値又は当該発明を制限する目的のみならず、本来の開示目的のための中間独立体を開始することが言及される。また、明示的な基準及び図面に図示された構成要素の形状は本明細書で実施される方式を理解できる設計されるが、寸法及び実施形態に示した形状に限定されないことを留意しなければならない。
本発明は多様な形態のＤＤＲメモリ（例えば、ＤＤＲ１、ＤＤＲ２、ＤＤＲ３、及びＤＤＲ４）と互換な非同期式通信プロトコルを提供する。非同期式通信プロトコルは多様な読出し、書込み、及び／又は活性化レイテンシ（Ｌａｔｅｎｃｙ）を有するメモリモジュールを支援できる。非同期式メモリモジュールは、同一のメモリチャンネルに共に配置された不揮発性メモリ及び／又は揮発性メモリ（例えば、ＤＲＡＭ）の双方を含み得る。
追加的に、非同期式通信プロトコルはメモリモジュールがメモリコントローラへ装置フィードバック（Ｄｅｖｉｃｅ Ｆｅｅｄｂａｃｋ）を提供するようにできる。ＤＩＭＭ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）及びメモリモジュール用語は本明細書で相互交換的に利用できる。ここでＤＩＭＭは、ＤＲＡＭを含む標準ＤＩＭＭ、ＮＶＭ（Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）を含むＮＶＤＩＭＭ、又はＤＲＡＭ及びＮＶＭを含むハイブリッド（Ｈｙｂｒｉｄ）ＤＩＭＭの何れかであり得る。
ＮＶＤＩＭＭ形態のメモリの例としてはＮＶＭを含む不揮発性メモリＮＶＭ ＤＩＭＭ及びＮＶＭ及びＤＲＡＭの双方を含むハイブリッドＤＩＭＭを含むが、これに限定されない。ＮＶＭ ＤＩＭＭはＮＶＭに対してメモリとしての直接的なアクセスを提供する。ハイブリッドＤＩＭＭはダイレクト（Ｄｉｒｅｃｔ）モード又はキャッシュ（Ｃａｃｈｅ）モードの中の何れか１つとして動作できる。ダイレクトモードで、ハイブリッドＤＩＭＭはＮＶＭ ＤＩＭＭと同様にメモリとしての直接的なアクセスを提供する。ハイブリッドＤＩＭＭ内のＤＲＡＭ及びＮＶＭは異なるアドレス範囲を有する。
ホストは異なるアドレス範囲を有するＤＲＡＭ及びＮＶＭに対してＤＲＡＭ作業又はＮＶＭ作業を分離して送付できる。例えば、ＤＤＲ標準のＣ［２］ピンはＤＲＡＭ及びＮＶＭのアドレス範囲を分離するために利用できる。Ｃ［２］ ピンがロー（Ｌｏｗ、０に設定）である場合、ＤＲＡＭが選択される。そして、Ｃ［２］ピンがハイ（Ｈｉｇｈ、１に設定）である場合、ＮＶＭが選択される。キャッシュモードでは、ＤＲＡＭはＮＶＭのキャッシュとして動作できる。ＤＲＡＭキャッシュはホストに対して透明（ｔｒａｎｓｐａｒｅｎｔ）であり、ハイブリッドＤＩＭＭ内部のコントローラによって管理される。
図１は本発明の実施形態に係る非同期式通信プロトコルの実施形態を図示する。非同期式通信プロトコルは、チップとモジュールのインタフェイスに対してＤＤＲ４と互換である。メモリモジュール１２０は不揮発性メモリ１２１、揮発性メモリ（例えば、ＤＲＡＭ）１２２、又は双方を含む。不揮発性メモリ１２１は、例としてフラッシュメモリ、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＴＴ−ＭＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を含むが、これに限定されない。メモリコントローラ１１０は不揮発性メモリ１２１とのインタフェイスとして非同期式通信プロトコル１５０を提供し、揮発性メモリ１２２とのインタフェイスとして同期式通信プロトコル１５１を提供する非同期式通信プロトコル１５０及び同期式通信プロトコル１５１は同一の物理的ＤＤＲチャンネルを共有するか、或いは専用の物理的ＤＤＲチャンネルを有する。
一実施形態に拠ると、本発明の非同期式通信プロトコルは、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｅｌｅｃｔ又は Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）−ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｅｌｅｃｔ又はＣｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）を利用する既存の同期式ＤＤＲプロトコルを拡張する。既存の同期ＤＤＲプロトコルはまたＲＡＳ−ＣＡＳプロトコル又は標準ＤＤＲプロトコルと称される。拡張されたＲＡＳ−ＣＡＳプロトコルは標準ＤＤＲプロトコルに対して指定されたＤＲＡＭ及びモジュールのピンの機能を拡張（ｅｘｔｅｎｄ）するか、或いは、用途変更（ｒｅｐｕｒｐｏｓｅ）し、メモリコントローラ１００とメモリモジュール１２０の不揮発性メモリ１２１との間に非同期式インタフェイス１５０を提供する。
非同期式通信プロトコルは拡張されるか、或いは、用途変更されたＲＡＭ及びモジュールのピンを利用するので、不揮発性メモリ１２１及び揮発性メモリ１２２は同一のメモリモジュール１２０に共に配置でき、同一のメモリチャンネル（例えば、ＤＤＲメモリチャンネル）を通じてメモリコントローラ１１０と通信できる。さらに、本、非同期式通信プロトコルは、メモリモジュール１２０が、本、非同期式通信プロトコルを利用してＤＤＲメモリチャンネルを通じてメモリコントローラ１１０に装置フィードバックを提供することを可能にする。
図２は標準ＤＤＲプロトコルを利用する読出しサイクル（Ｃｙｃｌｅ）に対するタイミングを示す。メモリモジュールに含まれたメモリ装置のメモリセルからデータを読出すために、セルは行及び列座標によって選択され、セルの電荷は感知され、増幅され、支援回路に送られ、そしてデータはメモリ装置のデータ出力ピンへ送らなければならない。ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）は行アドレスをラッチ（Ｌａｔｃｈ）し、メモリサイクルを開始するために利用される。ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）は列アドレスをラッチし、そして読出しサイクル又は書込みサイクルの中で何れか１つを開始するために利用される。
読出しサイクルのためのタイミング観点から見ると、読出しサイクルは次のような順序に発生する。最初に、メモリコントローラは読出しサイクルを開始し、メモリモジュールからデータを読出すために活性化命令（Ａｃｔｉｖａｔｅ ｃｏｍｍａｎｄ、ＡＣＴ）を生成する。活性化命令は行アドレス（ＲＡ）をメモリモジュールのアドレス入力ピンへ伝達し、ＲＡＳはラッチされる。その次に列アドレス（ＣＡ）がメモリモジュールのアドレス入力ピンへ伝達される。読出し信号ＲＤはＣＡＳ変換の前に読出し動作を開始するために先ずラッチされる。その次にＣＡＳがラッチされる。事前に決定された時間が経た後に、要請されたデータはメモリモジュールのデータ出力ピンに示される。読出し信号ＲＤが設定された後にデータが現れる時間はＲＡＳ及びＣＡＳを含む多様な信号のタイミング及び信号の間の事前に決定された遅延時間に依存する。読出しサイクルが完了される前に、ＣＡＳ及びＲＡＳは非活性状態に戻る。
図３は本発明の実施形態に係る拡張されたＲＡＳ−ＣＡＳプロトコルを利用する例示的な読出しサイクルに対するタイミング図を図示する。ここで、拡張されたＲＡＳ−ＣＡＳプロトコル及び非同期式通信プロトコル用語は相互交換的に利用される。拡張されたＲＡＳ−ＣＡＳプロトコルは、メモリモジュールの不揮発性メモリＮＶＭがメモリモジュールの専用の又は共有された１つ又はそれ以上の用途変更されたデータピンによってメモリコントローラと通信する。メモリモジュールは、また用途変更されたピンを利用してメモリコントローラへフィードバックを提供する。例えば、図３のタイミング図を参照して記述された例は不揮発性メモリ（例えば、ＰＣＭ（＝ＰＲＡＭ、位相変化メモリ））又は揮発性メモリ（例えば、ＤＲＡＭ）のための読出しサイクルであるが、拡張されたＲＡＳ−ＣＡＳプロトコルは本発明の範囲を逸脱することなく、書込みサイクル又は読出し−修正−書込み（Ｒｅａｄ−Ｍｏｄｉｆｉｙ−Ｗｒｉｔｅ）サイクルにも適用できる。
図２に示された標準同期式ＤＤＲプロトコルの場合は、メモリモジュールのデータ出力ピンに読出しデータが現れるタイミングは時間的（ｔｅｍｐｏｒａｌ）に予測可能であり、決定論的であったが、拡張されたＲＡＳ−ＣＡＳプロトコルの場合は、メモリコントローラ及びメモリモジュールの間のデータが非同期式に交換される。例えば、ＤＤＲ４メモリチャンネルに発送された活性化命令ＡＣＴに応答して、メモリモジュールは、例えば自分の状態（ＳＴＡＴＵＳ）を装置フィードバックとしてメモリコントローラに提供する。メモリモジュールは不揮発性メモリを含むか、或いは揮発性メモリに加えて不揮発性メモリを含む。
この場合、装置フィードバックは、ＤＲＡＭのオープンページと類似な方式により、不揮発性メモリのデータバッファにデータが位置したことを示す。メモリモジュールの状態に基づいて、メモリコントローラはメモリチャンネル上に読出し信号ＲＤを何時発送するかを決定する。読出し信号ＲＤがラッチされた後、要請されたデータは事前に決定された時間だけ遅延された後、メモリモジュールのデータ出力ピンに示される。活性化命令ＡＣＴとフィードバック信号との間、及び、フィードバック信号と読出し信号ＲＤとの間のタイミングは各々、変動可能であり、本発明の拡張されたＲＡＳ−ＣＡＳプロトコルは、同期式ＤＤＲメモリチャンネルと互換に具現されているけれども、非同期式である。
一実施形態に拠ると、フィードバック状態はＮＶＭデータがデータバッファに位置したことを示す。データバッファはＤＲＡＭオープンページと類似な方式により要請された読出しデータを格納する。ページがオープンされた後、同一のページにおける全ての連続した読出し（又は書込み）アクセスは固定されたＤＲＡＭレイテンシを有する。
一実施形態において、拡張されたＲＡＳ−ＣＡＳプロトコルは専用又は共有ピンを拡張及び／又は用途変更でき、多重リンクが同一のチャンネル上の異なるＤＩＭＭｓ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅｓ）の間で確立できる。拡張されたＲＡＳ−ＣＡＳプロトコルは、メモリモジュールからの共有された装置フィードバックをメモリコントローラへ提供するための同期化ロジックを必要とする。これに加えて、拡張ＲＡＳ−ＣＡＳプロトコルは装置フィードバック伝達によって、モジュール内（ｉｎ−ｍｏｄｕｌｅ）ＲＡＳ特性に対する支援を提供する。
他の実施形態において、フィードバック状態は２種類の信号（フィードバックメッセージＭＳＧ＿ＤＱ及び読出し準備完了信号（Ｒｅａｄ＿Ｒｅａｄｙ））を含む。ＭＳＧ＿ＤＱは同期式信号であり、常にＤＱバス上でデータと共に整列される。しかし、Ｒｅａｄ＿Ｒｅａｄｙ信号はデータと整列される必要が無い非同期式信号である。
図４は本発明の実施形態に係る例示的な読出しサイクルのタイミング図を示す。不揮発性メモリ又は揮発性メモリはＤＲＡＭと類似なページの概念乃至具現を有する必要がない。代わりに、非同期式通信プロトコルにおいて、ＡＣＴ命令が発行された後、明示的なフィードバック（例えば、Ｒｅａｄ＿Ｒｅａｄｙ信号）が各読出し信号ＲＤのために必要である。Ｒｅａｄ＿Ｒｅａｄｙ信号は、或るデータパッケージがホストによって読み出される準備完了になったことを示し、フィードバックチャンネルの特定の単数のピン（又は複数のピン）を通じて伝達される。メモリコントローラがメモリモジュールからＲｅａｄ＿Ｒｅａｄｙ信号を受信した後、メモリコントローラはデータを回収するための決定されたタイミングと共にデータ読出しトランザクション（Ｔｒａｎｓａｃｔｉｏｎ）を開始する他の命令（例えば、ＳＥＮＤ）を発行する。トランザクション命令（例えば、ＳＥＮＤ）の後、事前に定義されたレイテンシ（例えば、ｔＲＬ）の後に、読出しデータはデータバスに現れる。データに加えて、読出しＩＤ（ＲＩＤ）のような情報もフィードバックチャンネルの他のピン（例えば、ＭＳＧ＿ＤＱピン）を通じて伝達される。
図５は本発明の実施形態に係る例示的な書込みサイクルに対するタイミング図を示す。ホストが書込み要請（Ｗｒｉｔｅ Ｒｅｑｕｅｓｔ、ＷＲ）命令を発行した後、対応するデータが、事前に決定され且つ固定されたレイテンシ後のデータバスに現れる。ホストはどのくらい多い書込み動作がメモリモジュールへ伝達可能かを決定するために書込みクレジット（Ｗｒｉｔｅ Ｃｒｅｄｉｔ、ＷＣ）のカウンティング（Ｃｏｕｎｔｉｎｇ）を維持する。
図６は本発明の他の実施形態に係る例示的な読出し状態サイクルに対するタイミング図を示す。ホストが読出し状態（Ｒｅａｄ Ｓｔａｔｕｓ、ＲＳ）命令を発行した後、対応する状態パッケージが事前に決定され、固定されたレイテンシ以後データバスに現れる。ホストはメモリモジュールの書込みバッファにおいて利用可能な入力数（Ｅｎｔｒｙ）である書込みクレジットＷＣをアップデート（Ｕｐｄａｔｅ）するために読出し状態ＲＳ命令を利用する。ホストはメモリモジュールにおいて書込みバッファが利用可能になる時まで（例えば、ＷＣ＞０）書込み要請（ＷＲ）を発行しない。
書込みクレジット（ＷＣ）は、読出しデータパッケージ中のＭＳＧ ＤＱを利用してアップデートされ得る。読出しデータパッケージ中のＭＳＧ ＤＱの１つ又はそれ以上のビットは、メモリモジュールにおいて１又は特定の数のＷＣが利用可能なことを示すのに利用される。
状態情報メッセージは、メモリモジュールが書込み状態に対する情報を返信するために、１つ又はそれ以上の書込みＩＤ（Ｗｒｉｔｅ ＩＤｓ、ＷＩＤｓ）を含む。例えば、データの書込みＩＤは以前の書込み命令に対する書込み確認として利用される。受信された書込みＩＤがホストによって送られた書込みＩＤと一致する場合、書込みは確認される。ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）又はパリティー（Ｐａｒｉｔｙ）のようなＥＣＣ（Ｅｒｒｏｒ−ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｅ）の保護はＭＳＧ＿ＤＱでパケット完全性保障（ｐａｃｋｅｔ ｉｎｔｅｇｒｉｔｙ ｐｒｏｔｅｃｔｉｏｎ）のために利用される。
状態情報メッセージは更に、準備完了パッケージカウント、ＮＶＭ内部状態、以前命令又は動作に対する状態、及び任意のＲＡＳ情報及びインタラプトサービス（Ｉｎｔｅｒｒｕｐｔ ｓｅｒｖｉｃｅ）情報を含む他の情報も含み得る。
メモリコントローラ及びメモリモジュールの間でフィードバック状態が通信されるのに要するサイクル数は、特定のメモリモジュールによって決定されるか、及び／又は、メモリモジュールの初期化の時、メモリコントローラによって選択的に構成される。メモリコントローラ及びメモリモジュールの間で通信されるフィードバック状態情報の具体的な構成は、フィードバック状態の通信に要するサイクル数、又はフィードバック状態のクロック（Ｃｌｏｃｋ）速度に依存して変わる。
例えば、３つのコネクタ（Ｃｏｎｎｅｃｔｏｒ）ピンがＭＳＧ ＤＱ（Ｍｅｓｓａｇｅ Ｄａｔａ ｂｕｓ）に用途変更して割当られた場合、フィードバック状態は４個のＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）サイクルの間に伝送される。この場合、フィードバック状態は１２ビット分のデータを含む。更に、他のピンが読出し準備完了ピン（Ｒｅａｄ＿Ｒｅａｄｙ）に用途変更して割当られる。８個のコネクタピンが用途変更された他の例において、フィードバック状態は１６ビットの情報を含み、そしてフィードバック状態を伝達するために２つのＳＤＲサイクルを利用する。３つのコネクタピンが用途変更された他の例において、２つのピンが状態のために利用され、他のピンは状態のデータストロボ（Ｓｔｒｏｂｅ）として利用される。この例でフィードバック状態は１６ビットの情報を含み、そしてフィードバック状態を伝達するために８個のＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）サイクル利用する。
サイクル数及び／又はフィードバック状態情報を伝達するビットの数は、本明細書に開示されてある実施形態によって限定されないと理解されなければならない。
メモリコントローラは第１番目のサイクルにおけるフィードバック状態メッセージの第１番目のビットである、ＭＳＧ［０］を読み出してノーマルデータパケット（Ｎｏｒｍａｌ Ｄａｔａ Ｐａｃｋｅｔ）か、状態パケット（Ｓｔａｔｕｓ Ｐａｃｋｅｔ）か、を区別する。例えば、ＭＳＧ［０］ビットが０であれば、メモリコントローラはパケットをノーマルデータパケットとしてデコード（Ｄｅｃｏｄｅ）する。ＭＳＧ［０］ビットが１であれば、メモリコントローラはパケットを状態パケットとしてデコードする。
一実施形態において、読出し又は書込み命令は拡張（Ｅｘｔｅｎｓｉｏｎ）命令と共に伝達される。拡張命令は拡張されたアドレス、トランザクションＩＤ、及び読出し又は書込み命令と関連されたトランザクション優先順位のような他の情報を伝達する。拡張命令は対応する読出し又は書込み命令に対して一クロックサイクル以前又は以後に伝達される。拡張命令が利用される場合、各読出し又は書込み命令は命令バス（Ｃｏｍｍａｎｄ Ｂｕｓ）上で２つのサイクルを占有する。
一実施形態において、非同期式通信プロトコルはＳＥＮＤ命令を支援する。ＳＥＮＤ命令はメモリモジュールからホストに決定された（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）タイミングと共にデータバーストトランザクション（Ｄａｔａ Ｂｕｒｓｔ Ｔｒａｎｓａｃｔｉｏｎ）を初期化するのに利用される。
ＳＥＮＤ命令は表１に示したように定義される。ＳＥＮＤ命令はバーストでどのぐらい多いパッケージが要請されるかを規定するために利用される、最大１０ビットのバースト命令を伝達する。

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表２は一実施形態に係るトランザクション状態パケットの例示的な定義を示す。
Figure 0006815898
図７は本発明の実施形態に係る例示的なＳＥＮＤサイクルに対するタイミング図を示る。実施形態において、各読出し要請のためのＲｅａｄ＿Ｒｅａｄｙリンク上の各々のＲｅａｄｙは、データパッケージが読み出される準備完了になったことを示す。ホストは複数のデータを固定された読出しレイテンシ（例えば、ｔＲＬ）で以って順次的に読出すためのバースト読出しトランザクションを開始するためにＳＥＮＤ命令を発行する。また、要請されたバースト数もＳＥＮＤ命令内のバーストカウント（Ｂｕｒｓｔ Ｃｏｕｎｔ）によって伝達される。バースト読出しトランザクションはデータパッケージ又は状態パッケージを含む。メモリコントローラは、第１番目のサイクル内における、フィードバック状態メッセージの第１番目のビットである、ＭＳＧ［０］を利用してパッケージの種類を識別する。
図８は本発明の実施形態に係る多様な命令の定義を示す表である。非同期式通信プロトコルは、ＮＶＭ読出し命令、ＮＶＭ書込み命令、ＮＶＭ拡張命令、ＮＶＭ＿ＳＥＮＤ命令、読出し状態命令、及びＲＦＵ命令を支援する。このような命令の詳細なタイミング図は図４乃至図７を参照して説明される。
読出しＩＤ（Ｒｅａｄ ＩＤ、ＲＩＤ）は読出し要請とメモリモジュールからの読出しデータとの間の関係を確認するために利用される。ＲＩＤは多様な方式により生成される。一実施形態において、ホストは明示的にＲＩＤを生成する。このような場合、ＲＩＤは明示的にホストからメモリモジュールに伝達される。他の実施形態において、ホスト及びメモリモジュールの双方は読出し命令の種類に依存して明示的にＲＩＤを生成できる。その他の実施形態で、ホスト及びメモリモジュールのどちらも明示的にはＲＩＤを生成せず、その代わりに、ホスト及びメモリモジュールの双方は、或るＲＩＤメカニズムに同意して、それに従う。或るＲＩＤメカニズムとは、例えば、初期化の間に同期化アップ（Ｓｙｎｃ Ｕｐ）がなされた後、ホスト及びメモリモジュールは同一のパッケージのために別々に同一のＲＩＤを生成する。
図９は本発明の実施形態に係るチャンネル当たりメモリコントローラのピン出力を図示する。メモリコントローラのピン／リンクは特定ＤＩＭＭ専用の第１グループ４０１及び多重ＤＩＭＭによって共有される第２グループ４０２に分けられる。メモリチャンネルのピン／リンクの定義は、例えばＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）標準のように、本発明の技術分野で広く公知されている。一実施形態において、非同期式通信プロトコルは、メモリモジュールがメモリコントローラへ装置フィードバックを提供するように多様なフィードバックピン／リンクを利用する。
一実施形態において、専用フィードバックピンは非同期式通信プロトコルのために用途が変更される。このような専用フィードバックピンの例としてはＯＤＴ［１］、ＣＫＥ［１］、ＣＳ［１：３］、ＣＫ＿Ｎ［１］、ＣＫ＿Ｐ［１］、及び３つのＲＦＵがあるが、これに限定されない。このような専用ピンはメモリチャンネル内ＤＩＭＭの間の簡単な同期化を可能にする。
所定の実施形態において、専用フィードバックピンはＡＬＥＲＴ＿ｎピンを含む。ＡＬＥＲＴ＿ｎピンは多重ＤＩＭＭによって共有される。他の場合において、ホスト及びメモリボード（Ｂｏａｒｄ）はメモリチャンネル当たり２つのＮＶ−ＤＩＭＭがあるように別の専用ＡＬＥＲＴ＿ｎピンを有するように再設計される。
図１０は本発明の実施形態に係る専用フィードバックピンに対する４つの例示を示す表である。第１番目の例は用途変更された４個のピンを利用し、第２番目及び第３番目の例は用途変更された８個のピンを利用し、第４番目の例は用途変更された１０個のピンを利用し、第５番目の例は用途変更された５個のピンを利用する。このような例の全てはＳＤＲメモリモジュールと同等な速度を達成できる。
ＯＤＴ［１］、ＣＫＥ［１］、ＣＳ［１］、及びＡＬＥＲＴ＿ｎピンが用途変更された第１番目の例で、ＣＳ［１］、ＯＤＴ［１］、及びＣＫＥ［１］はメッセージＤＱピン（ＭＳＧ＿ＤＱ）に利用される。読出し準備完了状態はＡＬＥＲＴ＿ｎピンを利用して送られる。
他の実施形態において、共有されたフィードバックピンは、拡張されたＲＡＳ−ＣＡＳプロトコルのために利用される。このような共有されたフィードバックピンの例としてはＤＱＳ９＿ｔ〜ＤＱＳ１７＿ｔ、ＤＱＳ９＿ｃ〜ＤＱＳ１７＿ｃ、及びＡＬＥＲＴ＿ｎがあるが、これに制限されない。この場合、共有されたピンは通信分野で広く公知された時分割多重接近ＴＤＭＡ方式と類似の時分割方式で利用される。時分割方式は他のメモリ装置に他のタイムスロットを割当てし、各メモリ装置は割当されたスロットを用いて伝送する。
図１１は本発明の実施形態に係る例示的な時分割フィードバック方式を示す。１つ又はそれ以上の共有されたフィードバックピンは多重タイムスロットで装置フィードバックを伝達し、タイムスロットの各々は互いに異なるメモリモジュールのために専用される。例えば、装置フィードバックはＤＩＭＭ０及びＤＩＭＭ１のための交互タイムスロットを含む。時分割方式は他のメモリチャンネルを通じて他のメモリスロットに対するフィードバックを伝送するのに利用されることを留意する。
他の実施形態において、ハイブリッドフィードバックピンは拡張されたＲＡＳ−ＣＡＳプロトコルのために利用される。ハイブリッドフィードバックピンは専用フィードバックピン及び共有されたフィードバックピンの双方を含む。例えば、３２個のハイブリッドフィードバックピンは１０個の専用フィードバックピン（例えば、ＯＤＴ［１］、ＣＫＥ［１］、ＣＳ［１：３］、ＣＫ＿Ｎ［１］、ＣＫ＿Ｐ［１］、及び３つの、将来利用のための予備ＲＦＵ）、１８個の共有されたフィードバックピン（例えば、ＤＱＳ９＿ｔ〜ＤＱＳ１７＿ｔ、ＤＱＳ９＿ｃ〜ＤＱＳ１７＿ｃ）、及びＡＬＥＲＴ＿ｎを含む。このようなハイブリッドフィードバックピンはただ共有ピンのみがあることに比べてさらに容易に同期化を許容する最大３２個のピンを含む。例えば、同期化は専用ピンを通じて遂行され、状態伝送は専用ピン又は共有されたピンを通じて遂行される。
図１２は本発明の実施形態に係るハイブリッドフィードバックピンを利用して装置フィードバックを提供する例示的な過程に対する順序図である。専用ピンは同期化のために利用され、専用ピン及び共有されたピンの双方は装置フィードバックを伝送するために利用される。ＤＩＭＭは、利用可能なメモリチャンネルの内から共有フィードバックチャンネルを割当てるようにメモリコントローラへ要請を送る（７０１段階）。前記要請に対する応答で、メモリコントローラは共有フィードバックチャンネルが他のＤＩＭＭによって所有されているか否かを判断する（７０２段階）。仮に共有フィードバックチャンネルが他のＤＩＭＭの所有である場合、メモリコントローラは後に再トライ（試図）するようにＤＩＭＭに要請する（７１１段階）。仮に共有フィードバックチャンネルが要請したＤＩＭＭの所有である場合、メモリコントローラは要請を確認し（７１２段階）、そしてＤＩＭＭはメモリコントローラへフィードバック情報の伝達を開始する（７１３段階）。７０１段階、７１１段階、及び７１２段階は専用ピンを利用し、７１３段階はハイブリッドピンを利用する。
一実施形態において、各データ要請及び伝送はメモリ並列処理を強化するためにトランザクションＩＤ（例えば、読出しＩＤ（ＲＩＤ）、又は書込みＩＤ（ＷＩＤ）を含む。トランザクションＩＤは列、行、バンク（Ｂａｎｋ）、ランク（Ｒａｎｋ）、及びチャンネルアドレスの全部又は一部を含む。メモリコントローラは多重同時トランザクションを支援するために互いに相異なるＩＤを有するトランザクションを発行する。一実施形態において、ホストはホスト命令により明示的にトランザクションＩＤを伝達する。他の実施形態において、トランザクションＩＤは、列、行、バンク、ランク、及びチャンネルのアドレスと共に暗示的に伝達される。メモリモジュールはこのようなアドレスを利用してトランザクションＩＤを再生成する。
他の実施形態において、ホスト及びメモリモジュールの双方はトランザクションＩＤリストを維持する。トランザクションＩＤリスト及びＩＤ割当／割当解除メカニズム（Ｍｅｃｈａｎｉｓｍ）はシステムブーティングの間に初期化される。以後、ホスト及びメモリモジュールはホストメモリコントローラ及びメモリモジュール内部の各メモリトランザクションのために同一のトランザクションＩＤを割当てるか、或いは確保するために同一のメカニズムに従う。この場合、トランザクションＩＤはメモリチャンネルを通じて明示的に伝達される必要はない。
一実施形態において、装置フィードバックの各状態伝送はモジュール内ＲＡＳ特性を支援するためのＲＡＳ情報を含む。このようなＲＡＳ情報の例は読出し／書込み失敗レポーティング、エラー訂正コード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ、ＥＣＣ）、ウェアレベリング（Ｗｅａｒ ｌｅｖｅｌｉｎｇ）、及びガーベッジコレクション（Ｇａｒｂａｇｅ Ｃｏｌｌｅｃｔｉｏｎ）、モジュール内リフレッシュ（Ｒｅｆｒｅｓｈ）情報、及びモジュール内スクラビング（Ｓｃｒｕｂｂｉｎｇ）情報を含むが、これに限定されない。
一実施形態において、非同期式通信プロトコルはＤＤＲ４において両方向信号を伝達するためのＡＬＥＲＴ＿ｎピンを定義する。一実施形態において、メモリモジュールは、ＤＩＭＭ０及びＤＩＭＭ１として２つのＮＶＤＩＭＭを含む。このような場合、メッセージＤＱピンは専用ピンを利用し、読出し準備完了（Ｒｅａｄ＿Ｒｅａｄｙ）状態は２つのＡＬＥＲＴ＿ｎピンを利用して送られる。図１３は本発明の実施形態に係る読出し準備完了信号を伝送するＡＬＥＲＴ＿ｎピンに対する例示的な信号を示す。読出し準備完了フィードバック信号はメモリコントローラからの注意を要請するために利用される。
仮にメモリモジュールが既存のＡＬＥＲＴ＿ｎピンにタイミング定義を追加してＮＶＤＩＭＭモードで動作するならば、ＡＬＥＲＴ＿ｎピンは読出し準備完了フィードバック信号を伝達するために利用できる。
既存のＤＤＲ４スペック（Ｓｐｅｃｉｆｉｃａｔｉｏｎ）においては、ＡＬＥＲＴ＿ｎ信号は書込みＣＲＣエラー、及びＣＡ（Ｃｏｍｍａｎｄ Ａｄｄｒｅｓｓ）パリティーアラーのような２種類のエラーの発生を信号伝達するために利用される。このような２つのエラーはＡＬＥＲＴ＿ｎ信号のパルス幅（Ｐｕｌｓｅ Ｗｉｄｔｈ）によって区別される。例えば、仮に書込みＣＲＣエラーが発生した場合、ＤＤＲ４ ２４００スペックに従ってメモリモジュールは約６乃至約１０クロックサイクルの間だけＡＬＥＲＴ＿ｎ信号をローにする。仮にＣＡパリティーエラーが発生した場合、ＤＤＲ４ ２４００スペックに従ってメモリモジュールは約７２乃至約１４４クロックサイクルの間だけＡＬＥＲＴ＿ｎ信号をローにする。
所定の実施形態において、約２及び約３サイクルの短いＡＬＥＲＴ＿ｎパルス幅は読出し準備完了信号を示すように利用され、それによって書込みＣＲＣエラー及びＣＡパリティーエラーの発生に対してＤＤＲ４ ２４００スペックに従って機能するようにＡＬＥＲＴ＿ｎ信号を許容する。一実施形態において、ＡＬＥＲＴ＿ｎピンが読出し準備完了フィードバック信号を伝達する場合、書込みＣＲＣエラー又はＣＡパリティーエラーの発生検出を保障するために、最も低い優先順位を有する。
図１４は本発明の実施形態に係る例示的な用途変更されたメッセージピン割当及びメッセージ定義を示す。メモリモジュールは読出し準備完了フィードバック信号をメモリコントローラへ送るためにＡＬＥＲＴ＿ｎピンを利用する。読出し準備完了フィードバック信号を受信した後、メモリコントローラはメモリモジュールからデータパッケージ又は状態パッケージ情報を受けるために２番目の用途変更されたコネクタピン（又はピン）を通じてＳＥＮＤ信号を送る。用途変更された３つのＯＤＴ［１］、ＣＫＥ［１］、及びＣＳ＿ｎ［１］ピンはＤＱでデータバーストと共にメモリコントローラへＭＳＧ情報を伝達するように用途変更される。
ＭＳＧ情報の例はデータパッケージ内トランザクションＩＤ（Ｔｒａｎｓａｃｔｉｏｎ ｉｄｅｎｔｉｆｉｃａｔｉｏｎ、ＴＩＤ）である。ＴＩＤ、ＲＩＤ、又はＷＩＤは住所（アドレス）の一部分と類似のトランザクションＩＤを示す。選択的な実施形態において、フィードバックＭＳＧはＤＱバスを通じて伝達されるパッケージは状態パッケージであることを示す。ＤＱバスは相対的に大きいので、多数の情報ビットがメモリモジュールからメモリコントローラへ伝達されるのを可能にする。
他の実施形態において、メモリモジュールは、ＤＩＭＭ０及びＤＩＭＭ１において各々１つのＤＲＡＭと１つのＮＶＭを含む。この場合、メッセージＤＱピンはデュアルＮＶＤＩＭＭのケースと同様に専用ピンを利用できるが、読出し準備完了状態フィードバックのために共有された１つのＡＬＥＲＴ＿ｎピンを利用する。
図１５は本発明の実施形態に係る同一のメモリチャンネルに共に配置された１つのＤＲＡＭと１つのＮＶＤＩＭＭのための例示的な信号を示す。ＮＶＤＩＭＭモジュールからの読出し準備完了信号及びＤＲＡＭモジュールからの書込みＣＲＣエラー又はＣＡパリティーエラー信号が互いに重畳される時、読出し準備完了信号は無くなる。従って、書込みＣＲＣエラー又はＣＡパリティーエラーが検出された時、ホストはホスト及びＮＶＤＩＭＭモジュールの間の状態を再同期化するためにＲＳ（Ｒｅａｄ Ｓｔａｔｕｓ）命令を発行する。
図１６は本発明の実施形態に係る２つのＮＶＤＩＭＭモジュールが共に配置されたメモリモジュールのための例示的な用途変更されたメッセージピン割当及びメッセージ定義を示す。ＯＤＴ［１］、ＣＫＥ［１］、及びＣＳ＿ｎ［１］コネクタピンはＤＩＭＭ０のためのＭＳＧ［０］としてメッセージ情報を伝達するための専用ピンであり、反面にＯＤＴ［２］、ＣＫＥ［２］、及びＣＳ＿ｎ［５］コネクタピンはＤＩＭＭ１のためのＭＳＧ［１］としてメッセージ情報を伝達するための専用ピンである。
一実施形態で、メッセージはＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）を可能にする３ビット幅になる。ＡＬＥＲＴ＿ｎ／Ｒｅａｄ＿Ｒｅａｄｙ［０］及びＡＬＥＲＴ＿ｎ／Ｒｅａｄ＿Ｒｅａｄｙ［１］はＮＶＤＩＭＭ１及びＮＶＤＩＭＭ２の各々に伝達するための専用ピンである。他の実施形態で、同一のチャンネルに１つのＤＲＡＭ及び１つのＮＶＤＩＭＭが共に配置された場合、１つの共有されたＡＬＥＲＴ＿ｎ／Ｒｅａｄ＿Ｒｅａｄｙ［０］が利用される。
表３は本発明の実施形態に係る、ＤＲＡＭ＿ＤＩＭＭモード及びＮＶＤＩＭＭモードにおけるメモリモジュールのためのコネクタピンを示す。表３を参照すれば、仮にメモリモジュールがＤＲＡＭ＿ＤＩＭＭモードにある場合、ＡＬＥＲＴ＿ｎピン（２０８ピン）はメモリコントローラの観点からは、送信（Ｔｘ）及び受信（Ｒｘ）機能を提供するために広く公知された方式に従い動作する。ＣＳ＿ｎ［１］、ＯＤＴ［１］、及びＣＫＥ［１］（各々８９、９１、及び２０３ピン）信号も、またメモリコントローラの観点からは、送信機能を提供するために広く公知された方式に動作する。
仮にメモリモジュールがＮＶＤＩＭＭモードにある場合、２０８ピンはＡＬＥＲＴ＿ｎ／Ｒｅａｄ＿Ｒｅａｄｙ信号として定義され、メモリコントローラの観点からは、送信及び受信機能の全てを提供する。８９、９１、及び２０３ピンはＭＳＧ［２：０］として定義され、メモリコントローラの観点からは、受信機能を提供する。一実施形態において、ＡＬＥＲＴ＿ｎ／Ｒｅａｄ＿Ｒｅａｄｙ信号及びＭＳＧ［２：０］はＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）で動作する。他の実施形態において、ＡＬＥＲＴ＿ｎ／Ｒｅａｄ＿Ｒｅａｄｙ信号及びＭＳＧ［２：０］はＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）で動作することができる。
Figure 0006815898
表４は本発明の実施形態に係るＮＶＤＩＭＭモードで読出し準備完了（Ｒｅａｄ＿Ｒｅａｄｙ）信号を伝達するために利用されるＡＬＥＲＴ＿ｎコネクタピンのためのタイミング及びメッセージの定義を示す。ＮＶＤＩＭＭモードで、ＡＬＥＲＴ＿ｎコネクタピンは読出し準備完了信号のために２クロックサイクルとして定義される。約６乃至１０の間のクロックサイクル数に相当するパルス幅で、ＡＬＥＲＴ＿ｎコネクタピンは書込みＣＲＣエラー発生として定義され、約７２乃至１４４の間のクロックサイクル数に相当するパルス幅で、ＡＬＥＲＴ＿ｎコネクタピンはＣＡ（Ｃｏｍｍａｎｄ Ａｄｄｒｅｓｓ）パリティエラー発生として定義される。仮にエラーが発生すれば、ホストはイベントをアップデートするために状態を読み出さなければならない。
Figure 0006815898
他の実施形態において、ＯＤＴ［１］及びＣＫＥ［１］コネクタピンは、各々、ＭＳＧ［０］及びＭＳＧ［１］として情報を通信するために利用され、その結果、メッセージは２ビット幅になるが、ＤＤＲを可能にするためにＣＳ＿ｎ［１］を利用してメッセージストロボ信号ＭＳＧ＿Ｓを含むようにする。
一実施形態において、拡張されたＲＡＳ−ＣＡＳプロトコルはＰＷＲ（Ｐｅｒｓｉｓｔｅｎｔ Ｗｒｉｔｅ）命令を支援する。ＰＷＲ命令は、メモリコントローラがＷＣ（Ｗｒｉｔｅ Ｃｒｅｄｉｔ）を有する時、メモリコントローラによるデータの書き込みを可能にし、メモリモジュールが非同期式書込み確認応答を送るように要請する。
一実施形態において、メモリモジュールは、不揮発性メモリと、メモリコントローラに接続するための非同期式メモリインタフェイスとを含む。非同期式メモリインタフェイスはメモリコントローラへ非同期式データに送るためにＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリチャンネルの用途変更されたピンを利用する場合がある。
非同期式データは不揮発性メモリの状態を示す装置フィードバックである場合がある。
装置フィードバックはメモリコントローラから要請されたデータが不揮発性メモリのデータバッファに存置したことを示す場合がある。
非同期式メモリインタフェイスはＤＤＲ１、ＤＤＲ２、ＤＤＲ３、及び／又は、ＤＤＲ４と互換である場合がある。
用途変更されたピンは特定のＤＩＭＭに専用される専用データピンを含む場合がある。
用途変更されたピンは多重ＤＩＭＭによって共有される共有データピンを含む場合がある。
特定のＤＩＭＭ専用の専用データピン及び多重ＤＩＭＭによって共有される共有データピンの双方は、装置フィードバックを伝送するために利用される場合がある。
装置フィードバックは多重ＤＩＭＭのための複数のタイムスロットを含む場合がある。
装置フィードバックの複数のタイムスロットの各々は、トランザクションＩＤを含む場合がある。
装置フィードバックはメモリモジュールのＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｅｌｅｃｔ）情報を含む場合がある。
メモリモジュールは揮発性メモリを更に含み、不揮発性メモリと、揮発性メモリは、ＤＤＲメモリチャンネルに共に配置される場合がある。
他の実施形態において、システムは、メモリコントローラ、不揮発性メモリを含むメモリモジュール、及びメモリコントローラとメモリモジュールとの間の非同期式メモリインタフェイスを含み、非同期式メモリインタフェイスは、メモリコントローラへメモリモジュールの装置フィードバックを送るためにＤＤＲメモリチャンネルの用途変更されたピンを利用する場合がある。
非同期式メモリインタフェイスは、ＤＤＲ１、ＤＤＲ２、ＤＤＲ３、及び／又はＤＤＲ４と互換である場合がある。
用途変更されたピンは、特定のＤＩＭＭに専用される専用データピンを含む場合がある。
用途変更されたピンは、多重ＤＩＭＭによって共有される共有データピンを含む場合がある。
特定ＤＩＭＭ専用の専用データピン及び多重ＤＩＭＭによって共有される共有データピンの双方は、装置フィードバックを伝送するために利用される場合がある。
装置フィードバックは多重ＤＩＭＭのための複数のタイムスロットを含む場合がある。
装置フィードバックの複数のタイムスロットの各々は、トランザクションＩＤを含む場合がある。
装置フィードバックはメモリモジュールのＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｅｌｅｃｔ）情報を含む場合がある。
メモリモジュールは、更に揮発性メモリを含み、不揮発性メモリと、揮発性メモリとは、ＤＤＲメモリチャンネルに共に配置される場合がある。
その他の実施形態において、或る方法はメモリコントローラと、不揮発性メモリを含むメモリモジュールとの間の非同期式メモリインタフェイスを提供する段階、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリチャンネルの用途変更されたピンを利用してメモリコントローラへメモリモジュールの装置フィードバックを伝達する段階を含む場合がある。
非同期式メモリインタフェイスは、ＤＤＲ１、ＤＤＲ２、ＤＤＲ３、及び／又は、ＤＤＲ４と互換である場合がある。
方法は、特定ＤＩＭＭ専用の専用データピン及び多重ＤＩＭＭによって共有される共有データピンを利用して装置フィードバックを伝送する段階をさらに含む場合がある。
方法は、装置フィードバックを複数のタイムスロットに、時間的に分割する段階、及び多重ＤＩＭＭの各々のＤＩＭＭに対して各々のタイムスロットを割当する段階を含み、装置フィードバックの各タイムスロットは対応するＤＩＭＭを示すトランザクションＩＤを含む場合がある。
メモリモジュールは更に揮発性メモリを含み、不揮発性メモリと、揮発性メモリとは、ＤＤＲメモリチャンネルに共に配置される場合がある。
上述した例示的な実施形態は、標準同期化プロトコルと互換な非同期式通信プロトコルを提供するためのシステム及び方法を具現するための多様な実施形態を説明するために記述された。開示された例示的な実施形態から多様な変形及び離脱が、当業者にとっては想起されるであろう。本発明の範囲内で意図された主題は次の請求項において提示される。
１１０ メモリコントローラ
１２０ メモリモジュール
１２１ 不揮発性メモリ
１２２ 揮発性メモリ
１５０ 非同期式通信プロトコル
１５１ 同期式通信プロトコル
４０１ ＤＩＭＭ専用リンク
４０２ ＤＩＭＭによって共有されるリンク

Claims (17)

  1. 揮発性メモリと、
    不揮発性メモリと、
    メモリコントローラと接続するための非同期式メモリインタフェイスと、を備え、
    前記非同期式メモリインタフェイスは、前記揮発性メモリへの同期式データアクセスに使用されるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリチャンネルのピンに加えて、前記不揮発性メモリに格納された非同期式データを前記メモリコントローラに伝送する前記ＤＤＲメモリチャンネルの用途変更されたピン（ｒｅｐｕｒｐｏｓｅｄ ｐｉｎｓ）を利用し、
    前記非同期式データは、前記不揮発性メモリの状態を示す情報である装置フィードバックであり、
    前記不揮発性メモリの前記状態は、前記用途変更されたピンを１つ以上使用して、前記メモリコントローラへ非同期式に伝送され、
    前記メモリコントローラは、非同期式に受信された前記状態に応答して、前記ＤＤＲメモリチャンネルの前記ピンを介してデータを同期式に伝送し、
    前記非同期式メモリインタフェイスはＤＤＲ１、ＤＤＲ２、ＤＤＲ３、及びＤＤＲ４と互換され、
    前記装置フィードバックは、多重ＤＩＭＭのための複数のタイムスロットを含むことを特徴とするメモリモジュール。
  2. 前記装置フィードバックは、前記メモリコントローラから読出し信号により要請されたデータが前記不揮発性メモリのデータバッファにあることを示すことを特徴とする請求項１に記載のメモリモジュール。
  3. 前記用途変更されたピンは、特定ＤＩＭＭ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）に専用される専用データピンを含むことを特徴とする請求項１に記載のメモリモジュール。
  4. 前記用途変更されたピンは、多重ＤＩＭＭによって共有される共有データピンを含むことを特徴とする請求項１に記載のメモリモジュール。
  5. 特定ＤＩＭＭに専用の専用データピン及び多重ＤＩＭＭによって共有される共有データピンの双方が、前記装置フィードバックを伝送するために利用されることを特徴とする請求項１に記載のメモリモジュール。
  6. 前記装置フィードバックの前記複数のタイムスロットの各々は、トランザクションＩＤ（Ｔｒａｎｓａｃｔｉｏｎ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）を含むことを特徴とする請求項１に記載のメモリモジュール。
  7. 前記不揮発性メモリ及び前記揮発性メモリは、前記ＤＤＲメモリチャンネルに共に配置された（ｃｏ−ｌｏｃａｔｅｄ）ことを特徴とする請求項１に記載のメモリモジュール。
  8. メモリコントローラと、
    揮発性メモリ及び不揮発性メモリを含むメモリモジュールと、
    前記メモリコントローラ及び前記メモリモジュールの間の非同期式メモリインタフェイスと、を備え、
    前記非同期式メモリインタフェイスは、前記揮発性メモリへの同期式データアクセスに使用されるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリチャンネルのピンに加えて、前記メモリモジュールの装置フィードバックを前記メモリコントローラに伝送する前記ＤＤＲメモリチャンネルの用途変更されたピンを利用し、
    前記不揮発性メモリの状態は、前記用途変更されたピン（ｒｅｐｕｒｐｏｓｅｄ ｐｉｎｓ）を１つ以上使用して、前記メモリコントローラへ非同期式に伝送され、
    前記メモリコントローラは、非同期に受信された前記状態に応答して、前記ＤＤＲメモリチャンネルの前記ピンを介してデータを同期式に伝送し、
    前記非同期式メモリインタフェイスはＤＤＲ１、ＤＤＲ２、ＤＤＲ３、及びＤＤＲ４と互換され、
    前記装置フィードバックは、多重ＤＩＭＭのための複数のタイムスロットを含むことを特徴とするシステム。
  9. 前記用途変更されたピンは、特定ＤＩＭＭ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）に専用される専用データピンを含むことを特徴とする請求項８に記載のシステム。
  10. 前記用途変更されたピンは、多重ＤＩＭＭによって共有される共有データピンを含むことを特徴とする請求項８に記載のシステム。
  11. 特定ＤＩＭＭ専用の専用データピン及び複数のＤＩＭＭによって共有される共有データピンの双方が、前記装置フィードバックを伝送するために利用されることを特徴とする請求項８に記載のシステム。
  12. 前記装置フィードバックの前記複数のタイムスロットの各々は、トランザクションＩＤ（Ｔｒａｎｓａｃｔｉｏｎ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）を含むことを特徴とする請求項８に記載のシステム。
  13. 前記不揮発性メモリ及び前記揮発性メモリは、前記ＤＤＲメモリチャンネルに共に配置された（ｃｏ−ｌｏｃａｔｅｄ）ことを特徴とする請求項８に記載のシステム。
  14. 揮発性メモリ及び不揮発性メモリを含むメモリモジュールとメモリコントローラとの間に非同期式メモリインタフェイスを提供する段階と、
    前記メモリモジュールの前記揮発性メモリへの同期式データアクセスに使用されるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリチャンネルのピンに加えて、前記ＤＤＲメモリチャンネルの用途変更されたピン（ｒｅｐｕｒｐｏｓｅｄ ｐｉｎｓ）を利用して前記メモリコントローラへ前記メモリモジュールの装置フィードバックを送る段階と、
    前記装置フィードバックを複数のタイムスロットに一時的に分割する段階と、
    多重ＤＩＭＭ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）のうち、各々のＤＩＭＭのため前記複数のタイムスロットの各々を割り当てる段階と、を備え、
    前記装置フィードバックは前記複数のタイムスロットを含み、前記装置フィードバックの前記複数のタイムスロットの各々は、対応するＤＩＭＭを示すトランザクションＩＤ（Ｔｒａｎｓａｃｔｉｏｎ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）を含むことを特徴とする方法。
  15. 前記非同期式メモリインタフェイスはＤＤＲ１、ＤＤＲ２、ＤＤＲ３、及びＤＤＲ４と互換されることを特徴とする請求項１４に記載の方法。
  16. 特定ＤＩＭＭ専用の専用データピン、及び多重ＤＩＭＭによって共有される共有データピンを利用して装置フィードバックを伝送する段階をさらに備えることを特徴とする請求項１５に記載の方法。
  17. 前記不揮発性メモリ及び前記揮発性メモリは、前記ＤＤＲメモリチャンネルに共に配置された（ｃｏ−ｌｏｃａｔｅｄ）ことを特徴とする請求項１４に記載の方法。
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