CN107153625A - 与同步ddr协议可兼容的异步通信协议 - Google Patents

与同步ddr协议可兼容的异步通信协议 Download PDF

Info

Publication number
CN107153625A
CN107153625A CN201710122824.XA CN201710122824A CN107153625A CN 107153625 A CN107153625 A CN 107153625A CN 201710122824 A CN201710122824 A CN 201710122824A CN 107153625 A CN107153625 A CN 107153625A
Authority
CN
China
Prior art keywords
memory
pin
dimm
memory module
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710122824.XA
Other languages
English (en)
Other versions
CN107153625B (zh
Inventor
牛迪民
张牧天
郑宏忠
林璇渶
金寅东
崔璋石
克雷格·汉森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107153625A publication Critical patent/CN107153625A/zh
Application granted granted Critical
Publication of CN107153625B publication Critical patent/CN107153625B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

提供了一种与同步DDR协议可兼容的异步通信协议。存储器模块包括：非易失性存储器；以及与存储器控制器接合的异步存储器接口。所述异步存储器接口可使用双数据速率(DDR)存储器通道的被改变用途的引脚来将异步数据发送到所述存储器控制器。所述异步数据可以是指示所述非易失性存储器的状态的装置反馈。

Description

与同步DDR协议可兼容的异步通信协议
本申请要求于2016年3月3日提交的第62/303,349号美国临时专利申请以及2016年6月8日提交的第62/347,569号美国临时专利申请的优先权和权益，所述申请的公开通过引用其全部内容合并于此。
技术领域
本公开总体上涉及存储器系统，更具体地，涉及一种与标准同步双数据速率(DDR)协议可兼容的异步通信协议。
背景技术
动态随机存取存储器(DRAM)模块(诸如双数据速率(DDR)同步动态随机存取存储器(SDRAM))使用同步通信协议(即，DDR协议)。存储器控制器负责同步时序、控制和从/到DRAM的数据移动。在这方面，DRAM是一种从设备并且DRAM仅向存储器控制器提供有限的反馈。
未来的存储器接口可以是事务性的接口(transactional interface)。事务性的接口能够支持并置于存储器通道上的非易失性存储器和易失性存储器两者作为主存储器。然而，事务性的接口涉及可变时序，并且从存储器通道装置期望更多反馈。因此，需要一种支持存储器模块的基于事务的异步通信协议，其中，所述存储器模块包括可向存储器控制器提供装置反馈的非易失性存储器或非易失性存储器和易失性存储器两者。
发明内容
根据一个实施例，一种存储器包括：非易失性存储器；以及与存储器控制器进行接合的异步存储器接口。所述异步存储器接口可使用双数据速率(DDR)存储器通道的被改变用途的引脚来将异步数据发送到所述存储器控制器。
根据另一实施例，一种系统包括：存储器控制器；包括非易失性存储器的存储器模块；以及所述存储器控制器和所述存储器模块之间的异步存储器接口。所述异步存储器接口可使用DDR存储器通道的被改变用途的引脚来将所述存储器模块的装置反馈发送到所述存储器控制器。
根据另一实施例，一种方法包括：在存储器控制器和存储器模块之间提供异步存储器接口，其中，所述存储器模块包括非易失性存储器；使用双数据速率(DDR)存储器通道的被改变用途的引脚来将所述存储器模块的装置反馈发送到所述存储器控制器。
包括事件的实施和组合的各种新颖细节的上述和其他优选特征现在将参照附图被更具体地描述并且在权利要求中被指出。应该清楚的是，此处描述的具体系统和方法仅通过图解的方式被示出而不是作为限制被示出。如本领域的技术人员将理解的，此处描述的原理和特征可在不脱离本公开的范围的情况下在各种大量的实施例中被采用。
附图说明
作为本说明书的一部分而被包括的附图示出当前优选实施例，并且连同上文给出的总体描述和下文给出的优选实施例的详细描述而用于解释和教导此处描述的原理。
图1示出根据一个实施例的示例异步通信协议；
图2A示出使用标准DDR协议的读取周期的时序图；
图2B示出根据一个实施例的使用扩展RAS-CAS协议的示例读取周期的时序图；
图3A示出根据一个实施例的示例读取周期的时序图；
图3B示出根据一个实施例的示例写入周期的时序图；
图3C示出根据另一实施例的示例读取状态周期的时序图；
图3D示出根据一个实施例的示例SEND(发送)周期的时序图；
图3E示出根据一个实施例的显示各种命令的定义的表；
图4示出根据一个实施例的按通道的存储器控制器的引脚；
图5是示出根据一个实施例的专用反馈引脚的四个示例的表；
图6示出根据一个实施例的示例时分反馈方案；
图7是根据一个实施例的用于使用混合反馈引脚来提供装置反馈的示例处理的流程图；
图8示出根据一个实施例的针对携带Read_Ready信号的ALERT_n引脚的信号图的示例；
图9示出根据一个实施例的被改变用途的消息引脚分配和消息定义的示例；
图10示出根据一个实施例的针对并置在相同的存储器通道中的一个DRAM和一个NVDIMM的信号图的示例；
图11示出根据一个实施例的针对并置有两个NVDIMM模块的存储器模块的被改变用途的消息引脚分配和消息定义的示例。
附图不必按比例绘制，在附图中，为了示出的目的，相似结构的元件或功能通常由相似参考标号表示。附图图仅旨在帮助对此处描述的各种实施例的描述。附图并没有描述此处公开的教导的每个方面并且不限制权利要求的范围。
具体实施方式
此处公开的每个特征和教导可被分开利用或与其他功能和教导结合使用，以提供与标准同步协议可兼容的异步通信协议。将参照附图更详细地描述分开及组合地利用许多这些附加特征和教导的代表性示例。该详细描述仅旨在更加详细地教导本领域的技术人员实践本教导的多个方面，而不意图限制权利要求的范围。因此，具体实施方式中的上文公开的特征的结合可不必按照最广泛的意义实施所述教导，而是仅教导用于具体描述本教导的代表性示例。
在下面的描述中，仅为了解释的目的，阐述具体命名以提供对本公开的透彻理解。然而，本领域的技术人员将清楚的是，不需要这些具体细节来实施本公开的教导。
根据对计算机存储器中的数据比特的操作的算法和符号表示来呈现此处的详细描述中的一些部分。这些算法描述和表示可被数据处理领域的技术人员用来有效地向本领域的其他技术人员传达他们工作的实质。这里的算法总体上被认为是导致所需结果的步骤的自洽序列。所述步骤是需要对物理量的物理操作的步骤。通常，虽然不必要，这些量采取能够被存储、传输、组合、比较和其他操作的电信号或磁信号的形式。主要是为了通用的原因，将这些信号称为比特、值、元素、符号、字符、术语、数字等被多次证明是方便的。
然而，应该记住的是，所有这些术语和相似术语都将与合适的物理量相关联，并且仅是应用于这些物理量的方便标签。除非在以下讨论中被具体指明，否则清楚的是，在整个描述中，使用诸如“处理”、“运算”、“计算”、“确定”、“显示”等术语的讨论是指计算机系统或类似电子计算装置的动作和处理，其中，所述动作和处理对表示为计算机系统的寄存器和存储器中的物理(电子)量的数据进行操作并将其转换成被类似地表示为在计算机系统存储器或寄存器或其它这样的信息存储、传输或显示装置中的物理量的其他数据。
此处呈现的算法本质上不与任何具体计算机或其他设备相关。各种通用系统、计算机服务器或个人计算机可根据此处的教导使用程序，或者，构造更专用的设备来执行所需的方法步骤可被证实是方便的。所需的用于各种这些系统的结构将在下面的描述中出现。将理解的是各种编程语言可被用于实现此处描述的公开的教导。
此外，代表性示例和从属权利要求的各种特征可以以不被具体明确列举的方式被组合以提供本教导的另外的有用实施例。同样被明确指出的是，多组实体的所有数值范围或指示为了原始公开的目的和限制所要求保护的主题的目的而公开了每个可能的中间值或中间实体。同样被明确指出的是，附图中示出的组件的尺寸和形状是为了帮助理解本教导如何被实施而被设计的，而并不意图限制示例中示出的尺寸和形状。
本公开提供了一种与各种版本的双数据速率(DDR)存储器(例如，DDR1、DDR2、DDR3和DDR4)可兼容的异步通信协议。本异步通信协议能够支持具有可变读取、写入和/或激活延迟的存储器模块。所述异步存储器模块可包括被并置于同一存储器通道上的非易失性存储器和/或易失性存储(例如，DRAM)。此外，本异步通信协议允许存储器模块向存储器控制器提供装置反馈。术语双列直插式存储器模块(DIMM)和存储器模块在此处可被互换使用。DIMM可以是包括DRAM的标准DIMM、包括NVM的NVDIMM或包括DRAM和NVM两者的混合DIMM。
NVDIMM型存储器的示例包括但不限于：包括NVM的非易失性存储器(NVD)DIMM和包括NVM和DRAM两者的混合DIMM，。NVM DIMM作为存储器提供对NVM的直接访问。所述混合DIMM能够以直接模式或高速缓存模式进行操作。在直接模式下，所述混合DIMM作为与NVM DIMM类似的存储器提供直接访问。所述混合DIMM中的DRAM和NVM具有不同的地址范围。主机可用不同地址范围将DRAM操作和NVM操作分别发送到DRAM和NVM。例如，在DDR标准中的C[2]引脚可被用于将DRAM的地址范围和NVM的地址范围分开。当C[2]引脚是低电平(设置为“0”)时，DRAM被选择；如果C[2]引脚是高电平(设置为“1”)，则NVM被选择。在高速缓存模式下，DRAM用作NVM的高速缓存。DRAM高速缓存对主机透明，并由混合DIMM内部的控制器管理。
图1示出根据一个实施例的示例异步通信协议。本异步通信协议针对芯片和模块接口与DRR4可兼容。存储器模块120可包括非易失性存储器121、易失性存储器122(例如，DRAM)或包括两者。非易失性存储器121的示例包括但不限于：闪存、相变RAM(PRAM)、自旋移矩磁随机存取存储器(STT-MRAM)和电阻型RAM(ReRAM)。存储器控制器110可提供异步通信协议150以与非易失性存储器121进行接合(interface)，并提供同步通信协议151以与易失性存储器122进行接合。异步通信协议150和同步通信协议151可共享相同的物理DDR通道或具有专用物理DDR通道。
根据一个实施例，本异步通信协议使用行地址选择(或选通)(RAS)-列地址选择(或选通)(CAS)对传统同步DDR协议进行扩展。传统同步DDR协议也被称为RAS-CAS协议或标准DDR协议。扩展RAS-CAS协议对针对标准DDR协议指定的DRAM和模块引脚进行扩展或改变用途，并在存储器控制器110和存储器模块120的非易失性存储器121之间提供异步接口150。因为本异步通信协议使用扩展或被改变用途的DRAM和模块引脚，所以非易失性存储器121和易失性存储器122可被并置于同一存储器模块120上并且通过相同的存储器通道(例如，DDR存储器通道)与存储器控制器110进行通信。此外，本异步通信协议允许存储器模块120使用本异步通信协议通过DDR存储器通道向存储器控制器110提供装置反馈。
图2A示出使用标准DDR协议的读取周期的时序图。为了从被包括在存储器模块中的存储器装置的存储器单元读取数据，所述存储器单元必须通过其行坐标与列坐标被选择，所述单元上的电荷必须被感测、放大并被发送到支持电路，并且数据必须被发送到存储器装置的数据输出引脚。行地址选择(或选通)(RAS)被用于锁存行地址并启动存储周期。列地址选择(或选通)(CAS)被用于锁存列地址并启动读取周期或写入周期。
就读取周期的时序而言，读取周期可按照以下顺序发生。首先，存储器控制器产生激活(ACT)命令来启动用于从存储器模块读取数据的读取周期。ACT命令将行地址传送到存储器模块上的地址输入引脚，并且RAS被锁存。然后列地址被应用于存储器模块上的地址输入引脚。在CAS转变之前，读取信号RD可被锁存以启动读取操作。然后CAS被锁存。在预定时间之后，所请求的数据出现在存储器模块的数据输出引脚。读取信号RD被设置之后数据出现的时间可依据包括RAS和CAS的各种信号的时序以及信号之间的预定延迟而被设置。在读取周期完成前，CAS和RAS可返回它们的非活动状态。
图2B示出根据一个实施例的使用扩展RAS-CAS协议的示例读取周期的时序图。术语扩展RAS-CAS协议和异步通信协议在此处可互换使用。扩展RAS-CAS协议允许存储器模块的非易失性存储器(NVM)通过对存储器模块的一个或更多个专用数据引脚或共享数据引脚改变用途来与存储器控制器进行通信。存储器模块也可使用被改变用途的引脚向存储器控制器提供反馈。虽然参照图2B的时序图所描述的示例是针对非易失性存储器(例如，PCM)或易失性存储器(例如，DRAM)的读取周期，但要理解的是，在不偏离本公开的范围的情况下，扩展RAS-CAS协议可被应用于写入周期或读取修改写入周期。
与图2A示出的标准同步DDR协议(其中，出现在存储器模块的数据输出引脚上的读取数据的时序是时间上可预测的和确定的)不同，扩展RAS-CAS协议允许存储器控制器和存储器模块之间的数据的异步交换。例如，响应于DDR4存储器通道上发布了激活(ACT)命令，存储器模块可向存储器控制器提供装置反馈(例如，自身的状态)。存储器模块可包括非易失性存储器或除了包括易失性存储器外还可包括非易失性存储器。在这种情况下，装置反馈可指示数据按照类似于DRAM打开页面的方式位于非易失性存储器的数据缓冲器中。基于存储器模块的状态，存储器控制器可确定何时将读取信号RD发布到存储器通道上。在读取信号RD被锁存之后，所请求的数据在预定时间延迟之后出现在存储器模块的数据输出引脚上。激活(ACT)命令与反馈信号之间的时序以及反馈信号和读取信号RD可变化，因此本扩展RAS-CAS协议虽然可被实现为与同步DDR存储器通道可兼容，但是本扩展RAS-CAS协议是异步的。
根据一个实施例，反馈状态可指示NVM数据被置于数据缓冲器中。数据缓冲器可按照类似于DRAM打开页面的方式存储所请求的读取数据。在页面被打开后，对相同页面的所有连续读取(或写入)访问可具有固定的DRAM延迟。
根据一个实施例，扩展RAS-CAS协议可对专用引脚或共享引脚进行扩展和/或改变用途，并且可在相同通道中的不同的双列直插式存储器模块(DIMM)之间建立多个链接。扩展RAS-CAS协议可需要同步逻辑来从存储器模块向存储器控制器提供共享的装置反馈。此外，扩展RAS-CAS协议可通过传送装置反馈来向模块内RAS特征提供支持。
根据另一实施例，反馈状态可包括两种类型的信号：反馈消息(MSG DQ)和读取准备信号(Read_Ready)。MSG DQ是同步信号并且总与DQ总线上的数据对齐。然而，Read_Ready信号是不必与数据对齐的异步信号。
图3A示出根据一个实施例的示例读取周期的时序图。非易失性存储器或易失性存储器可不必具有与DRAM类似的页面的概念/实现。而是，在这个异步通信协议中，在ACT命令被发出之后，针对每个读取信号RD需要明确的反馈(例如，Read_Ready)。Read_Ready信号可在反馈通道中通过特定引脚(或多个引脚)被传送，其中，所述Read_Ready信号指示数据包已准备好被主机读取。在存储器控制器从存储器模块接收到Read_Ready信号之后，存储器控制器可发出另一命令(例如，SEND)来以确定性时序启动数据读取事务以检索数据。在事务命令(例如，SEND)后的预定延迟(例如，tRL)之后，读取的数据被呈现在数据总线上。除了所述数据，诸如读取ID(RID)的信息可通过反馈通道中的其他引脚(例如，MSG_DQ引脚)被传送。
图3B示出根据一个实施例的示例写入周期的时序图。在主机发出写入请求(WR)命令之后，相应的数据在预定义的固定延迟之后被呈现在数据总线上。主机一直对写入信用(write credit，WC)进行计数来确定有多少写入操作可被发送到存储器模块。
图3C示出根据一个实施例的示例读取状态周期的时序图。在主机发出读取状态(RS)命令之后，相应的状态包在预定义的固定延迟之后被呈现在数据总线上。主机使用读取状态(RS)命令来更新写入信用(WC)(所述WC是在存储器模块的写入缓冲器中可用的入口数)。主机可不发出任何写入操作直到在存储器模块有可用的写入缓冲器入口(即，WC>0)为止。
写入信用也可使用读取数据包中的MSG DQ而被更新。读取数据包中的MSG DQ中的一个或更多个比特可被用于指示在存储器模块中存在可用的1个或特定数量的WC。
状态信息消息也可包括一个或更多个写入ID(WID)，从而存储器模块可针对写入状态返回信息。例如，数据写入ID可被用作针对之前的写入命令的写入确认。当接收到的写入ID与由主机发送的写入ID相匹配时，写入被确认。纠错码(ECC)保护(诸如循环冗余校验(CRC)或奇偶校验)可被用于MSG_DQ处的包完整性保护。状态信息消息也可包括其他信息，包括准备包计数、NVM的内部状态、之前的命令或操作的状态、以及任何RAS信息和中断服务信息。
存储器控制器和存储器模块之间传送反馈状态的周期数可由具体的存储器模块来确定，并且/或者可在存储器模块的初始化时由存储器控制器选择性地配置。在存储器控制器和存储器模块之间传送的反馈状态信息的具体配置可根据传送反馈状态的周期的数量或反馈状态的时钟速度而改变。例如，如果三(3)个连接器引脚被改变用途作为消息数据总线(MSG DQ)，则反馈状态可通过四(4)个单数据速率(SDR)周期被传送。在这种情况下，反馈状态可包括12比特的数据。此外，另一引脚可被改变用途作为读取准备引脚(Read_Ready)。作为八(8)个连接器引脚被改变用途的另一示例，反馈状态可包括16比特的信息并使用两(2)个SDR周期来传送反馈状态。在作为三(3)个连接器引脚被改变用途的另一示例中，2个引脚被用于状态，另一引脚用作状态的数据选通。在这个示例中的反馈状态可包括16比特的信息并使用八(8)个双数据速率(DDR)周期来传送反馈状态。应该理解的是，用于传达反馈状态信息的周期数和/或比特数不局限于此处公开的示例。
存储器控制器可在周期1中通过读取反馈状态消息的第一比特MSG[0]来区分普通数据包和状态包。也就是说，如果MSG[0]比特是“0”，则存储器控制可将包解码为普通数据包。如果MSG[0]比特是“1”，则存储器控制器可将包解码为状态包。
在一个实施例中，用扩展命令传送读取命令或写入命令。扩展命令携带其他信息(诸如扩展地址、事务ID(Transaction ID)和与读取命令或写入命令相关的事务优先级)。扩展命令可在相应的读取命令或写入命令之前或之后的一(1)个时钟周期被传送。当扩展命令被使用时，每个读取命令或写入命令在命令总线上可占用2个周期。
根据一个实施例，本异步通信协议能够支持发送(SEND)命令。SEND命令可被用于使用确定性时序发起从存储器模块到主机的数据突发事务。
SEND命令可如表1被定义。SEND命令能够携带多至10比特的被用于指定突发中需要多少包的突发命令。
表一：SEND消息
表2阐述根据一个实施例的事务状态包的示例定义。
表2：事务包–“事务状态”
图3D示出根据一个实施例的示例SEND周期的时序图。在本示例，Read_Ready链路上针对每个读取请求的每个准备(Ready)可指示数据包准备好被读取。主机发出SEND命令来启动突发读取事务以读取具有固定读取延迟(例如，tRL)的序列中的多个数据。所请求的突发的数量同样由SEND命令中的突发计数传送。突发读取事务可包括数据包或状态包。存储器控制器在周期1中使用反馈状态消息的第一比特MSG[0]来识别包的类型。
图3E示出根据一个实施例的显示各种命令的定义的表。本异步通信协议能够支持NVM读取命令、NVM写入命令、NVM扩展命令、NVM发送命令、读取状态命令和RFU命令。参照图3A到图3D解释针对这些命令的具体时序图。
读取ID(RID)被用来识别来自存储器模块的读取请求和读取数据之间的关系。RID可按照各种方法被产生。在一个实施例中，主机可明确地产生RID。在这种情况下，RID被明确地从主机传送到存储器模块。在另一实施例中，主机和存储器模块两者都能够依据读取命令的类型来明确地产生RID。在另一实施例中，主机和存储器模块都不明确地产生RID，而是，主机和存储器模块协定并遵从RID流程。在初始化期间的同步之后，主机和存储器模块针对相同的包分别产生相同的RID。
图4示出根据一个实施例的按通道的存储器控制器的引脚。存储器控制器的引脚/链路能够被划分为：专用于特定的DIMM的第一组401和由多个DIMM共享的第二组402。存储器通道的引脚/链路的定义在本领域被熟知，例如，在联合电子装置工程委员会(JEDEC)标准中被描述。根据一个实施例，本异步通信协议可使用各种反馈引脚/链路以允许存储器模块向存储器控制器提供装置反馈。
根据一个实施例，专用反馈引脚针对本异步通信协议被改变用途。这样的专用反馈引脚的示例包括但不限于：ODT[1]、CKE[1]、CS[1:3]、CK_N[1]、CK_P[1]和3个RFU。这些专用引脚允许存储器通道中的DIMM之间的简单同步。
在一些实施例中，专用反馈引脚可包括ALERT_n引脚。ALERT_n引脚可被多个DIMM共享。在另一情况下，主机和存储器板可被重新设计以具有单独且专门的ALERT_n引脚，以允许针对每个存储器通道有两个NVDIMM。
图5是示出根据一个实施例的专用反馈引脚的四个示例的表。示例1使用总共4个被改变用途的引脚，示例2和示例3分别使用共8个被改变用途的引脚，示例4使用10个被改变用途的引脚，示例5使用5个被改变用途的引脚。所有这些示例可实现相当于SDR存储器模块的速度。
在ODT[1]、CKE[1]、CS[1]和ALERT_n引脚被改变用途的示例1中，CS[1]、ODT[1]和CKE[1]被用于消息引脚DQ(MSG DQ)。读取准备(Read_Ready)状态可使用ALERT_n引脚被发送。
根据另一实施例，共享反馈引脚被用于本扩展RAS-CAS协议。这样的共享反馈引脚的示例包括但不限于：DQS9_t～DQS17_t、DQS9_c～DQS17_c和ALERT_n。在这种情况下，共享引脚可在与电信领域中公知的时分多址TDMA方案类似的时分方案被利用。该时分方案可将不同的时隙分配到不同的存储器装置，每个存储器装置在其分配的时隙进行传输。
图6示出根据一个实施例的示例时分反馈方案。一个或更多个共享反馈引脚可在多个时隙中携带装置反馈，并且每个时隙专用于不同的存储器模块。例如，装置反馈包括针对DIMM0和DIMM1的交替时隙。值得注意的是，时分方案可用于通过不同的存储器通道针对不同的存储器时隙发送反馈。
根据另一实施例，混合反馈引脚被用于本扩展RAS-CAS协议。混合反馈引脚可包括专用反馈引脚和共享反馈引脚两者。例如，32个混合反馈引脚包括10个专用反馈引脚(例如，ODT[1]、CKE[1]、CS[1:3]、CK_N[1]、CK_P[1]和3个保留用于将来使用的(RFU))、18个共享反馈引脚(例如，DQS9_t～DQS17_t、DQS9_c～DQS17_c)和ALERT_n。这些混合反馈引脚可包括多达32个引脚，所述32个引脚相较于仅共享引脚而言使同步更容易。例如，同步可通过专用引脚完成，状态传输能够通过共享引脚或专用引脚完成。
图7是根据一个实施例的使用混合反馈引脚来提供装置反馈的示例处理的流程图。专用引脚可用于同步，并且专用引脚和共享引脚两者都能够用于发送装置反馈。DIMM向存储器控制器发送请求，该请求要求可用存储器通道之中的共享反馈通道(步骤701)。响应于此，存储器控制器确定共享反馈通道是否被其他DIMM拥有(步骤702)。如果共享反馈通道被其他DIMM拥有，则存储器控制器要求DIMM稍后重试(步骤711)。如果共享反馈通道被发出请求的DIMM拥有，则存储器控制器确认该请求(步骤712)，DIMM开始将反馈信息发送到存储器控制器(步骤713)。步骤701、711和712使用专用引脚，步骤713使用混合引脚。
根据一个实施例，每个数据请求和传输可包括事务ID(例如，读取ID/RID或写入ID/WID)来增加存储器并行度。事务ID可包括下列项的一部分或全部：列、行、库、模组(rank)和通道地址。存储器控制器可用不同的ID发出事务，以支持多个同时事务。在一个实施例，主机可在主机命令中明确地传送事务ID。在另一实施例中，可用列、行、库、模组(rank)和通道地址不明确地传送事务ID。存储器模块可通过使用这些地址重新产生事务ID。
在另一实施例中，主机和存储器模块两者都维持事务ID列表。事务ID列表和ID分配/释放机制在系统启动期间被初始化。然后，主机和存储器模块遵循相同的机制来针对主机存储器控制器和存储器模块中的每个存储器事务分配或释放相同的事务ID。在这种情况下，事务ID不需要在存储器通道上被明确地传送。
根据一个实施例，装置反馈上的每个状态传输可包括RAS信息来支持模块内RAS特征。这样的RAS信息的示例包括但不限于：读取/写入失败报告、纠错码(EEC)、磨损均衡和垃圾收集信息、模块内刷新信息以及模块内擦除信息。
根据一个实施例，本异步通信协议定义ALERT_n引脚在DDR4中携带双向信号。根据一个实施例，存储器模块可分别在DIMM0中和DIMM1中包括两个NVDIMM。在这种情况下，消息引脚DQ可使用专用引脚，并且读取准备(Read_Ready)状态能够使用两个ALERT_n引脚而被发送。图8示出根据一个实施例的针对携带Read_Ready信号的ALERT_n的信号示图的示例。Read_Ready反馈信号被用向存储器控制器请求注意。如果存储器模块通过向现有ALERT_n引脚添加时序限定以在NVDIMM模式下运行，则ALERT_n引脚可被用来携带Read_Ready反馈信号。在现有的DDR4说明书中，ALERT_n信号被用来用信号传送两种类型的错误的出现：写入CRC错误和命令地址(CA)奇偶校验错误。这两种错误可通过ALERT_n信号的脉冲宽度进行区分。例如，如果发生写入CRC错误，则在DDR4 2400说明书中存储器模块使ALERT_n信号在大约6个时钟周期到大约10个时钟周期间变LOW。如果发生命令地址(CA)奇偶校验错误，在DDR4 2400说明书中存储器模块使ALERT_n信号在大约72个时钟周期到大约144个时钟周期间变LOW。根据一些实施例，脉冲宽度在大约2个周期到大约3个周期之间的短ALERT_n可被用来呈现Read_Ready信号，从而允许ALERT_n信号根据DDR4 2400说明书针对写入CRC错误和CA奇偶校验错误的发生起作用。在一个实施例中，如果携带Read_Ready反馈信号的ALERT_n引脚能够具有最低优先级，则从而保证了对写入CRC错误或CA奇偶校验错误的发生的检测。
图9示出根据一个实施例的被改变用途的消息引脚分配和消息定义的示例。存储器模块可使用ALERT_n引脚将Read_Ready反馈信号发送到存储器控制器。在接收到Read_Ready反馈信号后，存储器控制器通过第二个被改变用途的连接器引脚(或多个引脚)发送SEND信号以从存储器模块提取数据包或状态包信息。三个被改变用途的引脚ODT[1]、CKE[1]和CS_n[1]是为了将MSG信息与DQ中的数据突发一起发送到存储器控制器而被改变用途的。MSG信息的示例是数据包中的事务标识(TID)。TID、RID或WID指示可能与地址的一部分相似的事务标识(ID)。在另一实施例中，反馈MSG指示通过DQ总线传送包是状态包。DQ总线的相对尺寸允许从存储器模块向存储器控制器传送大量信息比特。
根据另一实施例，存储器模块可分别在DIMM0和DIMM1中包括一个DRAM和一个NVM。在这种情况下，消息引脚DQ可使用与双NVDIMMM的情况类似的专用引脚，但是针对Read_Ready状态反馈使用共享的一个ALERT_n引脚。图10示出根据一个实施例的针对并置在相同的存储器通道中的一个DRAM和一个NVDIMM的信号示图的示例。当来自NVDIMM模块的Read_Ready信号和来自DRAM模块的写入CRC错误或CA奇偶校验错误彼此重叠时，Read_Ready信号可能会丢失。因此，当写入CRC错误或CA奇偶校验错误被检测到时，主机可发出读取状态(RS)命令来在主机和NVDIMM模块之间对状态进行重新同步。
图11示出根据一个实施例的针对并置了两个NVDIMM模块的存储器模块的被改变用途的消息引脚分配和消息定义的示例。连接器引脚ODT[1]、CKE[1]和CS_n[1]可如针对DIMM0的MSG[0]那样专用于传送消息信息,连接器引脚ODT[2]、CKE[2]和CS_n[5]可如针对DIMM1的MSG[1]那样专用于传送消息信息。在一个实施例中，所述消息可具有3比特宽以启用双数据速率(DDR)。ALERT_n/Read_Ready[0]和ALERT_n/Read_Ready[1]可专用于分别与NVDIMM1和NVDIMM2进行通信。在另一示例中，当一个DRAM和一个NVDIMM被并置在相同的通道中时，可使用一个共享的ALERT_n/Read_Ready[0]。
表3阐述了根据一个实施例的在DRAM DIMM模式下和在NVDIMM模式下针对存储器模块的连接器引脚。如表3所示，如果存储器模块处于DRAM DIMM模式，则ALERT_n*引脚(引脚208)以公知的方式运行以从存储器控制器的角度提供发送(Tx)和接收(Rx)功能。信号CS_n[1]、ODT[1]和CKE[1](分别是引脚89、91和203)也以公知的方式运行以从存储器控制器的角度提供发送功能。如果该存储器处于NVDIMM模式，则引脚208被定义为ALERT_n/Read_Ready信号，并从存储器控制器的角度提供发送(Tx)和接收(Rx)功能。引脚89、91和203被定义为MSG[2:0]，并从存储器控制器的角度提供接收功能。在一个实施例中，ALERT_n/Read_Ready信号和MSG[2:0]可以以单数据速率运行。在另一实施例中，ALERT_n/Read_Ready信号和MSG[2:0]可以以DDR运行。
表3：DRAM DIMM模式下和NVDIMM模式下的连接器引脚。
表4阐述了根据一个实施例的在NVDIMM模式下针对用于携带Read_Ready信号的ALERT_n连接器引脚的时序和消息定义。在NVDIMM模式下，ALERT_n连接器引脚被定义为针对Read_Ready信号的2个时钟周期。对于脉冲宽度在大约6个时钟周期至10个时钟周期之间，ALERT_n连接器引脚被定义为写入CRC错误的发生，并且对于脉冲宽度在72个时钟周期至144个时钟周期之间，ALERT_n连接器引脚被定义为命令地址(CA)奇偶校验错误的发生。如果发生错误，则主机不得不读取状态来更新事件。
ALERT_n+Read_Ready 定义
2 Read_Ready(针对NVDIMM)
6～10 写入RC错误
72～144 CA奇偶校验错误
表4：在NVDIMM模式下被用作Read_Ready信号的ALERT_n连接器引脚的时序和消息定义。
根据一些其他的实施例，连接器引脚ODT[1]和CKE[1]能够被用于如MSG[0]和MSG[1]分别传达信息，使得通过使用CS_n[1]来启用双数据速率(DDR)而言所述消息是两比特宽，但是包括消息选通信号MSG_S。
根据一个实施例，扩展RAS-CAS协议能够支持持续写入(PWR)命令。PWR命令允许存储器控制器在存储器控制器有WC时写入数据，并且请求存储器模块发送异步写入确认响应。
根据一个实施例，存储器模块包括：非易失性存储器；以及与存储器控制接合的异步存储器接口。异步存储器接口可使用双数据速率(DDR)存储器通道的被改变用途的引脚来将异步数据发送到存储器控制器。
异步数据可以是指示非易失性存储器的状态的装置反馈。
所述装置反馈可指示所请求的来自存储器控制器的数据位于非易失性存储器的数据缓冲器。
所述异步存储器接口可与DDR1,DDR2,DDR3和/或DDR4可兼容。
所述被改变用途的引脚可包括专用于特定DIMM的专用数据引脚。
所述被改变用途的引脚可包括由多个DIMM共享的共享数据引脚。
专用于特定DIMM的专用数据引脚和由多个DIMM共享的共享数据引脚都可被用于传送装置反馈。
所述装置反馈可包括针对多个DIMM的多个时隙。
所述装置反馈的所述多个时隙中的每个时隙可包括事务ID。
所述装置反馈可包括存储器模块的行地址选择(RAS)信息。
存储器模块还可包括易失性存储器，并且非易失性存储器和易失性存储可被并置在DDR存储器通道中。
根据另一实施例，一种系统包括：存储器控制器；包括非易失性存储器的存储器模块；以及存储器控制器和存储器模块之间的异步存储器接口。异步存储器接口可使用DDR存储器通道的被改变用途的引脚来将存储器模块的装置反馈发送到存储器控制器。
所述异步存储器接口可与DDR1、DDR2、DDR3和/或DDR4可兼容。
所述被改变用途的引脚可包括专用于特定DIMM的专用数据引脚。
所述被改变用途的引脚可包括由多个DIMM共享的共享数据引脚。
专用于特定DIMM的专用数据引脚和由多个DIMM共享的共享数据引脚都可被用于传送装置反馈。
所述装置反馈可包括针对多个DIMM的多个时隙。
所述装置反馈的所述多个时隙中的每个时隙可包括事务ID。
所述装置反馈可包括存储器模块的行地址选择(RAS)信息。
所述存储器模块还可包括易失性存储器，并且非易失性存储器和易失性存储器可被并置在DDR存储器通道中。
根据另一实施例，一种方法包括：在存储器控制器和存储器模块之间提供异步存储器接口，其中，存储器模块包括非易失性存储器；使用双数据速率(DDR)存储器通道的被改变用途的引脚将存储器模块的装置反馈发送到存储器控制器。
所述异步存储器接口可与DDR1、DDR2、DDR3和/或DDR4可兼容。
所述方法还可包括：使用专用于特定DIMM的专用数据引脚和由多个DIMM共享的共享数据引脚来传送装置反馈。
所述方法还可包括：将装置反馈在时间上划分为多个时隙；针对多个DIMM中的每个DIMM对每个时隙进行分配。装置反馈的每个时隙可包括指示相应DIMM的事务ID。
所述存储器模块还可包括易失性存储器，并且非易失性存储器和易失性存储器可被并置在DDR存储器通道中。
上述示例实施例已被描述以示出实现用于提供与标准同步协议可兼容的异步通信协议的系统和方法的各种实施例。对本领域的普通技术人员来说，将发生对所公开的示例实施例的各种修改和变化。在权利要求中阐述意图在本发明的范围内的主题。

Claims (20)

1.一种存储器模块，包括：
非易失性存储器；以及
与存储器控制器接合的异步存储器接口，
其中，所述异步存储器接口使用双数据速率(DDR)存储器通道的被改变用途的引脚来将异步数据发送到所述存储器控制器。
2.如权利要求1所述的存储器模块，其中，所述异步数据是指示所述非易失性存储器的状态的装置反馈。
3.如权利要求2所述的存储器模块，其中，所述装置反馈指示所请求的来自存储器控制器的数据位于所述非易失性存储器的数据缓冲器。
4.如权利要求3所述的存储器模块，其中，所述被改变用途的引脚包括：专用于特定DIMM的专用数据引脚。
5.如权利要求3所述的存储器模块，其中，所述被改变用途的引脚包括：由多个DIMM共享的共享数据引脚。
6.如权利要求3所述的存储器模块，其中，专用于特定DIMM的专用数据引脚和由多个DIMM共享的共享数据引脚均被用于传送所述装置反馈。
7.如权利要求3所述的存储器模块，其中，所述装置反馈包括针对多个DIMM的多个时隙。
8.如权利要求7所述的存储器模块，其中，所述装置反馈的所述多个时隙中的每个时隙包括事务ID。
9.如权利要求1所述的存储器模块，还包括：易失性存储器，其中，所述非易失性存储器和所述易失性存储器被并置于DDR存储器通道中。
10.一种存储器系统，包括：
存储器控制器；
包括非易失性存储器的存储器模块；以及
所述存储器控制器和所述存储器模块之间的异步存储器接口，
其中，所述异步存储器接口使用DDR存储器通道的被改变用途的引脚来将所述存储器模块的装置反馈发送到所述存储器控制器。
11.如权利要求10所述的系统，其中，所述被改变用途的引脚包括专用于特定DIMM的专用数据引脚。
12.如权利要求10所述的系统，其中，所述被改变用途的引脚包括由多个DIMM共享的共享数据引脚。
13.如权利要求10所述的系统，其中，专用于特定DIMM的专用数据引脚和由多个DIMM共享的共享数据引脚均被用于传送所述装置反馈。
14.如权利要求10所述的系统，其中，所述装置反馈包括针对多个DIMM的多个时隙。
15.如权利要求14所述的系统，其中，所述装置反馈的所述多个时隙中的每个时隙包括事务ID。
16.如权利要求10所述的系统，其中，所述存储器模块还包括易失性存储器，其中，所述非易失性存储器和所述易失性存储器被并置于所述DDR存储器通道中。
17.一种用于存储器系统的方法，包括：
在存储器控制器和存储器模块之间提供异步存储器接口，其中，所述存储器模块包括非易失性存储器；
使用双数据速率(DDR)存储器通道的被改变用途的引脚将所述存储器模块的装置反馈发送到所述存储器控制器。
18.如权利要求17所述的方法，还包括：使用专用于特定DIMM的专用数据引脚和由多个DIMM共享的共享数据引脚来传送所述装置反馈。
19.如权利要求17所述的方法，还包括：
将所述装置反馈在时间上划分为多个时隙；
针对多个DIMM中的每个DIMM对所述多个时隙中的每个时隙进行分配，
其中，所述装置反馈的每个时隙包括指示相应DIMM的事务ID。
20.如权利要求17所述的方法，其中，所述存储器模块还包括易失性存储器，所述非易失性存储器和所述易失性存储器被并置于DDR存储器通道中。
CN201710122824.XA 2016-03-03 2017-03-03 与同步ddr协议可兼容的异步通信协议 Active CN107153625B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201662303349P 2016-03-03 2016-03-03
US62/303,349 2016-03-03
US201662347569P 2016-06-08 2016-06-08
US62/347,569 2016-06-08
US15/233,850 2016-08-10
US15/233,850 US10621119B2 (en) 2016-03-03 2016-08-10 Asynchronous communication protocol compatible with synchronous DDR protocol

Publications (2)

Publication Number Publication Date
CN107153625A true CN107153625A (zh) 2017-09-12
CN107153625B CN107153625B (zh) 2021-09-07

Family

ID=59723908

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710122824.XA Active CN107153625B (zh) 2016-03-03 2017-03-03 与同步ddr协议可兼容的异步通信协议

Country Status (5)

Country Link
US (3) US10621119B2 (zh)
JP (1) JP6815898B2 (zh)
KR (1) KR20170104117A (zh)
CN (1) CN107153625B (zh)
TW (2) TWI742892B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107507637A (zh) * 2017-09-18 2017-12-22 深圳市江波龙电子有限公司 一种低功耗双列直插式存储器及其增强驱动方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10592114B2 (en) 2016-03-03 2020-03-17 Samsung Electronics Co., Ltd. Coordinated in-module RAS features for synchronous DDR compatible memory
US10621119B2 (en) * 2016-03-03 2020-04-14 Samsung Electronics Co., Ltd. Asynchronous communication protocol compatible with synchronous DDR protocol
US10347306B2 (en) * 2016-06-21 2019-07-09 Samsung Electronics Co., Ltd. Self-optimized power management for DDR-compatible memory systems
US10585624B2 (en) * 2016-12-01 2020-03-10 Micron Technology, Inc. Memory protocol
US10635613B2 (en) * 2017-04-11 2020-04-28 Micron Technology, Inc. Transaction identification
US11048645B2 (en) 2018-02-01 2021-06-29 Samsung Electronics Co., Ltd. Memory module, operation method therof, and operation method of host
US10922038B2 (en) 2018-12-31 2021-02-16 Kyocera Document Solutions Inc. Memory control method, memory control apparatus, and image forming method that uses memory control method
US10614001B1 (en) 2018-12-31 2020-04-07 Kyocera Document Solutions Inc. Memory control method, memory control apparatus, and image forming method that uses memory control method
US10579318B1 (en) 2018-12-31 2020-03-03 Kyocera Document Solutions Inc. Memory control method, memory control apparatus, and image forming method that uses memory control method
US10764455B2 (en) 2018-12-31 2020-09-01 Kyocera Document Solutions Inc. Memory control method, memory control apparatus, and image forming method that uses memory control method
US11010114B2 (en) 2018-12-31 2021-05-18 Kyocera Document Solutions Inc. Read/write direction-based memory bank control for imaging
US11546336B1 (en) 2019-10-22 2023-01-03 Amazon Technologies, Inc. Independently configurable access device stages for processing interconnect access requests
US11467983B1 (en) 2019-10-22 2022-10-11 Amazon Technologies, Inc. Independently configurable interleaving for interconnect access requests
US11392406B1 (en) * 2019-10-22 2022-07-19 Amazon Technologies, Inc. Alternative interrupt reporting channels for microcontroller access devices
US11137941B2 (en) 2019-12-30 2021-10-05 Advanced Micro Devices, Inc. Command replay for non-volatile dual inline memory modules
US11552948B1 (en) 2020-03-26 2023-01-10 Amazon Technologies, Inc. Domain management intermediary service
KR20220091794A (ko) 2020-12-24 2022-07-01 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 장치
CN114911412A (zh) * 2021-02-09 2022-08-16 荣耀终端有限公司 一种数据读写方法和混合型存储器
US11855043B1 (en) 2021-05-06 2023-12-26 Eliyan Corporation Complex system-in-package architectures leveraging high-bandwidth long-reach die-to-die connectivity over package substrates
US11841815B1 (en) 2021-12-31 2023-12-12 Eliyan Corporation Chiplet gearbox for low-cost multi-chip module applications

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140192583A1 (en) * 2005-06-24 2014-07-10 Suresh Natarajan Rajan Configurable memory circuit system and method
US20140237157A1 (en) * 2011-02-08 2014-08-21 Diablo Technologies Inc. System and method for providing an address cache for memory map learning
CN104409097A (zh) * 2014-10-10 2015-03-11 北京航空航天大学 一种利用电源检测实现非易失性异步逻辑电路的低功耗控制方法

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960039006A (ko) 1995-04-26 1996-11-21 김광호 디램버스에 접속가능한 불휘발성 반도체 메모리장치
US6154821A (en) 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
JP2001010865A (ja) 1999-06-23 2001-01-16 Ngk Insulators Ltd 窒化珪素焼結体及びその製造方法
JP3872922B2 (ja) 1999-06-28 2007-01-24 株式会社東芝 半導体記憶装置及びメモリ混載ロジックｌｓｉ
TW451193B (en) 1999-11-30 2001-08-21 Via Tech Inc A method to determine the timing setting value of dynamic random access memory
TWI240864B (en) 2001-06-13 2005-10-01 Hitachi Ltd Memory device
JP4059002B2 (ja) 2001-06-13 2008-03-12 株式会社日立製作所 メモリ装置
US7269709B2 (en) * 2002-05-15 2007-09-11 Broadcom Corporation Memory controller configurable to allow bandwidth/latency tradeoff
US6820181B2 (en) 2002-08-29 2004-11-16 Micron Technology, Inc. Method and system for controlling memory accesses to memory modules having a memory hub architecture
US6920524B2 (en) 2003-02-03 2005-07-19 Micron Technology, Inc. Detection circuit for mixed asynchronous and synchronous memory operation
US7386768B2 (en) 2003-06-05 2008-06-10 Intel Corporation Memory channel with bit lane fail-over
TWM246081U (en) 2003-09-26 2004-10-11 Hung-Jie Chen Improved tool clamping mechanism structure of CNC machine tool
US7180821B2 (en) * 2004-09-30 2007-02-20 Infineon Technologies Ag Memory device, memory controller and memory system having bidirectional clock lines
US7620783B2 (en) 2005-02-14 2009-11-17 Qualcomm Incorporated Method and apparatus for obtaining memory status information cross-reference to related applications
US8819354B2 (en) 2005-06-16 2014-08-26 Lsi Corporation Feedback programmable data strobe enable architecture for DDR memory applications
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US7560956B2 (en) * 2005-08-03 2009-07-14 Micron Technology, Inc. Method and apparatus for selecting an operating mode based on a determination of the availability of internal clock signals
US7716411B2 (en) 2006-06-07 2010-05-11 Microsoft Corporation Hybrid memory device with single interface
US20080082750A1 (en) 2006-09-28 2008-04-03 Okin Kenneth A Methods of communicating to, memory modules in a memory channel
US7894289B2 (en) 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
JP4939234B2 (ja) 2007-01-11 2012-05-23 株式会社日立製作所 フラッシュメモリモジュール、そのフラッシュメモリモジュールを記録媒体として用いたストレージ装置及びそのフラッシュメモリモジュールのアドレス変換テーブル検証方法
US8427891B2 (en) 2007-04-17 2013-04-23 Rambus Inc. Hybrid volatile and non-volatile memory device with a shared interface circuit
JP2009054116A (ja) 2007-08-29 2009-03-12 Buffalo Inc メモリシステムおよび情報処理装置
US8359521B2 (en) 2008-01-22 2013-01-22 International Business Machines Corporation Providing a memory device having a shared error feedback pin
US7952944B2 (en) * 2008-04-30 2011-05-31 International Business Machines Corporation System for providing on-die termination of a control signal bus
US7920431B2 (en) 2008-06-02 2011-04-05 Micron Technology, Inc. Asynchronous/synchronous interface
US20100005214A1 (en) 2008-07-01 2010-01-07 International Business Machines Corporation Enhancing bus efficiency in a memory system
US20100005206A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Automatic read data flow control in a cascade interconnect memory system
US8924639B2 (en) 2008-08-08 2014-12-30 Hewlett-Packard Development Company, L.P. Independently controllable and reconfigurable virtual memory devices in memory modules that are pin-compatible with standard memory modules
US8064250B2 (en) 2008-12-16 2011-11-22 Micron Technology, Inc. Providing a ready-busy signal from a non-volatile memory device to a memory controller
US8261136B2 (en) 2009-06-29 2012-09-04 Sandisk Technologies Inc. Method and device for selectively refreshing a region of a memory of a data storage device
US8411519B2 (en) 2010-06-04 2013-04-02 Apple Inc. Selective retirement of blocks
US8510521B2 (en) * 2010-09-16 2013-08-13 Apple Inc. Reordering in the memory controller
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
JP2012146360A (ja) 2011-01-12 2012-08-02 Renesas Electronics Corp 半導体集積回路及び書込処理方法
US8850155B2 (en) 2011-12-19 2014-09-30 Advanced Micro Devices, Inc. DDR 2D Vref training
US9471484B2 (en) * 2012-09-19 2016-10-18 Novachips Canada Inc. Flash memory controller having dual mode pin-out
CN103988186A (zh) * 2012-10-12 2014-08-13 华为技术有限公司 内存系统、内存模块、内存模块的访问方法以及计算机系统
US9229854B1 (en) * 2013-01-28 2016-01-05 Radian Memory Systems, LLC Multi-array operation support and related devices, systems and software
JP2014157391A (ja) 2013-02-14 2014-08-28 Sony Corp 記憶制御装置、記憶装置、情報処理システムおよび記憶制御方法
US9519315B2 (en) * 2013-03-12 2016-12-13 International Business Machines Corporation 276-pin buffered memory card with enhanced memory system interconnect
US9142272B2 (en) 2013-03-15 2015-09-22 International Business Machines Corporation Dual asynchronous and synchronous memory system
KR20160127168A (ko) 2013-03-15 2016-11-02 인텔 코포레이션 메모리 시스템
US9569144B2 (en) 2013-03-27 2017-02-14 Hitachi, Ltd. DRAM with SDRAM interface, and hybrid flash memory module
CN104216837A (zh) 2013-05-31 2014-12-17 华为技术有限公司 一种内存系统、内存访问请求的处理方法和计算机系统
US9372817B2 (en) * 2013-07-12 2016-06-21 Texas Instruments Incorporated High perfomance DMA controller for video processors
CN105637486B (zh) * 2013-10-31 2018-11-13 慧与发展有限责任合伙企业 内存完整性检查
US20150268959A1 (en) 2014-03-21 2015-09-24 Qualcomm Incorporated Physical register scrubbing in a computer microprocessor
US9354872B2 (en) 2014-04-24 2016-05-31 Xitore, Inc. Apparatus, system, and method for non-volatile data storage and retrieval
US9747963B2 (en) * 2014-11-03 2017-08-29 Mediatek Inc. Multi-channel memory system using asymmetric channel frequency scaling and related power management method
US9460791B1 (en) 2015-12-08 2016-10-04 Inphi Corporation Data clock synchronization in hybrid memory modules
US9830086B2 (en) 2016-03-03 2017-11-28 Samsung Electronics Co., Ltd. Hybrid memory controller for arbitrating access to volatile and non-volatile memories in a hybrid memory group
US10621119B2 (en) * 2016-03-03 2020-04-14 Samsung Electronics Co., Ltd. Asynchronous communication protocol compatible with synchronous DDR protocol

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140192583A1 (en) * 2005-06-24 2014-07-10 Suresh Natarajan Rajan Configurable memory circuit system and method
US20140237157A1 (en) * 2011-02-08 2014-08-21 Diablo Technologies Inc. System and method for providing an address cache for memory map learning
CN104409097A (zh) * 2014-10-10 2015-03-11 北京航空航天大学 一种利用电源检测实现非易失性异步逻辑电路的低功耗控制方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107507637A (zh) * 2017-09-18 2017-12-22 深圳市江波龙电子有限公司 一种低功耗双列直插式存储器及其增强驱动方法
CN107507637B (zh) * 2017-09-18 2024-02-27 深圳市江波龙电子股份有限公司 一种低功耗双列直插式存储器及其增强驱动方法

Also Published As

Publication number Publication date
US11397698B2 (en) 2022-07-26
JP2017157217A (ja) 2017-09-07
US10621119B2 (en) 2020-04-14
JP6815898B2 (ja) 2021-01-20
US20170255575A1 (en) 2017-09-07
TWI711928B (zh) 2020-12-01
US20220358060A1 (en) 2022-11-10
TWI742892B (zh) 2021-10-11
KR20170104117A (ko) 2017-09-14
US20200167297A1 (en) 2020-05-28
TW201732615A (zh) 2017-09-16
CN107153625B (zh) 2021-09-07
TW202111550A (zh) 2021-03-16

Similar Documents

Publication Publication Date Title
CN107153625A (zh) 与同步ddr协议可兼容的异步通信协议
US10636476B2 (en) Row hammer mitigation with randomization of target row selection
CN104981872B (zh) 存储系统
US10950288B2 (en) Refresh command control for host assist of row hammer mitigation
EP3453022B1 (en) Internal error checking and correction (ecc) with extra system bits
CN107924705B (zh) 动态随机存取存储器装置、存储器控制器以及存储系统
CN109478177B (zh) 双数据率命令总线
KR102076196B1 (ko) 메모리 시스템, 메모리 모듈 및 메모리 모듈의 동작 방법
CN109582596B (zh) 从具有不同读取和写入定时的模式寄存器进行读取
US7730254B2 (en) Memory buffer for an FB-DIMM
CN107481746A (zh) 用于操作ddr可兼容异步存储器模块的系统和方法
CN109661654B (zh) 存储器中的差错校验和纠正码的扩展应用
CN107210063A (zh) 对具有存储体分组架构的存储器设备内的存储体进行预充电和刷新
CN109074333A (zh) 非确定性存储器协议
CN104054133B (zh) 经由每dram可寻址性模式的多用途寄存器编程
JP2017157217A5 (zh)
US7694099B2 (en) Memory controller having an interface for providing a connection to a plurality of memory devices
CN106021146A (zh) 半导体存储器件、存储器系统和操作存储器系统的方法
TW200304087A (en) Method and apparatus for supplementary command bus
US9141472B2 (en) Sharing a check bit memory device between groups of memory devices
CN108139993B (zh) 内存装置、内存控制器、数据缓存装置及计算机系统
CN103150272A (zh) Sdram的数据存取电路及sdram的数据存取系统
CN108268390A (zh) 存储器系统及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant