KR20220091794A - 반도체 장치 및 이를 포함하는 전자 장치 - Google Patents

반도체 장치 및 이를 포함하는 전자 장치 Download PDF

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Abstract

신뢰성이 향상된 메모리 장치를 포함하는 반도체 장치가 제공된다. 상기 반도체 장치는 데이터 신호를 전달하는 데이터 핀, 커맨드 및 어드레스를 전달하는 커맨드 어드레스 핀, 커맨드 어드레스 핀과 연결된 커맨드 어드레스 수신기, 및 커맨드 어드레스 수신기와 연결된 연산부를 포함하고, 커맨드 어드레스 수신기는 외부로부터 커맨드 어드레스 핀을 통해 제1 커맨드 및 제1 어드레스를 제공받고, 제1 커맨드 및 제1 어드레스에 기초하여 제1 명령어를 생성하고, 연산부는 상기 제1 명령어를 제공받아 연산을 수행한다.

Description

반도체 장치 및 이를 포함하는 전자 장치{SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 전자 장치에 대한 것이다. 보다 상세히, 본 발명은 메모리 장치를 포함하는 반도체 장치에 대한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 비휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다.
듀얼 인라인 메모리 모듈(DIMM, dual in-line memory module)은 복수의 DRAM을 포함하고, 복수의 DRAM이 연결되는 기판의 양쪽에 있는 단자들을 포함할 수 있다. 듀얼 인라인 메모리 모듈은 메인 보드의 메모리 슬롯에 장착되어 동작할 수 있다. 최근, 듀얼 인라인 메모리 모듈에 가속기(accelerator)가 장착됨으로써, 메모리 모듈은 호스트로부터 전달받은 데이터에 대한 처리를 수행할 수 있다. 이에 대하여, 듀얼 인라인 메모리 모듈과 가속기에 대한 성능의 개선이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는, 신뢰성이 향상된 메모리 장치를 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 신뢰성이 향상된 메모리 장치를 포함하는 전자 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 데이터 신호를 전달하는 데이터 핀, 커맨드 및 어드레스를 전달하는 커맨드 어드레스 핀, 커맨드 어드레스 핀과 연결된 커맨드 어드레스 수신기, 및 커맨드 어드레스 수신기와 연결된 연산부를 포함하고, 커맨드 어드레스 수신기는 외부로부터 커맨드 어드레스 핀을 통해 제1 커맨드 및 제1 어드레스를 제공받고, 제1 커맨드 및 제1 어드레스에 기초하여 제1 명령어를 생성하고, 연산부는 상기 제1 명령어를 제공받아 연산을 수행할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 연산 장치, 및 연산 장치에 연결된 메모리 장치를 포함하고, 연산 장치는, 외부로부터 데이터 신호를 제공받는 제1 데이터 핀, 외부로부터 커맨드 및 어드레스를 제공받아 디코딩하는 제1 인터페이싱 장치, 제1 인터페이싱 장치로부터 디코딩된 커맨드 및 어드레스를 수신하고, 디코딩된 커맨드 및 어드레스에 기초하여 명령어를 생성하는 커맨드 어드레스 수신기, 및 생성된 명령어를 수신하여 연산을 수행하는 연산부를 포함하고, 메모리 장치는, 제1 데이터 핀에 연결되고, 제1 데이터 핀으로부터 데이터 신호를 제공받아 디코딩하는 제2 인터페이싱 장치, 제1 인터페이싱 장치로부터 커맨드 및 어드레스를 제공받는 커맨드 어드레스 핀, 및 커맨드 및 어드레스에 기초하여, 제2 인터페이싱 장치로부터 디코딩된 데이터 신호를 제공받아 저장하는 메모리 모듈을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 전자 장치는 호스트, 및 호스트와 메모리 슬롯을 통해 연결된 반도체 장치를 포함하고, 반도체 장치는, 호스트로부터의 데이터 신호를 전달하는 데이터 핀, 호스트로부터의 커맨드 및 어드레스를 전달하는 커맨드 어드레스 핀, 데이터 핀과 커맨드 어드레스 핀과 연결되고, 데이터 신호, 커맨드 및 어드레스를 제공받는 메모리 장치, 커맨드 어드레스 핀과 연결된 커맨드 어드레스 수신기, 및 커맨드 어드레스 수신기와 연결된 연산부를 포함하고, 커맨드 어드레스 수신기는 호스트로부터 커맨드 어드레스 핀을 통해 어드레스를 제공받고, 어드레스에 기초하여 명령어를 생성하고, 연산부는 명령어에 응답하여 응답 신호를 출력하여 호스트에 전달할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 전자 장치의 블록도이다.
도 2는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다.
도 3는 몇몇 실시예에 따른 메모리 장치의 블록도이다.
도 4는 몇몇 실시예에 따른 전자 장치의 블록도이다.
도 5는 도 4의 R1 영역에 해당되는 반도체 장치의 블록도이다.
도 6은 도 5의 반도체 장치의 동작을 설명하기 위한 순서도이다.
도 7은 도 4의 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 8 및 도 9는 도 4의 반도체 장치를 설명하기 위한 도면들이다.
도 10은 몇몇 실시예에 따른 전자 장치의 블록도이다.
도 11은 몇몇 실시예에 따른 전자 장치의 블록도이다.
도 12는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다.
도 13은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다.
도 14는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다.
도 15는 도 14의 전자 장치의 블록도이다.
이하 첨부된 도면을 참조하여, 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 전자 장치의 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 전자 장치(1)는 호스트(20) 및 반도체 장치(100)를 포함할 수 있다.
호스트(20)는 전자 장치(1)의 동작을 전반적으로 제어할 수 있다. 호스트(20)는 프로세서(2) 및 메모리 컨트롤러(10)를 포함할 수 있다. 프로세서(2)는 메모리 컨트롤러(10)에 명령어(IN)를 제공하여 메모리 컨트롤러(10)를 제어할 수 있다. 메모리 컨트롤러(10)는 프로세서(2)의 제어에 따라 반도체 장치(100)를 제어할 수 있다. 메모리 컨트롤러(10)가 호스트(20)에 포함되는 것으로 도시되었으나, 본 발명의 실시예는 이에 제한되지 않고 메모리 컨트롤러(10)는 호스트(20)에 포함되지 않을 수 있다. 호스트(20)는 예를 들어, PC(personal computer), 노트북(laptop), 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿(tablet) PC 등을 포함할 수 있다. 또한 호스트(20)는 예를 들어, 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등을 포함할 수 있다.
메모리 컨트롤러(10)는 프로세서(2)와 반도체 장치(100) 사이의 데이터 교환을 제어할 수 있다. 메모리 컨트롤러(10)는 프로세서(2)의 요청에 응답하여 반도체 장치(100)에 데이터를 라이트하거나, 반도체 장치(100)로부터 데이터를 리드할 수 있다. 구체적으로, 메모리 컨트롤러(10)는 반도체 장치(100)에 클럭 신호(CLK), 커맨드(CMD) 및 어드레스(ADDR)를 제공하고, 반도체 장치(100)와 데이터 신호(DQ)를 주고받을 수 있다. 메모리 컨트롤러(10)는 동작을 수행하는 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등을 포함할 수 있다.
반도체 장치(100)는 메모리 장치(200) 및 연산 장치(300)를 포함할 수 있다. 메모리 장치(200) 및 연산 장치(300)는 메모리 컨트롤러(10)에 의해 구동될 수 있다. 보다 상세히, 메모리 장치(200)는 메모리 컨트롤러(10)로부터 전달된 클럭 신호(CLK), 커맨드(CMD), 어드레스(ADDR) 등에 의해 구동될 수 있다. 연산 장치(300)는 메모리 컨트롤러(10)로부터 전달된 데이터 신호(DQ), 커맨드(CMD) 및 어드레스(ADDR)에 의해 구동될 수 있다. 메모리 장치(200)는 메모리 컨트롤러(10)로부터 전달된 커맨드(CMD)에 응답하여 데이터 신호(DQ)를 메모리 컨트롤러(10)에 제공할 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않는다.
도 2는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 반도체 장치(100)는 메모리 슬롯(SLT)에 장착될 수 있다. 여기서 메모리 슬롯(SLT)은 메인보드(MB) 상에 배치될 수 있다. 또한 호스트(20)는 메인보드(MB) 상에 배치될 수 있다. 호스트(20)와 메모리 슬롯(SLT)은 메인보드(MB)를 통하여 전기적으로 연결될 수 있다. 즉, 호스트(20)는 메모리 슬롯(SLT) 및 메인보드(MB)를 통하여 반도체 장치(100)와 전기적으로 연결될 수 있고, 통신할 수 있다. 메모리 슬롯(SLT)은 메모리 소켓으로 불릴 수도 있다.
반도체 장치(100)는 서로 연결된 메모리 장치(200) 및 연산 장치(300)를 포함할 수 있다. 여기서 메모리 장치(200)와 연산 장치(300)는 직접 연결될 수 있고, 서로 직접 접촉할 수 있다. 즉, 반도체 장치(100)는 일체로 연결된 메모리 장치(200)와 연산 장치(300)를 의미할 수 있다. 반도체 장치(100)는 하나의 반도체 카드에 해당될 수 있다.
메모리 장치(200)는 듀얼 인라인 메모리 모듈(DIMM, dual in-line memory module)일 수 있다. 메모리 장치(200)는 복수의 메모리 장치(200a)들을 포함할 수 있다. 여기서, 복수의 메모리 장치(200a)들은 일렬로 배열될 수 있고, 서로 연결될 수 있다.
메모리 장치(200)는 기판(201), 레지스터 클럭 드라이버(202), 복수의 메모리 장치(200a)들 및 연결 핀(203)을 포함할 수 있다. 레지스터 클럭 드라이버(202), 복수의 메모리 장치(200a)들 및 연결 핀(203)은 기판(201) 상에 실장될 수 있다. 또한, 레지스터 클럭 드라이버(202), 복수의 메모리 장치(200a)들 및 연결 핀(203)은 기판(201)에 포함되는 연결 장치들에 의해 전기적으로 연결될 수 있다. 기판(201)은 플라스틱과 같은 절연체로 구성된 플레이트와 레지스터 클럭 드라이버(202), 복수의 메모리 장치(200a)들 및 연결 핀(203)과 연결되는 연결 장치들을 포함할 수 있다.
연결 핀(203)은 기판(201)의 하부를 따라서 배치될 수 있고, 연결 핀(203)의 상면이 노출되도록 배치될 수 있다. 연결 핀(203)은 연산 장치(300)에 연결될 수 있고, 연산 장치(300)와 메모리 장치(200)가 전기적으로 연결되도록 할 수 있다. 연결 핀(203)은 복수의 핀들을 포함할 수 있다. 예를 들어, 연결 핀(203)은 데이터 핀(203a), 커맨드 어드레스 핀(203b) 등을 포함할 수 있다. 연결 핀(203)의 각 핀들은 각기 다른 기판(201)의 위치에 배치될 수 있다. 예를 들어, 데이터 핀(203a)은 기판(201)의 하부의 외측 부분에 배치될 수 있고, 커맨드 어드레스 핀(203b)은 기판(201)의 하부의 내측 부분에 배치될 수 있다. 즉, 데이터 핀(203a)과 커맨드 어드레스 핀(203b)은 기판(201)의 하부의 외측으로부터 순차적으로 배열될 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않으며, 데이터 핀(203a)과 커맨드 어드레스 핀(203b)의 위치는 이와 다를 수도 있다.
레지스터 클럭 드라이버(202)(RCD, register clock driver)는 기판(201) 상에 실장될 수 있다. 레지스터 클럭 드라이버(202)는 기판(201) 상의 배선들을 통해 메모리 장치(200a) 및 연결 핀(203)과 연결될 수 있다. 예를 들어, 레지스터 클럭 드라이버(202)는 커맨드 어드레스 핀(203b)과 연결될 수 있다. 레지스터 클럭 드라이버(202)는 데이터 핀(203a)과 연결되지 않을 수 있지만, 본 발명의 실시예는 이에 제한되지 않는다.
레지스터 클럭 드라이버(202)는 커맨드 어드레스 핀(203b)을 통해 호스트(20)로부터 다양한 신호들을 수신할 수 있다. 예를 들어, 레지스터 클럭 드라이버(202)는 커맨드 어드레스 핀(203b)을 통해 클럭 신호(CLK), 커맨드(CMD), 어드레스(ADDR) 등을 수신할 수 있다. 레지스터 클럭 드라이버(202)는 복수의 메모리 장치(200a)들에 클럭 신호(CLK), 커맨드(CMD), 어드레스(ADDR) 등을 제공할 수 있다. 여기서 레지스터 클럭 드라이버(202)를 포함하는 메모리 장치(200)는 RDIMM(registered DIMM)에 기반하여 동작할 수 있다.
복수의 메모리 장치(200a)들은 레지스터 클럭 드라이버(202)의 양쪽으로 배치될 수 있다. 복수의 메모리 장치(200a)들은 일렬로 배열되어 레지스터 클럭 드라이버(202)에 전기적으로 연결될 수 있다. 즉, 메모리 장치(200a)들은 기판(201)의 연결 라인에 의해 레지스터 클럭 드라이버(202)에 연결될 수 있다. 또한, 복수의 메모리 장치(200a)들은 데이터 핀(203a)에 연결될 수 있다. 도면에서는 생략되었으나, 복수의 메모리 장치(200a)와 데이터 핀(203a) 사이에 데이터 신호(DQ)를 인터페이싱하는 디코더가 존재할 수 있다. 즉, 디코더는 데이터 핀(203a)으로부터 전달된 데이터 신호(DQ)를 DIMM 프로토콜에 따라서 디코딩할 수 있고, 디코딩된 데이터 신호(DQ)를 메모리 장치(200a)에 전달할 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않고, 메모리 장치(200a)는 데이터 핀(203a)에 직접 연결될 수도 있다.
또한, 메모리 장치(200a)는 데이터 신호(DQ)를 출력하여 데이터 핀(203a)에 전달할 수 있다. 즉, 메모리 장치(200a)는 커맨드 어드레스 핀(203b) 및 레지스터 클럭 드라이버(202)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)와 데이터 핀(203a)로부터 전달받은 데이터 신호(DQ)에 기초하여 동작할 수 있다.
메모리 장치(200a)는 동적 랜덤 액세스 메모리(DRAM), 상 변화 랜덤 액세스 메모리(PRAM), 강유전체 랜덤 액세스 메모리(FRAM), 자기 랜덤 액세스 메모리(MRAM), 저항성 랜덤 액세스 메모리(RRAM), 플래시 메모리 등과 같은 다양한 메모리들을 포함할 수 있다. 본 명세서에서 메모리 장치(200a)는 DRAM인 것으로 가정하여 설명한다.
연산 장치(300)는 메모리 장치(200)에 직접 연결될 수 있다. 즉, 연산 장치(300)는 메모리 장치(200)의 연결 핀(203)과 직접 연결될 수 있다. 연산 장치(300)는 연결 핀(203)을 통하여 메모리 장치(200)와 데이터를 주고받을 수 있다. 반도체 장치(100)는 연산 장치(300)와 메모리 장치(200)가 연결 핀(203)을 통하여 데이터를 주고받음으로써 일체로 작동할 수 있다.
연산 장치(300)는 기판(301), 연산부(310), 컨트롤러(320), 연결 핀(330), 멀티플렉서(340) 및 커맨드 어드레스 수신기(350) 등을 포함할 수 있다. 연산부(310), 컨트롤러(320), 연결 핀(330), 멀티플렉서(340) 및 커맨드 어드레스 수신기(350)는 기판(301) 상에 실장될 수 잇다. 또한, 연산부(310), 컨트롤러(320), 연결 핀(330), 멀티플렉서(340) 및 커맨드 어드레스 수신기(350)는 기판(301)에 포함되는 연결 장치들에 의해 전기적으로 연결될 수 있다. 기판(301)은 플라스틱과 같은 절연체로 구성된 플레이트와 연산부(310), 컨트롤러(320), 연결 핀(330), 멀티플렉서(340) 및 커맨드 어드레스 수신기(350)와 연결되는 연결 장치들을 포함할 수 있다.
연결 핀(330)은 기판(301)의 하부를 따라서 배치될 수 있다. 연결 핀(330)은 메모리 슬롯(SLT)에 연결될 수 있고, 호스트(20)와 연산 장치(300)가 전기적으로 연결되도록 할 수 있다. 연결 핀(330)은 복수의 핀들을 포함할 수 있다. 예를 들어, 연결 핀(330)은 데이터 핀(331), 커맨드 어드레스 핀(332) 등을 포함할 수 있다. 연결 핀(330)의 각 핀들은 각기 다른 기판(301)의 위치에 배치될 수 있다. 예를 들어, 데이터 핀(331)은 기판(301)의 하부의 외측 부분에 배치될 수 있고, 커맨드 어드레스 핀(332)은 기판(301)의 하부의 내측 부분에 배치될 수 있다. 즉, 데이터 핀(331) 및 커맨드 어드레스 핀(332)은 기판(301)의 하부의 외측으로부터 순차적으로 배열될 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않으며, 데이터 핀(331) 및 커맨드 어드레스 핀(332)의 위치는 이와 다를 수도 있다.
연산부(310)는 기판(301)의 중앙부에 실장될 수 있다. 연산부(310)는 컨트롤러(320), 멀티플렉서(340), 커맨드 어드레스 수신기(350) 및 연결 핀(330)과 연결될 수 있고, 전달받은 신호를 처리하여 출력할 수 있다. 연산부(310)는 가속기(accelerator)일 수 있다. 예를 들어, 연산부(310)는 특정 방식에 따라서 프로그램된 FPGA(field programmable gate array)일 수 있다. 연산부(310)는 컨트롤러(320)의 제어를 받아 제공받는 데이터를 처리하여 호스트(20)에 출력할 수 있다.
커맨드 어드레스 수신기(350)는 호스트(20)로부터 전달된 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 커맨드 어드레스 수신기(350)는 커맨드 어드레스 핀(332)과 연결될 수 있다. 커맨드 어드레스 수신기(350)는 커맨드 어드레스 핀(332)으로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 즉, 커맨드 어드레스 수신기(350)는 메모리 장치(200)에 전달되는 커맨드(CMD) 및 어드레스(ADDR)를 모니터링할 수 있다. 커맨드 어드레스 수신기(350)는 전달받은 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 명령어(INS)를 생성하고, 생성된 명령어(INS)를 연산부(310)에 제공할 수 있다. 이에 대한 자세한 내용은 후술하도록 한다.
멀티플렉서(340)는 기판(301)의 상부를 따라서 배치될 수 있다. 멀티플렉서(340)는 연결 핀(330)과 연결 핀(203)을 연결시킬 수 있다. 즉, 멀티플렉서(340), 연결 핀(330) 및 연결 핀(203)을 통해 반도체 장치(100)는 호스트(20)와 전기적으로 연결될 수 있다. 예를 들어, 연산 장치(300)의 데이터 핀(331)은 멀티플렉서(340)를 통해 메모리 장치(200)의 데이터 핀(203a)과 연결될 수 있다. 연산 장치(300)의 커맨드 어드레스 핀(332)은 멀티플렉서(340)를 통해 메모리 장치(200)의 커맨드 어드레스 핀(203b)과 연결될 수 있다. 도면에서는 생략되었으나, 연산 장치(300)는 전달받은 신호를 인터페이싱하고 연결 핀(330)에 연결된 디코더를 포함할 수 있다.
도 3는 몇몇 실시예에 따른 메모리 장치의 블록도이다.
도 3을 참조하면, 메모리 장치(200a)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 리프레시 어드레스 생성기(245), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 센스 앰프부(285), 입출력 게이팅 회로(290), 메모리 셀 어레이(MCA), ECC 엔진(400), 데이터 입출력 버퍼(295)를 포함한다.
메모리 셀 어레이(MCA)는 데이터를 저장하기 위한 복수의 메모리 셀(MC)들을 포함할 수 있다. 구체적으로 메모리 셀 어레이(MCA)는 제1 내지 제8 뱅크 어레이들(BA1~BA8)을 포함할 수 있다. 제1 내지 제8 뱅크 어레이들(BA1~BA8) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
복수의 메모리 셀(MC)들은 제1 내지 제8 뱅크 어레이들(BA1~BA8)을 포함할 수 있다. 도 3에서는 8개의 뱅크 어레이들(BA1~BA8)을 포함하는 메모리 장치(200a)를 도시하였으나, 이에 한정되는 것은 아니고 메모리 장치(200a)는 임의의 개수의 뱅크 어레이들을 포함할 수 있다.
제어 로직(210)은 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(200a)가 데이터를 라이트하는 동작 또는 데이터를 리드하는 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 메모리 컨트롤러(10)로부터 수신된 커맨드(CMD)를 디코딩하는 커맨드 디코더(211), 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 라이트 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 대응하는 제어 신호들을 생성할 수 있다. 제어 로직(210)은 동기 방식으로 메모리 장치(200a)를 구동하기 위한 클럭 신호(CLK) 및 클럭 인에이블 신호를 수신할 수도 있다.
또한, 제어 로직(210)은 리프레시 커맨드에 응답하여 리프레시 어드레스 생성기(245)가 리프레시 로우 어드레스(REF_ADDR)를 생성하도록 제어할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(10)로부터 어드레스(ADDR)를 수신할 수 있다. 예를 들어, 어드레스 레지스터(220)는 뱅크 어드레스(BANK_ADDR), 로우 어드레스 (ROW_ADDR), 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공할 수 있고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공할 수 있고, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 어드레스 레지스터(220)로부터 수신된 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 이러한 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 대응하는 뱅크 로우 디코더가 활성화되고 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 대응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레시 어드레스 생성기(245)로부터 리프레시 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 수신된 로우 어드레스(ROW_ADDR) 또는 리프레시 어드레스 생성기(245)로부터 수신된 리프레시 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
리프레시 어드레스 생성기(245)는 메모리 셀들을 리프레시하기 위한 리프레시 로우 어드레스(REF_ADDR)를 생성할 수 있다. 리프레시 어드레스 생성기(245)는 리프레시 로우 어드레스(REF_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공할 수 있다. 이에 따라, 리프레시 로우 어드레스(REF_ADDR)에 대응하는 워드 라인에 배치되는 메모리 셀들이 리프레시될 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)에 각각 인가할 수 있다.
로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(BA1~BA8)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함할 수 있다. 컬럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(BA1~BA8)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)을 포함할 수 있다. 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(BA1~BA8)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스(RA)에 대응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스(RA)에 대응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 대응하는 뱅크 센스 앰프(285a~285h)를 활성화할 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(BA1~BA8)로부터 출력된 데이터를 저장하기 위한 리드 데이터 래치들, 제1 내지 제8 뱅크 어레이들(BA1~BA8)에 데이터를 라이트하기 위한 라이트 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(BA1~BA8) 중 하나의 뱅크 어레이에서 리드될 코드워드(CW)는 상기 하나의 뱅크 어레이에 대응하는 뱅크 센스 앰프(285a~285h)에 의해 감지되고, 상기 리드 데이터 래치들에 저장될 수 있다. ECC 엔진(400)은 상기 리드 데이터 래치들에 저장된 코드워드(CW)에 대하여 ECC 디코딩을 수행할 수 있다. ECC 엔진(400)은 상기 코드워드(CW)의 데이터에서 에러가 검출되는 경우, 정정된 데이터 신호(DQ)를 데이터 입출력 버퍼(295)를 통하여 메모리 컨트롤러(10)에 제공할 수 있다.
제1 내지 제8 뱅크 어레이들(BA1~BA8) 중 하나의 뱅크 어레이에 라이트될 데이터 신호(DQ)는 ECC 엔진(400)에 제공되고, ECC 엔진(400)은 데이터 신호(DQ)에 기초하여 패리티 비트들을 생성하고, 상기 데이터 신호(DQ)와 상기 패리티 비트들을 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로(290)는 상기 라이트 드라이버들을 통하여 상기 데이터 신호(DQ)와 상기 패리티 비트들을 상기 하나의 뱅크 어레이의 서브 페이지에 기입할 수 있다.
데이터 입출력 버퍼(295)는 라이트 동작에서는 메모리 컨트롤러(10)로부터 제공되는 클럭 신호(CLK)에 기초하여 데이터 신호(DQ)를 ECC 엔진(400)에 제공하고, 리드 동작에서는 ECC 엔진(400)으로부터 제공되는 데이터 신호(DQ)를 메모리 컨트롤러(10)에 제공할 수 있다.
여기서 데이터 신호(DQ)는 데이터 핀(203a)을 통해 호스트(20)로부터 메모리 장치(200a)에 전달될 수 있고, 커맨드(CMD) 및 어드레스(ADDR)는 커맨드 어드레스 핀(203b)을 통해 호스트(20)로부터 메모리 장치(200a)에 전달될 수 있다. 보다 상세히 커맨드(CMD) 및 어드레스(ADDR)는 커맨드 어드레스 핀(203b)을 통해 레지스터 클럭 드라이버(202)에 전달되고, 레지스터 클럭 드라이버(202)는 커맨드(CMD) 및 어드레스(ADDR)를 메모리 장치(200a)에 전달할 수 있다.
도 4는 몇몇 실시예에 따른 전자 장치의 블록도이다.
도 1 내지 도 4를 참조하면, 전자 장치는 데이터 인터페이스(DQ IF) 및 커맨드 어드레스 인터페이스(CA IF)를 포함할 수 있다. 데이터 인터페이스(DQ IF) 및 커맨드 어드레스 인터페이스(CA IF)는 메모리 컨트롤러(10)와 반도체 장치(100) 사이에서 데이터를 송수신할 수 있다. 즉, 호스트(20)와 반도체 장치(100)가 주고받는 데이터는 데이터 인터페이스(DQ IF) 및 커맨드 어드레스 인터페이스(CA IF)에 의해 인터페이싱될 수 있다. 데이터 인터페이스(DQ IF) 및 커맨드 어드레스 인터페이스(CA IF)는 호스트(20)와 메모리 장치(200) 및 연산 장치(300)를 연결할 수 있다.
데이터 인터페이스(DQ IF)는 데이터 핀(331), 데이터 핀(203a) 및 디코더(206a) 등을 포함할 수 있다. 여기서, 데이터 핀(331)은 연산 장치(300)에 포함될 수 있고, 데이터 핀(203a) 및 디코더(206a)는 메모리 장치(200)에 포함될 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않으며, 데이터 신호(DQ)를 디코딩하는 디코더(206a)가 연산 장치(300)에 포함될 수 있다.
데이터 인터페이스(DQ IF)의 데이터 핀(331), 데이터 핀(203a) 및 디코더(206a)는 데이터 신호(DQ)를 송수신할 수 있다. 즉, 데이터 핀(331), 데이터 핀(203a) 및 디코더(206a)는 호스트(20)로부터 제공받은 데이터 신호(DQ)를 메모리 장치(200a)에 전달할 수 있다. 또한, 데이터 핀(331), 데이터 핀(203a) 및 디코더(206a)는 메모리 장치(200a)로부터 제공받은 데이터 신호(DQ)를 호스트(20) 또는 메모리 컨트롤러(10)에 전달할 수 있다. 여기서 디코더(206a)는 데이터 신호(DQ)를 메모리 프로토콜(예를 들어, DDR 프로토콜 또는 DIMM 프로토콜)에 따라서 디코딩할 수 있다. 예를 들어, 데이터 신호(DQ)는 메모리 프로토콜에 따라서 인터페이싱된 신호일 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않으며, 데이터 신호(DQ)는 다른 방식으로 디코딩될 수도 있다.
커맨드 어드레스 인터페이스(CA IF)는 커맨드 어드레스 핀(332), 커맨드 어드레스 핀(203b), 디코더(206b), 디코더(206c) 등을 포함할 수 있다. 여기서, 커맨드 어드레스 핀(332) 및 디코더(206c)는 연산 장치(300)에 포함될 수 있고, 커맨드 어드레스 핀(203b) 및 디코더(206b)는 메모리 장치(200)에 포함될 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않는다.
커맨드 어드레스 인터페이스(CA IF)의 커맨드 어드레스 핀(332), 커맨드 어드레스 핀(203b), 디코더(206b) 및 디코더(206c)는 커맨드(CMD) 및 어드레스(ADDR)를 전달할 수 있다. 예를 들어, 커맨드 어드레스 핀(332), 커맨드 어드레스 핀(203b) 및 디코더(206b)는 호스트(20)로부터 제공받은 커맨드(CMD) 및 어드레스(ADDR)를 메모리 장치(200)의 레지스터 클럭 드라이버(202)에 전달할 수 있다. 레지스터 클럭 드라이버(202)에 전달된 커맨드(CMD) 및 어드레스(ADDR)는 디코더(206b)에 의해 디코딩된 것일 수 있다. 여기서 디코더(206b)는 커맨드(CMD) 및 어드레스(ADDR)를 메모리 프로토콜(예를 들어, DDR 프로토콜 또는 DIMM 프로토콜)에 따라서 디코딩할 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않으며, 어드레스(ADDR) 및 커맨드(CMD)는 다른 방식으로 디코딩될 수도 있다.
예를 들어, 커맨드 어드레스 핀(332) 및 디코더(206c)는 커맨드(CMD) 및 어드레스(ADDR)를 커맨드 어드레스 수신기(350)에 전달할 수 있다. 커맨드 어드레스 수신기(350)에 전달된 커맨드(CMD) 및 어드레스(ADDR)는 디코더(206c)에 의해 디코딩된 것일 수 있다. 여기서 디코더(206c)는 커맨드(CMD) 및 어드레스(ADDR)를 메모리 프로토콜(예를 들어, DDR 프로토콜 또는 DIMM 프로토콜)에 따라서 디코딩할 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않으며, 어드레스(ADDR) 및 커맨드(CMD)는 다른 방식으로 디코딩될 수도 있다. 또한, 커맨드(CMD) 및 어드레스(ADDR)는 레지스터 클럭 드라이버(202)와 커맨드 어드레스 수신기(350)에 동시에 전달될 수 있다. 즉, 동일한 커맨드(CMD) 및 어드레스(ADDR)가 레지스터 클럭 드라이버(202)와 커맨드 어드레스 수신기(350)에 전달될 수 있다
메모리 장치(200a)는 디코더(206a)로부터 데이터 신호(DQ)를 전달받을 수 있고, 레지스터 클럭 드라이버(202)로부터 커맨드(CMD) 및 어드레스(ADDR)를 전달받을 수 있다. 메모리 장치(200a)는 상기 내용과 같이, 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 데이터 신호(DQ)를 저장할 수 있다.
커맨드 어드레스 수신기(350)는 디코더(206c)로부터 커맨드(CMD) 및 어드레스(ADDR)를 전달받을 수 있다. 커맨드 어드레스 수신기(350)는 수신받은 커맨드(CMD) 및 어드레스(ADDR)에 대한 응답으로 명령어(INS)를 출력할 수 있다. 커맨드 어드레스 수신기(350)는 출력한 명령어(INS)를 연산부(310)에 전달할 수 있다. 연산부(310)는 전달받은 명령어(INS)에 기초하여 연산을 수행할 수 있다. 즉, 연산부(310)는 커맨드 어드레스 인터페이스(CA IF)를 통해 전달받은 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 생성된 명령어(INS)를 이용하여 연산을 수행할 수 있다. 이하, 커맨드 어드레스 수신기(350)와 연산부(310)에 대하여 보다 상세히 설명하도록 한다.
도 5는 도 4의 R1 영역에 해당되는 반도체 장치의 블록도이다. 도 6은 도 5의 반도체 장치의 동작을 설명하기 위한 순서도이다.
도 5 및 도 6을 참조하면, 커맨드 어드레스 수신기(350)는 어드레스 레지스터(351), 어드레스 계산기(352) 및 명령어 생성기(353)를 포함할 수 있다. 커맨드 어드레스 수신기(350)는 디코더(206c)로부터 커맨드(CMD)와 어드레스(ADDR)를 수신할 수 있다(S600).
어드레스 레지스터(351)는 디코더(206c)로부터 어드레스(ADDR)를 제공받을 수 있다. 어드레스 레지스터(351)는 어드레스(ADDR)로부터, 로우 어드레스(RADDR) 및 컬럼 어드레스(CADDR)를 생성할 수 있다. 예를 들어, 어드레스 레지스터(351)는 어드레스(ADDR)에 포함된 로우 어드레스(RADDR) 및 컬럼 어드레스(CADDR)를 출력할 수 있다. 즉, 어드레스(ADDR)는 로우 어드레스(RADDR)와 컬럼 어드레스(CADDR)가 결합된 것일 수 있다. 이 때, 본 발명의 실시예는 이에 제한되지 않으며, 어드레스(ADDR)는 뱅크 어드레스를 포함할 수 있다.
어드레스 계산기(352)는 어드레스 레지스터(351)로부터 로우 어드레스(RADDR)와 컬럼 어드레스(CADDR)를 제공받을 수 있고, 디코더(206c)로부터 커맨드(CMD)를 제공받을 수 있다. 어드레스 계산기(352)는 제공받은 커맨드(CMD), 로우 어드레스(RADDR)와 컬럼 어드레스(CADDR)에 기초하여 해당 어드레스(ADDR)가 라이트 동작을 위한 것인지 판단할 수 있다(S602). 예를 들어, 커맨드(CMD)가 라이트 커맨드인 경우 어드레스(ADDR)는 라이트 동작을 위한 것일 수 있고, 커맨드(CMD)가 리드 커맨드인 경우 어드레스(ADDR)는 리드 동작을 위한 것일 수 있다.
어드레스(ADDR)가 라이트 동작을 위한 것인 경우(S602-Y), 어드레스 계산기(352)는 어드레스(ADDR')를 명령어 생성기(353)에 제공할 수 있다(S603). 예를 들어, 커맨드(CMD)가 라이트 커맨드인 경우 어드레스 계산기(352)는 로우 어드레스(RADDR) 및 컬럼 어드레스(CADDR)에 기초하여 어드레스(ADDR')를 생성할 수 있다. 여기서 어드레스(ADDR')는 어드레스 레지스터(351)가 전달받은 어드레스(ADDR)와 동일할 수 있으나, 본 발명의 실시예는 이에 제한되지 않는다. 어드레스(ADDR)는 로우 어드레스(RADDR) 및 컬럼 어드레스(CADDR) 이외에도 뱅크 어드레스를 포함할 수도 있다. 어드레스(ADDR)가 라이트 동작을 위한 것이 아닌 경우(S603-N), 어드레스 계산기(352)는 어드레스(ADDR')를 명령어 생성기(353)에 제공하지 않을 수 있다.
명령어 생성기(353)는 어드레스 계산기(352)로부터 어드레스(ADDR')를 전달받을 수 있다. 예를 들어, 명령어 생성기(353)는 어드레스 계산기(352)로부터 복수의 어드레스(ADDR')를 전달받을 수 있다. 여기서 복수의 어드레스(ADDR')는 어드레스 레지스터(351) 및 어드레스 계산기(352)로부터 전달된 것일 수 있다.
명령어 생성기(353)는 어드레스 계산기(352)로부터 전달받은 어드레스(ADDR')의 개수가 2보다 많은지 판단할 수 있다(S604). 예를 들어, 명령어 생성기(353)는 어드레스 계산기(352)로부터 전달받은 어드레스(ADDR')의 개수가 3 이상인지 판단할 수 있다. 예를 들어, 어드레스 계산기(352)로부터 전달받은 어드레스(ADDR')의 개수가 2 이하이면(S604-N), 명령어 생성기(353)는 상기 동작을 다시 수행할 수 있다. 예를 들어, 어드레스 계산기(352)로부터 전달받은 어드레스(ADDR')의 개수가 3 이상이면(S604-Y), 명령어 생성기(353)는 제공받은 어드레스(ADDR')들에 기초하여 명령어(INS)를 생성할 수 있다(S605). 예를 들어, 명령어 생성기(353)는 복수의 어드레스(ADDR')들을 결합하여 명령어(INS)를 생성할 수 있다. 예를 들어, 명령어 생성기(353)는 3 개의 어드레스(ADDR')들을 결합하여 하나의 명령어(INS)를 생성할 수 있다. 즉, 커맨드 어드레스 수신기(350)는 커맨드 어드레스 인터페이스(CA IF)를 통하여 수신한 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 명령어(INS)를 생성하고, 출력할 수 있다. 즉, 명령어(INS)는 데이터 인터페이스(DQ IF) 또는 메모리 장치(200a')를 거치지 않으면서, 연산부(310)에 전달될 수 있다. 연산부(310)는 전달받은 명령어(INS)에 기초하여 연산을 수행할 수 있다.
도 7은 도 4의 반도체 장치의 동작을 설명하기 위한 타이밍도이다. 도 8 및 도 9는 도 4의 반도체 장치를 설명하기 위한 도면들이다.
도 3 내지 도 7을 참조하면, 커맨드(CMD) 및 어드레스(ADDR)는 커맨드 어드레스 인터페이스(CA IF)를 통해 메모리 장치(200a) 및 커맨드 어드레스 수신기(350)에 전달될 수 있고, 데이터 신호(DQ)는 데이터 인터페이스(DQ IF)를 통해 메모리 장치(200a)에 전달될 수 있다. 즉, 커맨드 어드레스 수신기(350)는 메모리 장치(200a)에 전달되는 커맨드(CMD) 및 어드레스(ADDR)를 모니터링할 수 있다.
커맨드(CMD)는 라이트 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 포함할 수 있다. 상기 신호들의 조합에 따라서, 메모리 장치(200a)는 동작될 수 있다.
제1 시간(t1)에서 라이트 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS)는 모두 하이 상태(high state)일 수 있다. 제2 시간(t2)에서 칩 선택 신호(/CS)와 로우 어드레스 스트로브 신호(/RAS)가 로우 상태(low state)가 되고, 로우 어드레스(RADDR)가 로우 디코더(260)에 전달될 수 있다. 이에 따라서 로우 어드레스(RADDR)에 대응하는 워드 라인에 워드 라인 구동 전압이 인가될 수 있다.
제3 시간(t3)에 칩 선택 신호(/CS)와 로우 어드레스 스트로브 신호(/RAS)가 다시 하이 상태가 될 수 있다. 또한, 제4 시간(t4)에 칩 선택 신호(/CS), 라이트 인에이블 신호(/WE) 및 컬럼 어드레스 스트로브 신호(/CAS)가 로우 상태가 될 수 있고, 컬럼 어드레스(CADDR)가 컬럼 디코더(270)에 전달될 수 있다. 이에 따라, 선택된 메모리 셀 어레이(MCA)에 더미 데이터 신호(DQD)가 라이트될 수 있다. 여기서 더미 데이터 신호(DQD)는 호스트(20)로부터 임의로 제공한 데이터일 수 있다. 즉, 로우 어드레스(RADDR)와 컬럼 어드레스(CADDR)를 포함하는 어드레스(ADDR)는 연산부(310)에 제공되는 명령어(INS)의 생성을 위한 것이므로, 더미 데이터 신호(DQD)는 임의로 제공될 수 있다.
도 5 및 도 8을 참조하면, 어드레스 계산기(352)로부터 출력된 어드레스(ADDR')는 제1 어드레스(ADDR1), 제2 어드레스(ADDR2) 및 제3 어드레스(ADDR3)를 포함할 수 있다. 예를 들어, 제1 어드레스(ADDR1), 제2 어드레스(ADDR2) 및 제3 어드레스(ADDR3)는 모두 명령어 생성기(353)에 전달될 수 있다. 제1 어드레스(ADDR1), 제2 어드레스(ADDR2) 및 제3 어드레스(ADDR3)는 모두 28 비트를 가질 수 있다. 하지만, 본 발명의 실시예는 이에 제한되지 않고, 제1 어드레스(ADDR1), 제2 어드레스(ADDR2) 및 제3 어드레스(ADDR3)는 34 비트를 가질 수 있다. 하지만, 제1 어드레스(ADDR1), 제2 어드레스(ADDR2) 및 제3 어드레스(ADDR3)의 일부분만이 명령어(INS)의 생성에 이용될 수 있다.
제1 어드레스(ADDR1)는 로우 어드레스(RADDR1), 뱅크 어드레스(BADDR1) 및 컬럼 어드레스(CADDR1)를 포함할 수 있고, 제2 어드레스(ADDR2)는 로우 어드레스(RADDR2), 뱅크 어드레스(BADDR2) 및 컬럼 어드레스(CADDR2)를 포함할 수 있고, 제3 어드레스(ADDR3)는 로우 어드레스(RADDR3), 뱅크 어드레스(BADDR3) 및 컬럼 어드레스(CADDR3)를 포함할 수 있다.
제1 어드레스(ADDR1), 제2 어드레스(ADDR2) 및 제3 어드레스(ADDR3)가 명령어 생성기(353)에 전달되는 경우, 명령어 생성기(353)는 제1 어드레스(ADDR1), 제2 어드레스(ADDR2) 및 제3 어드레스(ADDR3)에 기초하여 명령어(INS)를 생성할 수 있다. 여기서 명령어(INS)는 제1 어드레스(ADDR1), 제2 어드레스(ADDR2) 및 제3 어드레스(ADDR3)를 결합한 것일 수 있다. 이에 따라서, 명령어(INS)는 84 비트를 가질 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않는다. 이로 인해 생성된 명령어(INS)는 연산부(310)에 전달될 수 있고, 연산부(310)는 명령어(INS)에 기초하여 연산을 수행할 수 있다.
도 3 내지 도 6 및 도 9를 참조하면, 리프레시 로우 어드레스(REF_ADDR)는 리프레시 로우 어드레스 생성 주기(TREFI)마다 생성될 수 있다. 예를 들어, 리프레시 어드레스 생성기(245)는 리프레시 로우 어드레스(REF_ADDR)를 생성할 수 있고, 이에 따라 메모리 셀 어레이(MCA)는 리프레시될 수 있다. 여기서 리프레시 로우 어드레스 생성 주기(TREFI)는 제1 시간(t11)으로부터 제3 시간(t13)까지의 시간 구간일 수 있고, 해당 구간 동안에 리프레시 로우 어드레스(REF_ADDR)는 1회 생성될 수 있다. 예를 들어, 리프레시 로우 어드레스(REF_ADDR)는 제1 시간(t11) 내지 제2 시간(t12)의 시간 구간 동안에 생성될 수 있고, 제3 시간(t13) 내지 제4 시간(t14)의 시간 구간 동안에 생성될 수 있다.
명령어(INS)들은 리프레시 로우 어드레스 생성 주기(TREFI)에 한정되지 않고 생성될 수 있다. 예를 들어, 커맨드 어드레스 수신기(350)는 복수의 명령어들(INS1 내지 INSn)을 생성하고 출력할 수 있다. 또한, 호스트(20)는 복수의 어드레스(ADDR)들을 반도체 장치(100)에 전달하고, 이에 기초하여 복수의 명령어들(INS1 내지 INSn)이 생성될 수 있다. 복수의 명령어들(INS1 내지 INSn)은 리프레시 로우 어드레스 생성 주기(TREFI)에 종속되지 않는다. 예를 들어, 리프레시 로우 어드레스 생성 주기(TREFI) 동안에 리프레시 로우 어드레스(REF_ADDR)가 1회 생성되더라도, 복수의 명령어들(INS1 내지 INSn)은 리프레시 로우 어드레스 생성 주기(TREFI) 동안에 복수회 생성될 수 있다. 즉, 어드레스(ADDR) 및 커맨드(CMD)가 커맨드 어드레스 인터페이스(CA IF)를 통해 커맨드 어드레스 수신기(350)에 전달되고, 커맨드 어드레스 수신기(350)로부터 명령어(INS)가 생성됨에 따라서, 명령어(INS)는 메모리 장치(200a)의 동작에 한정되지 않고 연산부(310)에 전달될 수 있다. 이에 따라 연산부(310)의 성능은 보다 향상될 수 있다. 즉 커맨드 어드레스 수신기(350)를 포함하는 반도체 장치(100)의 성능은 보다 개선될 수 있다.
이하, 도 10을 참조하여 다른 몇몇 실시예에 따른 전자 장치(1)를 설명한다.
도 10은 몇몇 실시예에 따른 전자 장치의 블록도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 연산부(310)는 메모리 장치(200a)로부터 데이터 신호(DQ)를 제공받을 수 있다. 여기서, 데이터 신호(DQ)는 메모리 장치(200a)에 저장된 데이터를 리드한 것일 수 있다. 하지만 데이터 신호(DQ)는 명령어(INS)가 전달되는 경우에 메모리 장치(200a)에 라이트된 더미 데이터 신호(DQD)와 다를 수 있다. 즉, 연산부(310)에 전달된 데이터 신호(DQ)는 명령어(INS)에 해당되는 커맨드(CMD) 및 어드레스(ADDR)와 다른 타이밍에 전달된 커맨드(CMD) 및 어드레스(ADDR)에 따라서 라이트된 것일 수 있다.
연산부(310)는 전달받은 명령어(INS) 및 데이터 신호(DQ)에 기초하여 응답 신호(RES)를 생성할 수 있다. 즉, 연산부(310)는 명령어(INS) 및 데이터 신호(DQ)에 기초하여 연산을 수행할 수 있다. 연산부(310)는 명령어(INS) 및 데이터 신호(DQ)에 대한 응답으로 응답 신호(RES)를 출력할 수 있다. 응답 신호(RES)는 메모리 장치(200a)에 전달될 수 있고, 데이터 인터페이스(DQ IF)를 통해 메모리 컨트롤러(10)에 전달될 수 있다. 즉, 명령어(INS)가 커맨드 어드레스 인터페이스(CA IF)를 통해 전달되는 반면에, 응답 신호(RES)는 데이터 인터페이스(DQ IF)를 통해 전달될 수 있다. 또한, 호스트(20)는 커맨드(CMD), 어드레스(ADDR) 및 데이터 신호(DQ)에 대한 응답으로 응답 신호(RES)를 수신할 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않는다.
이하, 도 11을 참조하여 다른 몇몇 실시예에 따른 전자 장치(1)를 설명한다.
도 11은 몇몇 실시예에 따른 전자 장치의 블록도이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 연산 장치(300)는 멀티플렉서(340)를 포함할 수 있다. 멀티플렉서(340)는 디코더(206a)와 메모리 장치(200a)를 연결할 수도 있고, 연산부(310)와 메모리 장치(200a)를 연결할 수도 있다. 멀티플렉서(340)가 두개로 표현되었으나, 이는 도면에 불과하며, 멀티플렉서(340)는 하나로 구현될 수 있다.
멀티플렉서(340)는 디코더(206a)로부터 출력된 데이터 신호(DQ)를 메모리 장치(200a)에 전달할 수 있고, 메모리 장치(200a)로부터 출력된 데이터 신호(DQ)를 디코더(206a)에 전달할 수 있다. 또한, 멀티플렉서(340)는 메모리 장치(200a)로부터 출력된 응답 신호(RES)를 디코더(206a)에 전달할 수 있다. 즉, 멀티플렉서(340)는 메모리 장치(200a)와 데이터 인터페이스(DQ IF)를 연결하고, 데이터를 선택적으로 송수신할 수 있다.
또한, 멀티플렉서(340)는 메모리 장치(200a)로부터 출력된 데이터 신호(DQ)를 연산부(310)에 전달할 수 있고, 연산부(310)로부터 출력된 응답 신호(RES)를 메모리 장치(200a)에 전달할 수 있다. 멀티플렉서(340)는 메모리 장치(200a)와 연산부(310)를 연결하고, 데이터를 선택적으로 송수신할 수 있다.
이하, 도 12를 참조하여 다른 몇몇 실시예에 따른 전자 장치(1)를 설명한다.
도 12는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 11을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12를 참조하면, 반도체 장치(100')는 메모리 장치(200') 및 메모리 장치(200')에 연결된 연산 장치(300)를 포함할 수 있다. 메모리 장치(200')는 버퍼(204)를 포함할 수 있다. 버퍼(204)는 각 메모리 장치(200a)에 대응되도록 기판(201) 상에 배치될 수 있다. 즉, 버퍼(204)의 개수는 메모리 장치(200a)의 개수와 동일할 수 있다. 버퍼(204)는 각 메모리 장치(200a)와 연결될 수 있다. 또한, 버퍼(204)는 레지스터 클럭 드라이버(202)에 연결되고, 레지스터 클럭 드라이버(202)로부터 복수의 신호를 전달받을 수 있다.
버퍼(204)는 데이터 핀(203a)에 연결되어, 호스트(20)로부터 데이터 핀(203a)을 통해 데이터 신호(DQ)를 전달받을 수 있고, 전달받은 데이터 신호(DQ)를 버퍼링하여 메모리 장치(200a)에 전달할 수 있다. 이에 따라서 메모리 장치(200a)의 전기적 부하가 감소될 수 있다. 메모리 장치(200')는 LRDIMM(Load Reduced DIMM)으로 지칭될 수 있다.
이하, 도 13을 참조하여 다른 몇몇 실시예에 따른 전자 장치(1)를 설명한다.
도 13은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13을 참조하면, 반도체 장치(100'')는 메모리 장치(200'') 및 메모리 장치(200'')에 연결된 연산 장치(300)를 포함할 수 있다. 메모리 장치(200'')는 비휘발성 메모리(205)를 포함할 수 있다. 비휘발성 메모리(205)는 레지스터 클럭 드라이버(202)에 연결될 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않으며, 비휘발성 메모리(205)는 각 메모리 장치(200a)에 연결될 수도 있다.
비휘발성 메모리(205)는 호스트(20) 또는 메모리 장치(200a)로부터 전달된 데이터를 저장할 수 있다. 메모리 장치(200a)가 휘발성 메모리인 반면에, 비휘발성 메모리(205)에 저장되는 메모리는 유지될 수 있다. 즉, 메모리 장치(200'')가 비휘발성 메모리(205)를 포함함에 따라서, 메모리 장치(200'')에 인가되는 전원이 오프된 상태에서도, 데이터는 비휘발성 메모리(205)에 저장되어 유지될 수 있다.
이하, 도 14 및 도 15를 참조하여 다른 몇몇 실시예에 따른 전자 장치(1)를 설명한다.
도 14는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다. 도 15는 도 14의 전자 장치의 블록도이다. 설명의 편의를 위해, 도 1 내지 도 11을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14를 참조하면, 반도체 장치(100''')는 메모리 장치(200''')를 포함할 수 있다. 즉 도 1 내지 11을 참조하여 설명한 반도체 장치(100)가 연산 장치(300)를 포함하는 반면에, 도 14를 참조하여 설명하는 반도체 장치(100''')는 연산 장치(300)를 포함하지 않을 수 있다. 메모리 장치(200''')는 기판(201), 레지스터 클럭 드라이버(202), 연결 핀(203), 메모리 장치(200a), 연산부(310), 컨트롤러(320) 및 커맨드 어드레스 수신기(350)를 포함할 수 있다. 연산부(310), 컨트롤러(320) 및 커맨드 어드레스 수신기(350)는 다른 기판에 배치되는 것이 아니라, 메모리 장치(200a)가 배치된 기판(201) 상에 실장될 수 있다. 메모리 장치(200a)는 기판(201)의 일측에 실장될 수 있고, 연산부(310), 컨트롤러(320) 및 커맨드 어드레스 수신기(350)는 기판(201)의 다른 일측에 실장될 수 있다. 메모리 장치(200a), 연산부(310) 및 커맨드 어드레스 수신기(350)는 모두 레지스터 클럭 드라이버(202)에 연결되어 동작될 수 있다.
도 14 및 도 15를 참조하면, 데이터 인터페이스(DQ IF)는 데이터 핀(203a) 및 디코더(206a)를 포함할 수 있고, 커맨드 어드레스 인터페이스(CA IF)는 커맨드 어드레스 핀(203b) 및 디코더(206b)를 포함할 수 있다. 메모리 장치(200a)는 데이터 인터페이스(DQ IF) 및 커맨드 어드레스 인터페이스(CA IF)를 통해 전달되는 신호를 수신할 수 있으며, 커맨드 어드레스 수신기(350)는 커맨드 어드레스 인터페이스(CA IF)를 통해 전달되는 신호를 수신할 수 있다. 이 경우, 데이터 인터페이스(DQ IF)와 커맨드 어드레스 인터페이스(CA IF)는 모두 메모리 장치(200''')에 의해 구현될 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 전자 장치 10: 메모리 컨트롤러
20: 호스트 100: 반도체 장치
200: 메모리 장치 200a: 메모리 장치
202: 레지스터 클럭 드라이버 203: 연결 핀
203a: 데이터 핀 203b: 커맨드 어드레스 핀
300: 연산 장치 310: 연산부
320: 컨트롤러 330: 연결 핀
331: 데이터 핀 332: 커맨드 어드레스 핀
350: 커맨드 어드레스 수신기 351: 어드레스 레지스터
352: 어드레스 계산기 353: 명령어 생성기

Claims (10)

  1. 데이터 신호를 전달하는 데이터 핀;
    커맨드 및 어드레스를 전달하는 커맨드 어드레스 핀;
    상기 커맨드 어드레스 핀과 연결된 커맨드 어드레스 수신기; 및
    상기 커맨드 어드레스 수신기와 연결된 연산부를 포함하고,
    상기 커맨드 어드레스 수신기는 외부로부터 상기 커맨드 어드레스 핀을 통해 제1 커맨드 및 제1 어드레스를 제공받고, 상기 제1 커맨드 및 상기 제1 어드레스에 기초하여 제1 명령어를 생성하고,
    상기 연산부는 상기 제1 명령어를 제공받아 연산을 수행하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 데이터 핀과 상기 커맨드 어드레스 핀과 연결되고, 상기 데이터 핀을 통해 상기 데이터 신호를 제공받고, 상기 커맨드 어드레스 핀을 통해 상기 커맨드 및 상기 어드레스를 제공받고, 상기 커맨드 및 상기 어드레스에 기초하여 상기 데이터 신호를 저장하는 메모리 장치를 더 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 메모리 장치는 상기 저장된 데이터 신호를 상기 연산부에 제공하고,
    상기 연산부는 상기 제1 명령어에 기초하여 상기 데이터 신호에 대한 연산을 수행하여 응답 신호를 출력하는 반도체 장치.
  4. 제 2항에 있어서,
    상기 메모리 장치는 상기 커맨드 어드레스 핀을 통해 상기 제1 커맨드 및 상기 제1 어드레스를 제공받고, 상기 데이터 핀을 통해 더미 데이터 신호를 제공받고, 상기 제1 커맨드 및 상기 제1 어드레스에 기초하여 상기 더미 데이터 신호를 저장하는 반도체 장치.
  5. 제 2항에 있어서,
    상기 메모리 장치는 리프레시 어드레스 생성 주기 동안에 리프레시 어드레스를 1회 생성하고,
    상기 커맨드 어드레스 수신기는 상기 리프레시 어드레스 생성 주기 동안에, 상기 외부로부터 상기 커맨드 어드레스 핀을 통해 복수의 명령어를 수신하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 커맨드는 라이트 커맨드를 포함하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 커맨드 어드레스 수신기는 상기 외부로부터 상기 커맨드 어드레스 핀을 통해 상기 제1 어드레스와 다른 제2 및 제3 어드레스를 제공받고, 상기 제1 커맨드 및 상기 제2 어드레스에 기초하여 제2 명령어를 생성하고, 상기 제1 커맨드 및 상기 제3 어드레스에 기초하여 제3 명령어를 생성하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 커맨드 어드레스 수신기는 상기 제1 내지 제3 명령어에 기초하여 연산 명령어를 생성하고,
    상기 연산부는 상기 연산 명령어를 제공받아 연산을 수행하는 반도체 장치.
  9. 연산 장치; 및
    상기 연산 장치에 연결된 메모리 장치를 포함하고,
    상기 연산 장치는,
    외부로부터 데이터 신호를 제공받는 제1 데이터 핀;
    상기 외부로부터 커맨드 및 어드레스를 제공받아 디코딩하는 제1 인터페이싱 장치;
    상기 제1 인터페이싱 장치로부터 상기 디코딩된 커맨드 및 어드레스를 수신하고, 상기 디코딩된 커맨드 및 어드레스에 기초하여 명령어를 생성하는 커맨드 어드레스 수신기; 및
    상기 생성된 명령어를 수신하여 연산을 수행하는 연산부를 포함하고,
    상기 메모리 장치는,
    상기 제1 데이터 핀에 연결되고, 상기 제1 데이터 핀으로부터 상기 데이터 신호를 제공받아 디코딩하는 제2 인터페이싱 장치;
    상기 제1 인터페이싱 장치로부터 상기 커맨드 및 어드레스를 제공받는 커맨드 어드레스 핀; 및
    상기 커맨드 및 어드레스에 기초하여, 상기 제2 인터페이싱 장치로부터 상기 디코딩된 데이터 신호를 제공받아 저장하는 메모리 모듈을 포함하는 반도체 장치.
  10. 호스트; 및
    상기 호스트와 메모리 슬롯을 통해 연결된 반도체 장치를 포함하고,
    상기 반도체 장치는,
    상기 호스트로부터의 데이터 신호를 전달하는 데이터 핀;
    상기 호스트로부터의 커맨드 및 어드레스를 전달하는 커맨드 어드레스 핀;
    상기 데이터 핀과 상기 커맨드 어드레스 핀과 연결되고, 상기 데이터 신호, 상기 커맨드 및 상기 어드레스를 제공받는 메모리 장치;
    상기 커맨드 어드레스 핀과 연결된 커맨드 어드레스 수신기; 및
    상기 커맨드 어드레스 수신기와 연결된 연산부를 포함하고,
    상기 커맨드 어드레스 수신기는 상기 호스트로부터 상기 커맨드 어드레스 핀을 통해 상기 어드레스를 제공받고, 상기 어드레스에 기초하여 명령어를 생성하고,
    상기 연산부는 상기 명령어에 응답하여 응답 신호를 출력하여 상기 호스트에 전달하는 전자 장치.
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