CN114678051A - 半导体器件和包括半导体器件的电子设备 - Google Patents

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申院济
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丁日奎
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Abstract

提供了一种包括具有改进的可靠性的存储器器件的电子设备。半导体器件包括：数据引脚，被配置为发送数据信号；命令/地址引脚，被配置为发送命令和地址；命令/地址接收器，连接到命令/地址引脚；以及计算单元，连接到命令/地址接收器，其中，命令/地址接收器通过命令/地址引脚从外部接收第一命令和第一地址并基于第一命令和第一地址生成第一指令，并且计算单元接收第一指令并基于第一指令执行计算。

Description

半导体器件和包括半导体器件的电子设备
相关申请的交叉引用
本申请要求于2020年12月24日在韩国知识产权局递交的韩国专利申请No.10-2020-0182857的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明构思涉及一种半导体器件和包括该半导体器件的电子设备。更具体地，本发明构思涉及一种包括存储器器件的半导体器件。
背景技术
半导体存储器器件可以被分为诸如闪存器件的非易失性存储器器件和诸如动态随机存取存储器(DRAM)的易失性存储器器件。诸如DRAM的易失性存储器器件相对便宜，因此用于存储大量数据，如在系统存储器中。
双列直插式存储器模块(DIMM)可以包括多个DRAM并且可以包括多个DRAM连接到的衬底的两侧上的端子。DIMM可以通过安装在主板的存储器插槽中来操作。近来，由于加速器在也安装在DIMM上，因此存储器模块可以处理从主机接收的数据。因此，正在寻求DIMM和加速器的性能的改进。
发明内容
本发明构思的方面提供了包括一种具有改进的可靠性的存储器器件的半导体器件。
本发明构思的方面还提供了一种包括具有改进的可靠性的存储器器件的电子设备。
然而，本发明构思的示例实施例不限于本文所阐述的那些。通过参考以下给出的本发明构思的详细描述，本发明构思的上述和其它示例实施例对于本发明构思所属领域的普通技术人员将变得更加清楚。
根据本发明构思的一些示例实施例，半导体器件包括：数据引脚，被配置为发送数据信号；命令/地址引脚，被配置为发送命令和地址；命令/地址接收器电路，连接到命令/地址引脚；以及处理器，连接到命令/地址接收器电路，其中，命令/地址接收器电路被配置接收通过命令/地址引脚从外部接收的第一命令和第一地址，并且命令/地址接收器电路被配置为基于第一命令和第一地址生成第一指令，以及处理器被配置为接收第一指令并基于第一指令执行计算。
根据本发明构思的一些示例实施例，半导体器件包括计算设备电路和连接到计算设备电路的存储器器件，其中，计算设备电路包括被配置为从外部接收数据信号的第一数据引脚、被配置为接收来自外部的命令和来自外部的地址并对所接收的命令和地址进行解码的第一接口电路、被配置为从第一接口电路接收经解码的命令和地址并基于经解码的命令和地址生成第一指令的命令/地址接收器电路、以及被配置为接收所生成的指令并基于第一指令执行计算的处理器，并且存储器器件包括连接到第一数据引脚并被配置为从第一数据引脚接收数据信号并且解码所接收的数据信号的第二接口电路、被配置为从第一接口电路接收命令并从第一接口电路接收地址的命令/地址引脚、以及被配置为从第二接口电路接收经解码的数据信号并基于命令和地址存储所接收的数据信号的存储器模块。
根据本发明构思的一些示例实施例，电子设备包括主机和通过存储器插槽连接到主机的半导体器件，其中，半导体器件包括被配置为发送来自主机的数据信号的数据引脚、被配置为发送来自主机的命令和来自主机的地址的命令/地址引脚、连接到数据引脚和命令/地址引脚并被配置为接收数据信号、命令和地址的存储器器件、连接到命令/地址引脚的命令/地址接收器电路、以及连接到命令/地址接收器电路的处理器，命令/地址接收器电路被配置为通过命令/地址引脚从主机接收地址并基于地址生成指令，并且处理器被配置为响应于指令而输出响应信号并向主机发送响应信号。
其他特征和示例实施例可以通过以下详细描述、附图和权利要求变得清楚明白。
附图说明
通过参考附图详细描述本发明构思的实施例，本发明构思的上述和其它实施例和特征将变得更清楚，在附图中：
图1是根据一些示例实施例的电子设备的框图。
图2是示出了根据一些示例实施例的电子设备的图。
图3是根据一些示例实施例的存储器器件的框图。
图4是根据一些示例实施例的电子设备的框图。
图5是对应于图4的区域R1的半导体器件的框图。
图6是用于描述图5的半导体器件的操作的流程图。
图7是用于描述图4的半导体器件的操作的时序图。
图8和图9是用于描述图4的半导体器件的图。
图10是根据一些示例实施例的电子设备的框图。
图11是根据一些示例实施例的电子设备的框图。
图12是用于描述根据一些示例实施例的电子设备的图。
图13是示出了根据一些示例实施例的电子设备的图。
图14是用于描述根据一些示例实施例的电子设备的图。
图15是图14的电子设备的框图。
具体实施方式
在下文中，将参考附图描述本发明构思的示例实施例。
图1是根据一些示例实施例的电子设备的框图。
参照图1，根据一些示例实施例的电子设备1可以包括主机20和半导体器件100。
主机20可以控制电子设备1的整体操作。主机20可以包括处理器2和存储器控制器10。尽管处理器2被示出为与存储器控制器10分开，但是示例实施例不限于此，并且存储器控制器10可以是处理器2的一部分，或者处理器2可以是存储器控制器10的一部分。处理器2可以通过向存储器控制器10提供指令IN来控制存储器控制器10。存储器控制器10可以在处理器2的控制下控制半导体器件100。存储器控制器10被示出为被包括在主机20中，但是本发明构思的示例实施例不限于此，并且存储器控制器10可以不被包括在主机20中。主机20可以包括例如个人计算机(PC)、膝上型计算机、移动电话、智能电话、平板PC等中的至少一种。此外，主机20可以包括例如中央处理单元(CPU)、控制器、专用集成电路(ASIC)等中的至少一种。
存储器控制器10可以控制处理器2和半导体器件100之间的数据交换。存储器控制器10可以响应于处理器2的请求而将数据写入半导体器件100和/或从半导体器件100读取数据。具体地，存储器控制器10可以向半导体器件100提供时钟信号CLK、命令CMD和地址ADDR，并且可以与半导体器件100交换数据信号DQ。存储器控制器10可以包括执行操作的CPU、控制器、ASIC等中的至少一种。
半导体器件100可以包括存储器器件200和计算设备300。存储器器件200和计算设备300可以由存储器控制器10驱动。更具体地，存储器器件200可以由从存储器控制器10发送的时钟信号CLK、命令CMD和地址ADDR驱动。计算设备300可以由从存储器控制器10发送的数据信号DQ、命令CMD和地址ADDR驱动。存储器器件200可以响应于从存储器控制器10发送的命令CMD而向存储器控制器10提供数据信号DQ。然而，本发明构思的示例实施例不限于此。
图2是示出了根据一些示例实施例的电子设备的图。
参照图2，半导体器件100可以安装在存储器插槽SLT中。这里，存储器插槽SLT可以设置在主板MB上。此外，主机20可设置在主板MB上。主机20可通过主板MB电连接到存储器插槽SLT。例如，主机20和半导体器件100可以通过存储器插槽SLT和主板MB彼此电连接并且可以相互通信。存储器插槽SLT还可以或备选地被称为存储器插座。
半导体器件100可以包括彼此连接的存储器器件200和计算设备300。这里，存储器器件200和计算设备300可以彼此直接连接，并且可以彼此直接接触。例如，半导体器件100可以指一体地连接的存储器器件200和计算设备300。半导体器件100可以对应于一个半导体卡。
存储器器件200可以是或可以包括双列直插式存储器模块(DIMM)。存储器器件200可以包括多个存储器器件200a。这里，多个存储器器件200a可以布置在一行中并且可以彼此连接。
存储器器件200可以包括衬底201、寄存器时钟驱动器(RCD)202、多个存储器器件200a和连接引脚203。RCD 202、多个存储器器件200a和连接引脚203可以安装在衬底201上。此外，RCD 202、多个存储器器件200a和连接引脚203可以使用衬底201中包括的连接器件彼此电连接。衬底201可以包括由绝缘体(例如，塑料)制成或包括绝缘体的板，并且衬底201可以包括或支撑连接到RCD 202、多个存储器器件200a和连接引脚203的连接器件。
连接引脚203可以沿着衬底201的下部设置并且可以设置为使得其上表面被暴露。连接引脚203可以连接到计算设备300以将计算设备300电连接到存储器器件200。连接引脚203可以包括多个引脚。例如，连接引脚203可以包括数据引脚203a、命令/地址引脚203b等。连接引脚203中的每一个引脚可以设置在衬底201的不同位置处。例如，数据引脚203a可以设置在衬底201的下部的外侧部分上，而命令/地址引脚203b可以设置在衬底201的下部的内侧部分上。例如，数据引脚203a和命令/地址引脚203b可以从衬底201的下部的外侧顺序地布置。然而，本发明构思的示例实施例不限于此，并且数据引脚203a和命令/地址引脚203b的位置可以与以上描述不同。
RCD 202可以安装在衬底201上。RCD 202可以通过形成在衬底201上的线连接到存储器器件200a和连接引脚203。例如，RCD 202可以连接到命令/地址引脚203b。RCD 202可以不连接到数据引脚203a，但是本发明构思的示例实施例不限于此。
RCD 202可以通过命令/地址引脚203b从主机20接收各种信号。例如，RCD 202可以通过命令/地址引脚203b接收时钟信号CLK、命令CMD、地址ADDR等。RCD 202可以向多个存储器器件200a提供时钟信号CLK、命令CMD、地址ADDR等。这里，包括RCD 202的存储器器件200可以基于登记DIMM(RDIMM)来操作。
多个存储器器件200a可以设置在RCD 202的两侧上。多个存储器器件200a可以布置在一行中并且电连接到RCD 202。例如，存储器器件200a可以通过衬底201的连接线连接到RCD 202。此外，多个存储器器件200a可以连接到数据引脚203a。尽管在附图中省略了，但是用于接口连接数据信号DQ的解码器可以存在于多个存储器器件200a和数据引脚203a之间。例如，解码器可以根据DIMM协议对从数据引脚203a发送的数据信号DQ进行解码，并向存储器器件200a发送经解码的数据信号DQ。然而，本发明构思的示例实施例不限于此，并且存储器器件200a可以直接连接到数据引脚203a。
此外，存储器器件200a可以输出数据信号DQ并向数据引脚203a发送数据信号DQ。例如，存储器器件200a可以基于从RCD 202和命令/地址引脚203b接收的命令CMD和地址ADDR以及通过数据引脚203a接收的数据信号DQ来操作。
存储器器件200a可以包括各种存储器，例如动态随机存取存储器(DRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)、闪存等中的至少一种。此外，存储器器件200a中的每一个可以是相同类型的存储器，或者可以是不同类型的存储器。例如，存储器器件200a中的一个或多个可以是DRAM设备，而存储器器件200a中的另一个或多个可以是PRAM设备；然而，示例实施例不限于此。如本文所使用的，将在假设存储器器件200a是DRAM设备的情况下进行描述。
计算设备300可以连接或直接连接到存储器器件200。例如，计算设备300可以直接连接到存储器器件200的连接引脚203。计算设备300可以通过连接引脚203与存储器器件200交换数据。当计算设备300和存储器器件200通过连接引脚203交换数据时，半导体器件100可以整体地操作。
计算设备300可以包括衬底301、计算单元310、控制器320、连接引脚330、复用器340、命令/地址接收器350等。计算单元310、控制器320、连接引脚330、复用器340和命令/地址接收器350可以安装在衬底301上。此外，计算单元310、控制器320、连接引脚330、复用器340和命令/地址接收器350可以使用衬底301中包括的连接器件彼此电连接。衬底301可以包括由绝缘体(例如，塑料)制成或包括绝缘体的板，并且衬底301可以包括或支撑连接到计算单元310、控制器320、连接引脚330、复用器340和命令/地址接收器350的连接器件。
连接引脚330可以沿着衬底301的下部设置。连接引脚330可以连接到存储器插槽SLT以将计算设备300电连接到主机20。连接引脚330可以包括多个引脚。例如，连接引脚330可以包括数据引脚331、命令/地址引脚332等。连接引脚330中的每一个引脚可以设置在衬底301的不同位置处。例如，数据引脚331可以设置在衬底301的下部的外侧部分上，而命令/地址引脚332可以设置在衬底301的下部的内侧部分上。例如，数据引脚331和命令/地址引脚332可以从衬底301的下部的外侧顺序地布置。然而，本发明构思的示例实施例不限于此，并且数据引脚331和命令/地址引脚332的位置可以与以上描述不同。
计算单元310可以安装在衬底301的中央部分上；例如，计算单元310的中心可以与衬底301的中心对齐。计算单元310可以连接到控制器320、复用器340、命令/地址接收器350和连接引脚330，并且可以处理所接收的信号以输出经处理的信号。计算单元310可以是或可以包括加速器。例如，计算单元310可以是或者可以包括根据特定方法编程的现场可编程门阵列(FPGA)。计算单元310可以在控制器320的控制下处理所接收的数据并且可以将经处理的数据输出给主机20。
命令/地址接收器350可以接收从主机20发送的命令CMD和地址ADDR。命令CMD可以在地址ADDR之前、之后接收或与地址ADDR同时接收。命令/地址接收器350可以连接到命令/地址引脚332。命令/地址接收器350可以通过命令/地址引脚332接收命令CMD和地址ADDR。例如，命令/地址接收器350可以监视发送给存储器器件200的命令CMD和地址ADDR。命令/地址接收器350可以基于所接收的命令CMD和地址ADDR生成指令INS，并且可以向计算单元310提供所生成的指令INS。以下将对此进行详细描述。
复用器340可以沿着衬底301的上部设置。复用器340可以连接连接引脚330和连接引脚203。例如，半导体器件100可以通过复用器340、连接引脚330和连接引脚203电连接到主机20。例如，计算设备300的数据引脚331可以通过复用器340连接到存储器器件200的数据引脚203a。计算设备300的命令/地址引脚332可以通过复用器340连接到存储器器件200的命令/地址引脚203b。尽管在附图中省略了，但是计算设备300可以包括被配置为对所接收的信号进行接口并连接到连接引脚330的解码器。
图3是根据一些示例实施例的存储器器件的框图。
参照图3，存储器器件200a中的每一个包括控制逻辑210、地址寄存器220、存储体控制逻辑230、行地址复用器240、刷新地址生成器245、列地址锁存器250、行解码器260、列解码器270、读出放大器单元285、输入/输出(I/O)选通电路290、存储器单元阵列MCA、纠错码(ECC)引擎400和数据I/O缓冲器295。
存储器单元阵列MCA可以包括用于存储数据的多个存储器单元MC。具体地，存储器单元阵列MCA可以包括多个存储体，例如第一存储体阵列BA1至第八存储体阵列BA8。第一存储体阵列BA1至第八存储体阵列BA8中的每一个可以包括多条字线WL、多条位线BTL以及形成在字线WL和位线BTL之间的交点处的多个存储器单元MC。字线WL的数量可以等于、多于、或少于位线BTL的数量。字线WL可以被称为行线，和/或位线BTL可以被称为列线；然而，示例实施例不限于此。
多个存储器单元MC可以包括第一存储体阵列BA1至第八存储体阵列BA8。存储器器件200a在图3中被示出为包括八个存储体阵列BA1至BA8，但不限于此，并且可以包括任何数量的存储体阵列，例如多于八个或少于八个。
控制逻辑210可以控制存储器器件200a的操作。例如，控制逻辑210可以生成控制信号以执行向存储器器件200a写入数据和/或从存储器器件200a读取数据的操作。控制逻辑210可以包括被配置为对从存储器控制器10接收的命令CMD进行解码的命令解码器211和用于设置存储器器件200a的操作模式的模式寄存器212。
例如，命令解码器211可以通过对写使能信号/WE、行地址选通信号/RAS、列地址选通信号/CAS、芯片选择信号/CS等进行解码来生成与命令CMD相对应的控制信号。控制逻辑210还可以接收时钟信号CLK和时钟使能信号，以便以同步方式驱动存储器器件200a。
此外，控制逻辑210可以响应于刷新命令而控制刷新地址生成器245以生成刷新行地址REF_ADDR。
地址寄存器220可以从存储器控制器10接收地址ADDR。例如，地址寄存器220可以接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220将所接收的存储体地址BANK_ADDR提供给存储体控制逻辑230，可以将所接收的行地址ROW_ADDR提供给行地址复用器240，并且可以将所接收的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230可以响应于从地址寄存器220接收的存储体地址BANK_ADDR而生成存储体控制信号。可以响应于存储体控制信号而激活第一存储体行解码器260a至第八存储体行解码器260h中与存储体地址BANK_ADDR相对应的存储体行解码器，并且可以响应于存储体控制信号而激活第一存储体列解码器270a至第八存储体列解码器270h中与存储体地址BANK_ADDR相对应的存储体列解码器。
行地址复用器240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新地址生成器245接收刷新地址REF_ADDR。行地址复用器240可以选择性地将从地址寄存器220接收的行地址ROW_ADDR和/或从刷新地址生成器245接收的刷新行地址REF_ADDR输出为行地址RA。可以将从行地址复用器240输出的行地址RA应用于第一存储体行解码器260a至第八存储体行解码器260h中的每一个。
刷新地址生成器245可以生成用于刷新存储器单元的刷新行地址REF_ADDR。刷新地址生成器245可以向行地址复用器240提供刷新行地址REF_ADDR。因此，设置在与刷新行地址REF_ADDR相对应的字线中的存储器单元可以被刷新。例如，存储器单元中存储的比特可以被读取和重写入到存储器单元中。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且临时存储所接收的列地址COL_ADDR。此外，列地址锁存器250可以逐渐增加以突发模式接收的列地址COL_ADDR。列地址锁存器250可以将临时存储或逐渐增加的列地址COL_ADDR应用于第一存储体列解码器270a至第八存储体列解码器270h中的每一个。
行解码器260可以包括分别连接到第一存储体阵列BA1至第八存储体阵列BA8的第一存储体行解码器260a至第八存储体行解码器260h。列解码器270可以包括分别连接到第一存储体阵列BA1至第八存储体阵列BA8的第一存储体列解码器270a至第八存储体列解码器270h。读出放大器单元285可以包括分别连接到第一存储体阵列BA1至第八存储体阵列BA8的第一存储体读出放大器285a至第八存储体读出放大器285h。读出放大器单元285可以包括一对交叉耦接的反相器；然而，示例实施例不限于此。
第一存储体行解码器260a至第八存储体行解码器260h中由存储体控制逻辑230激活的存储体行解码器可以对从行地址复用器240输出的行地址RA进行解码，并且激活与行地址RA相对应的字线。例如，所激活的存储体行解码器可以将字线驱动电压施加到与行地址RA相对应的字线。
第一存储体列解码器270a至第八存储体列解码器270h中由存储体控制逻辑230激活的的存储体列解码器可以通过I/0选通电路290激活存储体读出放大器285a至285h中与存储体地址BANK_ADDR和列地址COL_ADDR相对应的存储体读出放大器。
I/O选通电路290可以包括用于选通输入/输出数据的电路，且还包括输入数据屏蔽逻辑、用于存储从第一存储体阵列RA1至第八存储体阵列BA8输出的数据的读数据锁存器、以及用于向第一存储体阵列RA1至第八存储体阵列BA8写入数据的写入驱动器。
要从第一存储体阵列RA1到第八存储体阵列BA8中的一个存储体阵列读取的码字CW可以由存储体读出放大器285a至285h中与该一个存储体阵列相对应的存储体读出放大器来读出并存储在读数据锁存器中。ECC引擎400可以对读数据锁存器中存储的码字CW执行ECC解码。当在码字CW的数据中检测到错误时，ECC引擎400可以通过数据I/O缓冲器295将经校正的数据信号DQ提供给存储器控制器10。
要写入第一存储体阵列RA1至第八存储体阵列BA8中的一个存储体阵列的数据信号DQ可以被提供给ECC引擎400，ECC引擎400可以基于数据信号DQ生成奇偶校验位并将数据信号DQ和奇偶校验位提供给I/O选通电路290，并且I/O选通电路290可以通过写入驱动器将数据信号DQ和奇偶校验位写入该一个存储体阵列的子页中。
数据I/O缓冲器295可以在写入操作中基于从存储器控制器10提供的时钟信号CLK将数据信号DQ提供给ECC引擎400，并且可以在读取操作中将从ECC引擎400提供的数据信号DQ提供给存储器控制器10。
这里，数据信号DQ可以通过数据引脚203a从主机20发送到存储器器件200a，并且命令CMD和地址ADDR可以通过命令/地址引脚203b从主机20发送到存储器器件200a。更具体地，命令CMD和地址ADDR可以通过命令/地址引脚203b发送到RCD 202，并且RCD 202可以将命令CMD和地址ADDR发送到存储器器件200a。
可以存在其他组件，例如冗余阵列(未示出)。冗余阵列可以包括冗余单元以及冗余位线和冗余字线。冗余阵列可以被编程以替换第一存储体阵列中有缺陷的单元。例如，可以在制造DRAM 200a之后对冗余阵列进行编程。然而，示例实施例不限于此。
图4是根据一些示例实施例的电子设备的框图。
参照图1至图4，电子设备可以包括数据接口DQ IF和命令/地址接口CA IF。数据接口DQ IF和命令/地址接口CA IF可以在存储器控制器10和半导体器件100之间交换数据。即，主机20和半导体器件100之间交换的数据可以由数据接口DQ IF和命令/地址接口CA IF进行接口。数据接口DQ IF和命令/地址接口CA IF可以连接主机20、存储器器件200和计算设备300。
数据接口DQ IF可以包括数据引脚331、数据引脚203a和解码器206a等。这里，数据引脚331可以被包括在计算设备300中，并且数据引脚203a和解码器206a可以被包括在存储器器件200中。然而，本发明构思的示例实施例不限于此，并且被配置为对数据信号DQ进行解码的解码器206a可以被包括在计算设备300中。
数据接口DQ IF的数据引脚331、数据引脚203a和解码器206a可以发送和接收数据信号DQ。即，数据引脚331、数据引脚203a和解码器206a可以将从主机20接收的数据信号DQ发送给存储器器件200a。此外，数据引脚331、数据引脚203a和解码器206a可以将从存储器器件200a接收的数据信号DQ发送给主机20或存储器控制器10。这里，解码器206a可以根据存储器协议(例如，双数据速率(DDR)协议或DIMM协议)对数据信号DQ进行解码。例如，数据信号DQ可以是根据存储器协议接口的信号。然而，本发明构思的示例实施例不限于此，并且可以以另一种方式对数据信号DQ进行解码。
命令/地址接口CA IF可以包括命令/地址引脚332、命令/地址引脚203b、解码器206b、解码器206c等。这里，命令/地址引脚332和解码器206c可以被包括在计算设备300中，并且命令/地址引脚203b和解码器206b可以被包括在存储器器件200中。然而，本发明构思的示例实施例不限于此。
命令/地址接口CA IF的命令/地址引脚332、命令/地址引脚203b、解码器206b和解码器206c可以发送命令CMD和地址ADDR。例如，命令/地址引脚332、命令/地址引脚203b和解码器206b可以将从主机20接收的命令CMD和地址ADDR发送给存储器器件200的RCD 202。被发送给RCD 202的命令CMD和地址ADDR可以已经被解码器206b解码。这里，解码器206b可以根据存储器协议(例如，DDR协议或DIMM协议)对命令CMD和地址ADDR进行解码。然而，本发明构思的示例实施例不限于此，并且可以以另一种方式对地址ADDR和命令CMD进行解码。
例如，命令/地址引脚332和解码器206c可以将命令CMD和地址ADDR发送给命令/地址接收器350。被发送给命令/地址接收器350的命令CMD和地址ADDR可以已经被解码器206c解码。这里，解码器206c可以根据存储器协议(例如，DDR协议和/或DIMM协议)对命令CMD和地址ADDR进行解码。然而，本发明构思的示例实施例不限于此，并且可以以另一种方式对地址ADDR和命令CMD进行解码。备选地或附加地，命令CMD和地址ADDR可以被同时发送给RCD202和命令/地址接收器350。例如，相同的命令CMD和地址ADDR可以被发送给RCD 202和命令/地址接收器350。
存储器器件200a可以从解码器206a接收数据信号DQ，并且可以从RCD 202接收命令CMD和地址ADDR。如上所述，存储器器件200a可以基于命令CMD和地址ADDR来存储数据信号DQ。
命令/地址接收器350可以从解码器206c接收命令CMD和地址ADDR。命令/地址接收器350可以响应于所接收的命令CMD和地址ADDR而输出指令INS。命令/地址接收器350可以将从命令/地址接收器350输出的指令INS发送给计算单元310。计算单元310可以基于所接收的指令INS执行计算。例如，计算单元310可以使用基于通过命令/地址接口CA IF接收的命令CMD和地址ADDR生成的指令INS来执行计算。在下文中，将更详细地描述命令/地址接收器350和计算单元310。
图5是对应于图4的区域R1的半导体器件的框图。图6是用于描述图5的半导体器件的操作的流程图。
参照图5和图6，命令/地址接收器350可以包括地址寄存器351、地址计算器352和指令生成器353。命令/地址接收器350可以从解码器206c接收命令CMD和地址ADDR(S600)。
地址寄存器351可以从解码器206c接收地址ADDR。地址寄存器351可以使用地址ADDR来生成行地址RADDR和列地址CADR。例如，地址寄存器351可以输出地址ADDR中包括的行地址RADDR和列地址CADR。例如，地址ADDR可以是行地址RADDR和列地址CADDR的组合。这里，本发明构思的示例实施例不限于此，并且地址ADDR可以包括存储体地址。
地址计算器352可以从地址寄存器351接收行地址RADDR和列地址CADR，并且可以从解码器206c接收命令CMD。地址计算器352可以基于所接收的命令CMD、行地址RADDR和列地址CADR来确定对应的地址ADDR是否用于写入操作(S602)。例如，当命令CMD为写入命令时，地址ADDR可以用于写入操作，而当命令CMD为读取命令时，地址ADDR可以用于读取操作。
当地址ADDR用于写入操作时(S602-Y)，地址计算器352可以将地址ADDR’提供给指令生成器353(S603)。例如，当命令CMD是写入命令时，地址计算器352可以基于行地址RADDR和列地址CADDR生成地址ADDR’。地址ADDR’可以与由地址寄存器351提供的地址ADDR相同，但是本发明构思的示例实施例不限于此。除了行地址RADDR和列地址CADR之外，地址ADDR还可以包括存储体地址。当地址ADDR不是用于写入操作时(S602-N)，地址计算器352可以不将地址ADDR’提供给指令生成器353。
指令生成器353可以从地址计算器352接收地址ADDR’。例如，指令生成器353可以从地址计算器352接收多个地址ADDR’。这里，多个地址ADDR’可以是从地址寄存器351和地址计算器352发送的地址。
指令生成器353可以确定从地址计算器352接收的地址ADDR’的数量是否大于2(S604)。例如，指令生成器353可以确定从地址计算器352接收的地址ADDR’的数量是否大于或等于3。例如，当从地址计算器352接收的地址ADDR’的数量小于或等于2时(S604-N)，指令生成器353可以再次执行上述操作。例如，当从地址计算器352接收的地址ADDR’的数量大于或等于3时(S604-Y)，指令生成器353可以基于所接收的地址ADDR’生成指令INS(S605)。例如，指令生成器353可以组合多个地址ADDR’以生成指令INS。例如，指令生成器353可以组合三个地址ADDR’以生成一个指令INS。例如，命令/地址接收器350可以基于通过命令/地址接口CA IF接收的命令CMD和地址ADDR来生成并输出指令INS。例如，指令INS可以在不通过数据接口DQ IF或存储器器件200a来发送的情况下被发送给计算单元310。计算单元310可以基于所接收的指令INS执行计算。
图7是用于描述图4的半导体器件的操作的时序图。图8和图9是用于描述图4的半导体器件的图。
参照图3至图7，命令CMD和地址ADDR可以通过命令/地址接口CA IF被发送给存储器器件200a和命令/地址接收器350，并且数据信号DQ可以通过数据接口DQ IF被发送给存储器器件200a。即，命令/地址接收器350可以监视被发送给存储器器件200a的命令CMD和地址ADDR。
命令CMD可以包括写使能信号/WE、行地址选通信号/RAS、列地址选通信号/CAS、芯片选择信号/CS等。存储器器件200a可以根据上述信号的组合进行操作。
写使能信号/WE、行地址选通信号/RAS、列地址选通信号CAS和芯片选择信号/CS中的每一个被示出为低电平有效信号；然而，示例实施例不限于此，并且上述信号中的任何一个或多于一个可以是高电平有效信号。
在第一时间t1，写使能信号/WE、行地址选通信号/RAS、列地址选通信号/CAS和芯片选择信号/CS可以都处于高电平状态。在第二时间t2，芯片选择信号/CS和行地址选通信号/RAS可以处于低电平状态，并且行地址RADDR可以被发送给行解码器260。因此，字线驱动电压可以被施加到与行地址RADDR相对应的字线。
在第三时间t3，芯片选择信号/CS和行地址选通信号/RAS可以再次处于高电平状态。此外，在第四时间t4，芯片选择信号/CS、写使能信号/WE和列地址选通信号/CAS可以处于低电平状态，并且列地址CADR可以被发送给列解码器270。因此，伪数据信号DQD可以被写入所选择的存储器单元阵列MCA。这里，伪数据信号DQD可以是从主机20随机提供/由主机20随机生成的数据。例如，由于包括行地址RADDR和列地址CADR的地址ADDR用于生成被提供给计算单元310的指令INS，所以可以随机地提供伪数据信号DQD，例如，可以是例如由随机数生成器(RNG)电路(未示出)生成的随机字符串。
参照图5和图8，从地址计算器352输出的地址ADDR’可以包括第一地址ADDR1、第二地址ADDR2和第三地址ADDR3。例如，第一地址ADDR1、第二地址ADDR2和第三地址ADDR3可以都被发送给指令生成器353。第一地址ADDR1、第二地址ADDR2和第三地址ADDR3可以均具有28个比特。然而，本发明构思的示例实施例不限于此，并且第一地址ADDR1、第二地址ADDR2和第三地址ADDR3可以均具有多于或少于28个比特，例如34个比特。然而，可以仅使用第一地址ADDR1、第二地址ADDR2和第三地址ADDR3的一部分来生成指令INS。
第一地址ADDR1可以包括行地址RADDR1、存储体地址BADDR1和列地址CADDR1，第二地址ADDR2可以包括行地址RADDR2、存储体地址BADDR2和列地址CADR2，以及第三地址ADDR3可以包括行地址RADDR3、存储体地址BADDR3和列地址CADDR3。
当第一地址ADDR1、第二地址ADDR2和第三地址ADDR3被发送给指令生成器353时，指令生成器353可以基于第一地址ADDR1、第二地址ADDR2和第三地址ADDR3来生成指令INS。这里，指令INS可以通过组合(例如，级联)第一地址ADDR1、第二地址ADDR2和第三地址ADDR3来形成。因此，指令INS可以具有84个比特。然而，本发明构思的示例实施例不限于此。因此，所生成的指令INS可以被发送给计算单元310，并且计算单元310可以基于指令INS执行计算。
参照图3至图6和图9，可以针对每个刷新行地址生成周期TREFI生成刷新行地址REF_ADDR。例如，刷新地址生成器245可以生成刷新行地址REF_ADDR，并且因此，可以刷新存储器单元阵列MCA。刷新行地址生成周期TREFI可以是或可以对应于从第一时间t11到第三时间t13的时间间隔，并且在对应的时间间隔期间可以生成一次刷新行地址REF_ADDR。例如，刷新行地址REF_ADDR可以在从第一时间t11到第二时间t12的时间间隔期间生成，并且可以在从第三时间t13到第四时间t14的时间间隔期间生成。
指令INS可以在不受限于(例如可以独立于)刷新行地址生成周期TREFI的情况下生成。例如，命令/地址接收器350可以生成并输出多个指令INS1至INSn。备选地或附加地，主机20可以将多个地址ADDR发送给半导体器件100，并且多个指令INS1至INSn可以基于多个地址ADDR来生成。多个指令INS1至INSn不依赖于刷新行地址生成周期TREFI。例如，即使在刷新行地址生成周期TREFI期间生成刷新行地址REF_ADDR一次，在刷新行地址生成周期TREFI期间也可以生成多个指令INS1至INSn多次。例如，由于地址ADDR和命令CMD通过命令/地址接口CA IF被发送给命令/地址接收器350并且命令/地址接收器350生成指令INS，因此指令INS可以被发送给计算单元310而不受限于(例如可以独立于)存储器器件200a的操作。因此，可以改进计算单元310的性能。例如，可以进一步改进包括命令/地址接收器350的半导体器件100的性能。
在下文中，将参照图10来描述根据一些示例实施例的电子设备。
图10是根据一些示例实施例的电子设备的框图。为了便于描述，这里将简要描述或省略图10中与上面参照图1至图9描述的那些相同的部分。
参照图10，计算单元310可以从存储器器件200a接收数据信号DQ。这里，数据信号DQ可以是或者可以包括通过读取存储器器件200a中存储的数据而获得的信号。然而，当指令INS被发送给存储器器件200a时，数据信号DQ可以与写入存储器器件200a的伪数据信号DQD不同。例如，被发送给计算单元310的数据信号DQ可以是根据在与对应于指令INS的命令CMD地址ADDR不同的时序发送的命令CMD和地址ADDR来写入的信号。
计算单元310可以基于所接收的指令INS和数据信号DQ生成响应信号RES。例如，计算单元310可以基于指令INS和数据信号I)Q执行计算。计算单元310可以响应于指令INS和数据信号DQ而输出响应信号RES。响应信号RES可以被发送给存储器器件200a，并且可以通过数据接口DQ IF被发送给存储器控制器10。例如，指令INS可以通过命令/地址接口CA IF接收，而响应信号RES可以通过数据接口DQ IF接收。此外，主机20可以接收响应于命令CMD、地址ADDR和数据信号DQ的响应信号RES。然而，本发明构思的示例实施例不限于此。
在下文中，将参照图11来描述根据一些其他示例实施例的电子设备1。
图11是根据一些示例实施例的电子设备的框图。为了便于描述，这里将简要描述或省略图11中与上面参照图1至图10描述的那些相同的部分。
参照图11，计算设备300可以包括复用器340。复用器340可以连接解码器206a和存储器器件200a，并且可以连接计算单元310和存储器器件200a。在附图中，复用器340被示出为两个，但不限于此，并且可以被实现为一个或多于两个。
复用器340可以将从解码器206a输出的数据信号DQ发送给存储器器件200a，并将从存储器器件200a输出的数据信号DQ发送给解码器206a。此外，复用器340可以将从存储器器件200a输出的响应信号RES发送给解码器206a。例如，复用器340可以连接存储器器件200a和计算单元310以选择性地发送和接收数据。
此外，复用器340可以将从存储器器件200a输出的数据信号DQ发送给计算单元310，并将从计算单元310输出的响应信号RES发送给存储器器件200a。复用器340可以连接存储器器件200a和计算单元310并且选择性地发送和接收数据。
在下文中，将参照图12来描述根据一些其他示例实施例的电子设备1。
图12是用于描述根据一些示例实施例的电子设备的图。为了便于描述，这里将简要描述或省略图12中与上面参照图1至图11描述的那些相同的部分。
参照图12，半导体器件100’可以包括存储器器件200’和连接到存储器器件200’的计算设备300。存储器器件200’可以包括缓冲器204。缓冲器204可以设置在衬底201上以与每个存储器器件200a相对应。例如，缓冲器204的数量可以等于存储器器件200a的数量。缓冲器204可以连接到每个存储器器件200a。此外，缓冲器204可以连接到RCD 202并可以从RCD 202接收多个信号。
缓冲器204可以连接到数据引脚203a并可以通过数据引脚203a从主机20接收数据信号DQ，并且可以缓冲所接收的数据信号DQ并将所缓冲的数据信号DQ发送给存储器器件200a。因此，可以减少存储器器件200a的电负载。存储器器件200’可以被称为负载减少的DIMM(LRDIMM)。
在下文中，将参照图13来描述根据一些其他示例实施例的电子设备。
图13是示出了根据一些示例实施例的电子设备的图。为了便于描述，这里将简要描述或省略图13中与上面参照图1至图12描述的那些相同的部分。
参照图13，半导体器件100”可以包括存储器器件200”和连接到存储器器件200”的计算设备300。存储器器件200”可以包括非易失性存储器205。非易失性存储器205可以连接到RCD 202。然而，本发明构思的示例实施例不限于此，并且非易失性存储器205可以连接到每个存储器器件200a。
非易失性存储器205可以存储从主机20或存储器器件200a发送的数据。存储器器件200a可以是易失性存储器，但是可以保持非易失性存储器205中存储的数据。例如，当存储器器件200”包括非易失性存储器205时，即使被施加到存储器器件200”的电力被关闭，数据也可以被存储和保持在非易失性存储器205中。
在下文中，将参照图14和图15来描述根据一些其他示例实施例的电子设备。
图14是用于描述根据一些示例实施例的电子设备的图。图15是图14的电子设备的框图。为了便于描述，这里将简要描述或省略图14和图15中与上面参照图1至图11描述的那些相同的部分。
参照图14，半导体器件100”’可以包括存储器器件200”’。例如，参照图1至图11描述的半导体器件100可以包括计算设备300，但是参照图14描述的半导体器件100”’可以不包括计算设备300。存储器器件200”’可以包括衬底201、RCD 202、连接引脚203、存储器器件200a、计算单元310、控制器320和命令/地址接收器350。计算单元310、控制器320和命令/地址接收器350可以安装在其上设置有存储器器件200a的衬底201上，而不是设置在另一衬底上。存储器器件200a可以安装在衬底201的一侧上，并且计算单元310、控制器320和命令/地址接收器350可以安装在衬底201的另一侧上。存储器器件200a、计算单元310和命令/地址接收器350可以都通过连接到RCD 202来操作。
参照图14和图15，数据接口DQ IF可以包括数据引脚203a和解码器206a，并且命令/地址接口CA IF可以包括命令/地址引脚203b和解码器206b。存储器器件200a可以接收通过数据接口DQ IF和命令/地址接口CA IF发送的信号，并且命令/地址接收器350可以接收通过命令/地址接口CA IF发送的信号。在这种情况下，数据接口DQ IF和命令/地址接口CA IF二者可以由存储器器件200”’来实现。然而，本发明构思的示例实施例不限于此。
如上所公开的示例实施例不一定是相互排斥的。例如，一些示例实施例可以包括参照一个或多个附图公开的一些特征，并且还可以包括参照一个或多个其他附图公开的其他特征。
上面公开的任何元件和/或功能块可以包括处理电路或在处理电路中实现，处理电路是例如包括逻辑电路的硬件；诸如执行软件的处理器的硬件/软件组合；或二者的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。处理电路可以包括电子元件，例如晶体管、电阻器、电容器等中的至少一种。处理电路可以包括电子元件，例如包括AND门、OR门、NAND门、NOT门等中的至少一种的逻辑门。
尽管上面已经参照附图描述了本发明构思的示例实施例，但是本发明构思不限于此并且可以按不同形式来体现。本领域普通技术人员将理解，在不脱离本发明构思的技术精神或实质特征的情况下，本发明构思可以以其他特定形式实现。因此，本文阐述的示例实施例应该被视为仅为示例而非为了限制的目的。

Claims (20)

1.一种半导体器件，包括：
数据引脚，被配置为发送数据信号；
命令/地址引脚，被配置为发送命令和地址；
命令/地址接收器电路，连接到所述命令/地址引脚；以及
处理器，连接到所述命令/地址接收器电路，
其中，所述命令/地址接收器电路被配置为接收通过所述命令/地址引脚从外部接收的第一命令和第一地址，并且所述命令/地址接收器电路被配置为基于所述第一命令和所述第一地址生成第一指令，以及
所述处理器被配置为接收所述第一指令并基于所述第一指令执行计算。
2.根据权利要求1所述的半导体器件，还包括：
存储器器件，连接到所述数据引脚和所述命令/地址引脚，并被配置为通过所述数据引脚接收所述数据信号、通过所述命令/地址引脚接收所述命令、通过所述命令/地址引脚接收所述地址、以及基于所述命令和所述地址存储所述数据信号。
3.根据权利要求2所述的半导体器件，其中，
所述存储器器件被配置为将所存储的数据信号提供给所述处理器，并且
所述处理器被配置为对所述数据信号执行计算以输出响应信号，所述计算基于所述第一指令。
4.根据权利要求3所述的半导体器件，其中，所述存储器器件被配置为接收所述响应信号。
5.根据权利要求2所述的半导体器件，其中，所述存储器器件被配置为通过所述命令/地址引脚接收所述第一命令并通过所述命令/地址引脚接收所述第一地址，所述存储器器件被配置为通过所述数据引脚接收伪数据信号，并且被配置为基于所述第一命令和所述第一地址存储所述伪数据信号。
6.根据权利要求2所述的半导体器件，其中，所述存储器器件包括双列直插式存储器模块DIMM。
7.根据权利要求2所述的半导体器件，还包括：
复用器，被配置为连接所述存储器器件和所述处理器，并且被配置为将所存储的数据信号提供给所述处理器。
8.根据权利要求2所述的半导体器件，其中
所述存储器器件被配置为在刷新地址生成周期期间生成刷新地址一次，并且
所述命令/地址接收器电路被配置为在所述刷新地址生成周期期间通过所述命令/地址引脚从外部接收多个指令。
9.根据权利要求1的半导体器件，其中，所述命令/地址接收器电路直接连接到所述命令/地址引脚。
10.根据权利要求1的半导体器件，其中，所述第一命令包括写入命令。
11.根据权利要求1所述的半导体器件，其中，所述命令/地址接收器电路被配置为接收与所述第一地址不同的第二地址和第三地址，所述第二地址和所述第三地址是通过所述命令/地址引脚从外部接收的，所述命令/地址接收器电路被配置为基于所述第一命令和所述第二地址生成第二指令，并且被配置为基于所述第一命令和所述第三地址生成第三指令。
12.根据权利要求11所述的半导体器件，其中
所述命令/地址接收器电路被配置为基于所述第一指令至所述第三指令生成计算指令，并且
所述处理器被配置为接收所述计算指令并执行所述计算。
13.根据权利要求1所述的半导体器件，其中，所述命令/地址接收器电路被配置为响应于所述第一命令是写入命令而生成所述第一指令，并且被配置为响应于所述第一命令不是写入命令而不生成所述第一指令。
14.一种半导体器件，包括：
计算设备电路；以及
存储器器件，连接到所述计算设备电路，
其中，所述计算设备电路包括：第一数据引脚，被配置为从外部接收数据信号；第一接口电路，被配置为接收来自外部的命令和来自外部的地址并对所接收的命令和地址进行解码；命令/地址接收器电路，被配置为从所述第一接口电路接收经解码的命令和地址并基于经解码的命令和地址生成第一指令；以及处理器，被配置为接收所生成的第一指令并基于所述第一指令执行计算，并且
所述存储器器件包括：第二接口电路，连接到所述第一数据引脚，并被配置为从所述第一数据引脚接收所述数据信号并对所接收的数据信号进行解码；命令/地址引脚，被配置为从所述第一接口电路接收所述命令和从所述第一接口电路接收所述地址；以及存储器模块，被配置为从所述第二接口电路接收经解码的数据信号并基于所述命令和所述地址存储所接收的数据信号。
15.根据权利要求14所述的半导体器件，其中，由所述命令/地址接收器电路接收的所述命令包括写入命令。
16.根据权利要求14所述的半导体器件，其中，所述存储器器件包括双列直插式存储器模块DIMM。
17.根据权利要求14所述的半导体器件，其中，所述数据信号是伪数据信号。
18.一种电子设备，包括：
主机；以及
半导体器件，通过存储器插槽连接到所述主机，
其中，所述半导体器件包括：数据引脚，被配置为发送来自所述主机的数据信号；命令/地址引脚，被配置为发送来自所述主机的命令和来自所述主机的地址；存储器器件，连接到所述数据引脚和所述命令/地址引脚并被配置为接收所述数据信号、所述命令和所述地址；命令/地址接收器电路，连接到所述命令/地址引脚；以及处理器，连接到所述命令/地址接收器电路，
所述命令/地址接收器电路被配置为通过所述命令/地址引脚从所述主机接收所述地址并基于所述地址生成指令，并且
所述处理器被配置为响应于所述指令而输出响应信号并向所述主机发送所述响应信号。
19.根据权利要求18所述的电子设备，其中
所述存储器器件被配置为在刷新地址生成周期期间生成刷新地址，并且
所述主机被配置为与所述刷新地址生成周期无关地提供所述地址。
20.根据权利要求18所述的电子设备，其中，所述存储器器件被配置为向所述主机发送所述响应信号。
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