CN111627487A - 占据面积减少的熔丝电路 - Google Patents

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Abstract

本申请案涉及占据面积减少的熔丝电路。存储器装置包含可经由多个存储器地址存取的存储器库。所述存储器装置进一步包含熔丝阵列，所述熔丝阵列包含多个熔丝库。所述多个熔丝库的熔丝库包含熔丝电路，所述熔丝电路包含具有第一输入电路的熔丝锁存器。实施所述熔丝锁存器以存储在所述第一输入电路接收的第一存储器地址的第一位。所述熔丝电路还包含耦合到所述第一输入电路的匹配电路。实施所述匹配电路以在所述第一输入电路接收第二存储器地址的第一位且在输出电路至少部分基于所述第一存储器地址的所述第一位和所述第二存储器地址的所述第一位输出比较结果。

Description

占据面积减少的熔丝电路
技术领域
本发明涉及用于存储器装置的电路，且更具体来说，涉及存储器装置中的经改进熔丝电路。
背景技术
为了改进存储器装置的良率，存储器装置可经设计以包含若干冗余结构，其可用于“修复”存储器装置的受损及/或无效存储器地址。例如，在其它电路中，冗余结构可包含一组冗余存储器地址及熔丝阵列以及其它电路。因此，如果存储器地址经识别为是无效的，那么存储器装置可用使用所述组冗余存储器地址的替代性存储器地址来替换使用所述无效存储器地址。更具体来说，在识别所述无效存储器地址之后，熔丝阵列可经编程以存储(例如，锁存)无效存储器地址。随后，如果存取存储器的命令包含与熔丝阵列中锁存的无效存储器地址匹配的存储器地址，那么可实施存储器装置以重新引导存取所述组冗余存储器内的替代性存储器地址的命令。此外，在一些情况中，为了改进存储器装置的冗余，存储器装置可包含更大数量的冗余结构，例如额外熔丝阵列。然而，增加存储器装置中的冗余结构数量可增加由存储器装置消耗的面积，此可降低效率及/或可增加存储器装置的功耗。
发明内容
本发明的一方面提供一种存储器装置，其包括：存储器库，其可经由多个存储器地址存取；及熔丝阵列，其包括多个熔丝库，其中所述多个熔丝库的第一熔丝库包括第一熔丝电路，其中所述第一熔丝电路包括：第一熔丝锁存器，其包括第一输入电路，其中所述第一熔丝锁存器经配置以存储在所述第一输入电路接收的所述多个存储器地址的第一存储器地址的第一位；及第一匹配电路，其经通信耦合到所述第一输入电路，其中所述第一匹配电路经配置以：在所述第一输入电路接收所述多个存储器地址的第二存储器地址的第一位；及至少部分基于所述第一存储器地址的所述第一位和所述第二存储器地址的所述第一位在所述第一匹配电路的输出电路输出第一比较结果。
本发明的另一方面提供一种方法，其包括：在第一输入电路接收存储器装置的多个存储器地址的第一存储器地址的第一位；在通信耦合到所述第一输入电路的第一熔丝锁存器锁存所述第一存储器地址的所述第一位；在所述第一输入电路接收所述多个存储器地址的第二存储器地址的第一位；至少部分基于所述第一存储器地址的所述第一位和所述第二存储器地址的所述第二位在通信耦合到所述第一输入电路的第一匹配电路确定第一比较结果，其中所述第一匹配电路经配置以从所述第一熔丝锁存器接收所述第一存储器地址的所述第一位；及在所述第一匹配电路的输出电路输出所述第一比较结果。
本发明的另一方面提供一种系统，其包括：第一熔丝锁存器，其包括第一输入电路，其中所述第一熔丝锁存器经配置以存储在所述第一输入电路接收的存储器库的多个存储器地址的第一存储器地址的第一位，其中所述第一存储器地址包括所述存储器库的无效存储器地址；及第一匹配电路，其经通信耦合到所述第一输入电路，其中所述第一匹配电路经配置以：在所述第一输入电路接收所述多个存储器地址的第二存储器地址的第一位；及至少部分基于所述第一存储器地址的所述第一位和所述第二存储器地址的所述第一位的比较在所述第一匹配电路的输出电路输出第一比较结果。
附图说明
可在阅读下列具体实施方式之后且在参考附图之后更好地理解本发明的各种方面，在附图中：
图1是说明根据本发明的实施例的存储器装置的特定特征的简化框图；
图2是说明根据实施例的熔丝电路的第一实施例的电路图；
图3是说明根据实施例的熔丝电路的第二实施例的电路图；
图4是根据实施例的熔丝电路的第三实施例的电路图；
图5是根据实施例的熔丝电路的第四实施例的电路图；
图6是根据实施例的包含若干熔丝电路的熔丝库的电路图；
图7是说明根据实施例的存储跨一或多个存储器地址的最低有效位共享的存储器地址的部分的熔丝电路的框图；及
图8是说明根据实施例的存储跨一或多个存储器地址的一个或若干位共享的存储器地址的部分的熔丝电路的框图。
具体实施方式
将在下文描述一或多个特定实施例。为了努力提供这些实施例的简洁描述，在说明书中并不描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的开发中，如同任何工程管理或设计项目中，必须进行许多实施方案特定决策以实现开发者的特定目标，例如符合系统相关和业务相关的约束，此可因实施方案而异。此外，应了解，此开发努力可为复杂且费时的，但对于受益于本发明的所属领域的一般技术人员来说将是设计、制作和制造的例行任务。
如下文进一步详细描述，本发明的实施例大体上涉及存储器装置中的改进熔丝阵列。更具体来说，本发明涉及降低熔丝阵列内的熔丝电路的占用面积(例如，面积)，所述熔丝电路可包含熔丝锁存器(例如，熔丝锁存电路)和匹配电路。在一些实施例中，熔丝阵列可包含一组熔丝库。所述组熔丝库中的每一者可对应于存储器装置的存储器阵列内的相应无效存储器地址(例如，行地址及/或列地址)。更具体来说，熔丝库可包含一组熔丝电路，其中每一组熔丝电路包含经实施以锁存无效存储器地址的相应位的相应熔丝锁存器。每一组熔丝电路可额外包含经实施以比较一组位的相应匹配电路，例如无效存储器地址的相应锁存位与命令(例如，读取命令及/或写入命令)中接收的存储器地址的相应位。因此，存储器装置可使用熔丝库的熔丝锁存器来存储无效存储器地址，其可在测试存储器装置期间被识别。另外，在接收存取存储器地址的命令之后，存储器装置可使用熔丝库的匹配电路以及其它电路及/或逻辑来确定存储器地址是否对应于经存储的无效存储器地址。此外，如果存储器装置确定存储器地址对应于经存储的无效存储器地址，那么存储器装置可重新引导存取与熔丝库相关的冗余存储器地址的命令。例如，存储器装置可包含经编程以用冗余存储器地址来替换无效存储器地址的熔丝及/或反熔丝。
在一些实施例中，熔丝库中包含的熔丝电路可使用若干门(例如，场效应晶体管(FET))实施。此外，熔丝电路的熔丝锁存器可在存储器装置中与熔丝电路的匹配电路分开的位置中实施(例如，作为单独逻辑块实施)。因此，为了降低熔丝电路的占据面积(此可降低熔丝阵列及/或存储器装置消耗的面积)，用来实施熔丝电路的门数量可减少。更具体来说，在一些实施例中，可实施熔丝电路使得熔丝锁存器及匹配电路共享共同布线(例如，外网、节点、输入电路及/或类似者)，此可降低熔丝电路中包含的门数量。另外或替代地，熔丝库内的所述组熔丝电路可并行实施，此可减少用于比较熔丝库内的匹配电路的输出的额外逻辑。此外，在一些实施例中，熔丝库内包含的熔丝电路的数量可通过在两个或两个以上熔丝库之间共享具有(例如，存储)共同位的熔丝电路而减少。例如，如果第一和第二无效存储器地址包含最低有效位“0”，那么经实施以存储(例如，锁存)“0”的单个熔丝电路可由对应于第一无效存储器地址的第一熔丝库和对应于第二无效存储器地址的第二熔丝库使用。此外，通过降低熔丝电路的占据面积，存储器装置的静态漏电可减少及/或熔丝阵列及/或存储器阵列的面积可减小，此可导致存储器装置功耗降低及/或效率增加。
现参考附图，图1是说明存储器装置10的特定特征的简化框图。具体来说，图1的框图是说明存储器装置10的特定功能性的功能框图。根据一个实施例，存储器装置10可为双倍数据速率五型同步动态随机存取存储器(DDR5 SDRAM)装置。本文进一步描述的DDR5SDRAM的各种特征允许相较于DDR SDRAM的前代降低低的功耗、更大的带宽和更大的存储能力。
存储器装置10可包含若干存储器库12，其可包含若干冗余存储器地址。存储器库12可为(例如)DDR5 SDRAM存储器库。存储器库12可设置在一或多个芯片(例如，SDRAM芯片)上，所述芯片布置在双列直插存储器模块(DIMMS)上。每一DIMM可包含若干SDRAM存储器芯片(例如，x8或x16存储器芯片)，如将了解。每一SDRAM存储器芯片可包含一或多个存储器库12。存储器装置10表示具有若干存储器库12的单个存储器芯片(例如，SDRAM芯片)的部分。针对DDR5，存储器库12可经进一步布置以形成库群组。例如，针对8千兆字节(Gb)DDR5SDRAM，存储器芯片可包含16个存储器库12，其经布置成8个库群组，每一库群组包含2个存储器库。例如，针对16Gb DDR5 SDRAM，存储器芯片可包含32个存储器库12，其经布置成8个库群组，每一库群组包含4个存储器库。可取决于总体系统的应用和设计利用存储器装置10上的存储器库12的各种其它配置、组织和大小。
存储器装置10可包含命令接口14和输入/输出(I/O)接口16。命令接口14经配置以提供来自外部装置(未展示)(例如处理器或控制器)的若干信号(例如，信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进将写入到存储器装置10或从存储器装置10读取的数据的传输和接收。
如将了解，命令接口14可包含若干电路(例如，时钟输入电路18)和命令地址输入电路20(例如)以确保信号15的恰当处置。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用系统时钟信号的差分对，本文中称为真实时钟信号(Clk_t/)和互补时钟信号(Clk_c)。DDR的正时钟缘是指其中上升真实时钟信号Clk_t/与下降互补时钟信号Clk_c相交的点，而负时钟缘是指其中下降真实时钟信号Clk_t与互补时钟信号Clk_c的上升的转变。命令(例如，读取命令、写入命令(WrCmd)等)通常输入到时钟信号的正缘上，且在正及负时钟缘两者上传输或接收数据。
时钟输入电路18接收真实时钟信号(Clk_t/)和互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK经供应到内部时钟生成器，例如，延迟锁定环路(DLL)电路30。DLL电路30基于经接收的内部时钟信号CLK生成相位受控的内部时钟信号LCLK。相位受控的内部时钟信号LCLK(例如)供应到I/O接口16，且用作用于确定读取数据的输出时序的时序信号。
内部时钟信号CLK也可提供到存储器装置10内的各种其它组件且可用于生成各种额外内部时钟信号。例如，内部时钟信号CLK可经提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令。例如，命令解码器32可经由总线36将命令信号到DLL电路30以协调相位受控的内部时钟信号LCLK的生成。相位受控的内部时钟信号LCLK可用于(例如)为通过IO接口16的数据计时。
此外，命令解码器32可解码命令(例如读取命令、写入命令、模式寄存器设置命令、激活命令等)且经由总线路径40提供对对应于命令的特定存储器库12的存取。如将了解，存储器装置10可包含各种其它解码器(例如行解码器及列解码器)以促进对存储器库12的存取。在一个实施例中，每一存储器库12包含库控制块22，其提供必要的解码(例如，行解码器及列解码器)以及其它特征(例如时序控制和数据控制)以促进往返于存储器库12的命令的执行。共同地，存储器库12和库控制块22可称为存储器阵列23。
存储器装置10基于从外部装置(例如处理器)接收的命令/地址信号执行操作(例如，读取命令和写入命令)。在一个实施例中，命令/地址总线可为接收命令/地址信号(CA<13:0>)的14位总线。命令/地址信号使用时钟信号(Clk_t/和Clk_c)计时到命令接口14。命令接口可包含命令地址输入电路20，其经配置以接收且传输命令以(例如)通过命令解码器32提供对存储器库12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。Cs_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。用命令在CA<13:0>总线上编码对存储器装置10内的特定库12的存取。
另外，命令接口14可经配置以接收若干其它命令信号。例如，可提供命令/地址终端电阻(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。复位命令(RESET_n)可用于在(例如)上电期间复位命令接口14、状态寄存器、状态机和类似者。命令接口14也可接收命令/地址反转(CAI)信号，其可经提供以反转命令/地址总线上的命令/地址信号CA<13:0>的状态，例如，取决于特定存储器装置10的命令/地址路由。也可提供镜像(MIR)信号以促进镜像功能。MIR信号可用于多路复用信号使得其可经交换以用于基于特定应用中的多个存储器装置的配置实现信号到存储器装置10的特定路由。也可提供促进存储器装置10的测试的各种信号(例如，测试启用(TEN)信号)。例如，TEN信号可用于将存储器装置10置于测试模式中以用于连接性测试。
命令接口14也可用于针对可检测到的特定错误提供警报信号(ALERT_n)到系统处理器或控制器。例如，如果检测到循环冗余校验(CRC)错误，那么警报信号(ALERT_n)可从存储器装置10传输。也可生成其它警报信号。此外，用于从存储器装置10传输警报信号(ALERT_n)的总线和引脚可在特定操作(例如，使用TEN信号执行的连接性测试模式，如上文描述)期间用作输入引脚。
可借由通过IO接口16传输且接收数据信号44利用上文论述的命令和计时信号发送数据到存储器装置10且从存储器装置10发送数据。更具体来说，可经由数据路径46发送数据到存储器库12或从存储器库12检索数据，数据路径46包含多个双向数据总线。数据IO信号(一般称为DQ信号)一般在一或多个双向数据总线中传输且接收。针对特定存储器装置(例如，DDR5 SDRAM存储器装置)，IO信号可分为高位字节和低位字节。例如，针对x16存储器装置，IO信号可分为对应于(例如)数据信号的高位字节和低位字节的高IO信号和低IO信号(例如DQ<15:8>和DQ<7:0>)。
为了允许存储器装置10内的更高数据速率，特定存储器装置(例如，DDR存储器装置)可利用数据选通信号(一般称为DQS信号)。DQS信号通过发送数据(例如，用于写入命令)的外部处理器或控制器或通过存储器装置10(例如，用于读取命令)驱动。针对读取命令，DQS信号为具有预定模式的有效额外数据输出(DQ)信号。针对写入命令，DQS信号用作捕获对应输入数据的时钟信号。如同时钟信号(Clk_t/和Clk_c)，数据选通(DQS)信号可经提供作为数据选通信号的差分对(DQS_t/和DQS_c)以在读取和写入期间提供差分对信令。
读取和写入的数据(例如，IO信号)可经寻址到存储器库12中的特定存储器(例如，存储器单元及/或存储器地址)。本文描述的技术提供包含若干熔丝库60的熔丝阵列50。熔丝阵列50及/或存储器装置10可包含将寻址到无效(例如，受损)存储器地址的数据及/或命令重新引导到存储器库12的冗余(例如，替代)存储器地址的电路及/或逻辑。因此，在一些实施例中，每一熔丝库60可对应于存储器库12的各自经识别无效存储器地址。此外，如下文进一步详细描述，熔丝库60可包含一组熔丝电路，其中尤其实施每一熔丝电路尤其存储相应无效存储器地址的相应位，如下文进一步详细描述。
如将了解，各种其它组件(例如，电源电路(例如用于接收外部VDD和VSS信号)、模式寄存器(定义可编程操作和配置的各种模式)、读取/写入放大器(在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等)也可并入存储器系统10中。因此，应理解，仅提供图1的框图以强调存储器装置10的特定功能特征以辅助后续的具体实施方式。例如，熔丝阵列50放置在命令解码器32内(如说明)，命令接口14内，一或多个库控件22内，作为一或多个存储器库12的部分，或其组合。
现在参考图2，展示熔丝电路80的实例。更具体来说，说明熔丝电路80A的第一实施例。熔丝电路80A可包含熔丝锁存器100(例如，熔丝锁存电路)以及匹配电路120。简而言之，熔丝锁存器100和匹配电路120说明为彼此靠近。但是，在特定实施例中，熔丝锁存器100可在的存储器装置10中的与匹配电路120分开的区域中实施(例如，在单独逻辑块中)。
在一些实施例中，可实施熔丝锁存器100以存储(例如，锁存)无效(例如，内部)存储器地址(例如，行地址及/或列地址)的位。此外，可通信耦合到熔丝锁存器100的匹配电路120可比较经由命令(例如读取及/或写入命令)接收的存储器地址(例如，外部存储器地址)的位与无效存储器地址的位。在一些实施例中，例如，命令可涉及存取特定存储器地址的请求。因此，匹配电路120可确定特定存储器地址是否可用于存取或存储器地址是否对应于无效存储器地址。
此外，存储器装置10可包含一组熔丝电路80A，其经实施以存储无效存储器地址的每一位且比较外部存储器地址的每一位与无效存储器地址的每一对应位。即，举例来说，存储器装置10可包含熔丝库60，其可分别包含对应于特定存储器地址的每一位的熔丝电路80A。因此，虽然未展示，但熔丝电路80A可耦合到及/或可包含额外逻辑(例如一组逻辑AND及/或逻辑NAND门)，其经实施以合并熔丝库60内的熔丝电路80A的每一匹配电路120(例如，对应于存储器地址的每一匹配电路120)的结果。更具体来说，可实施额外逻辑以确定外部地址的每一位是否与无效存储器地址的对应位相同(例如，外部地址是否与无效存储器地址相同)。如果外部地址与无效存储器地址相同，那么，例如，可实施额外逻辑及/或存储器装置10以重新引导对冗余存储器地址的存储器存取，因为外部(例如，经请求)存储器地址可能是无效的。另一方面，如果外部地址与无效存储器地址不同，那么，可实施额外逻辑及/或存储器装置10以存取对应于外部存储器地址的存储器地址。
如说明，用若干经启用反相器102以及标准反相器104实施熔丝锁存器100。如进一步说明，实施熔丝锁存器100以接收无效(例如，内部)地址信号(D)的位，其表示无效存储器地址，例如无法存取及/或受损的存储器地址。此外，所说明的熔丝锁存器100接收锁存器信号的差分对，本文中称为真实锁存器信号(Lat)和互补锁存器信号(Latf)。当真实锁存器信号Lat处于第一逻辑状态(例如，逻辑高状态)中时，可激活熔丝锁存器100的反馈元件106(例如，反馈反相器)。即，例如，反馈元件106可至少部分基于真实锁存器信号Lat的逻辑状态。因此，在一些实施例中，响应于转变到第一逻辑状态的真实锁存器信号Lat，反馈元件106可激活，且响应于转变到第二逻辑状态(例如，逻辑低状态)的真实锁存器信号Lat，反馈元件106可解除激活。
在一些实施例中，反馈元件106可将内部地址信号D的位锁存(例如，存储)到熔丝锁存器100中。例如，在存储器装置10的初始化(例如，装置上电)期间及/或之后，熔丝锁存器100可接收内部地址信号D的位，且真实锁存器信号Lat可处于第一逻辑状态。因此，可激活反馈元件106。真实锁存器信号Lat可接着转变到第二逻辑状态，此可使反馈元件106解除激活且将内部地址信号D的位锁存在熔丝锁存器100内。此外，在一些实施例中，一旦真实锁存器信号Lat从第一逻辑状态转变到第二逻辑状态，真实锁存器信号Lat便可保持在第二逻辑状态中。因此，在初始激活反馈元件106以锁存内部地址信号D的位之后，反馈元件106可保持解除激活。为此目的，在一些实施例中，可实施熔丝锁存器100以锁存内部地址信号D的单个位，其可在整个存储器装置10的操作中保持不变。
虽然描述在存储器装置10的初始化期间及/或之后的内部地址信号D的位的锁存，但可了解，内部地址信号D的位可响应于任何适当事件而锁存到熔丝锁存器100中。例如，在一些实施例中，熔丝锁存器100可响应于存储器装置10的复位、对特定存储器地址(例如，行地址及/或列地址)的损坏及/或类似者而锁存内部地址信号D的位。更具体来说，存储器装置10可响应于本文描述的任何适当事件而更新真实锁存器信号Lat的逻辑状态，此可使熔丝锁存器100锁存内部地址信号D的位。因此，本文描述的实施例意在是说明性的且非限制性的。
熔丝锁存器100可输出锁存数据信号的差分对(本文称为真实锁存数据信号(Q)和互补锁存数据信号(Qf))。真实锁存数据信号Q可对应于当前锁存在熔丝锁存器100中的数据信号。因此，在一些实施例中，锁存数据信号Q可对应于熔丝锁存器100中锁存的内部地址信号D的位。此外，熔丝锁存器100可将锁存数据信号的差分对输出到匹配电路120。
匹配电路120(例如异或(XOR)电路及/或异或非(XNOR)电路)可包含选择电路(例如多路复用器152)以及若干门122(例如p型场效应晶体管(FET)及/或n型FET)。此外，匹配电路120可接收外部地址信号(An)的位和锁存数据信号的差分对，如上文描述。此外，匹配电路120可比较外部地址An的位与真实锁存数据信号Q以确定信号是否匹配(例如，以确定外部地址An的位是否与内部地址信号D的位匹配)。基于此比较，匹配电路120可输出(例如，在输出电路处)比较结果信号(Cn)。在一些实施例中，熔丝库60中及/或对应于无效存储器地址的每一匹配电路120可将相应比较结构信号Cn路由到上文描述的额外逻辑，例如一组逻辑AND及/或逻辑NAND门。因此，额外逻辑可确定每一比较结果信号Cn是否指示相应外部地址信号An与内部地址信号D位之间的匹配。为此目的，额外逻辑可确定外部地址是否与无效地址相同。
在一些实施例中，经启用反相器102中的每一者可使用四个门(例如，p型FET、n型FET及/或类似者)来实施，而标准反相器104中的每一者可用两个门(例如，p型FET、n型FET及/或类似者)来实施。因此，所说明的熔丝锁存器100使用总共十个门实施，且所说明的匹配电路120使用总共六个门(包含门122)实施。为此目的，使用十六个门来实施所说明的熔丝电路80A，且如上文论述，熔丝库60可包含存储器地址的每一位的相应熔丝电路80A。因此，随着存储器地址长度增大及/或随着熔丝库60增加(此可改进存储器装置10的冗余)，可消耗存储器装置10的更大面积。因而，存储器装置可消耗更大量的电力，可以降低的效率操作，可包含增大的静态漏电及/或类似者。
因此，如在图3中说明，在一些实施例中，熔丝电路80可经调整结构而具有减小的占据面积(例如，减小的面积)。更具体来说，图3中展示使用十个门实施的熔丝电路80B的第二实施例。即，如说明，熔丝电路80B的第二实施例包含一对门122、一组经启用反相器12和各自包含两个门的若干多路复用器152，其经实施以形成熔丝锁存器100和匹配电路120。此外，与图2中说明的熔丝锁存器100和对应匹配电路120相比，熔丝电路80B的熔丝锁存器100和匹配电路120共享共同布线154(例如，连接、外网)。因此，在一些实施例中，熔丝电路80B可使用共同布线154(例如，输入电路)来加载熔丝锁存器100(例如，将内部地址信号D的位锁存到熔丝锁存器100中)，以及将外部地址信号An的位发送到匹配电路120。为此目的，所说明的熔丝电路80B可实施为单个逻辑块。
在操作中，熔丝电路80B可响应于写入锁存器信号(WL)的逻辑状态转变而将可沿着共同布线154路由的内部地址信号D的位锁存到熔丝锁存器100中。例如，如上文参考真实锁存器信号Lat描述，熔丝锁存器100的反馈元件106可在写入锁存器信号WL处于第一逻辑状态(例如，逻辑高状态)时激活且可在写入锁存器信号WL处于第二逻辑状态(例如，逻辑低状态)时解除激活。此外，在写入锁存器信号WL从第一逻辑状态转变到第二逻辑状态之后，写入锁存器信号便可保持固定在第二逻辑状态中。因此，在锁存内部地址信号D的位之后，反馈元件106可保持解除激活。
此外，熔丝电路80B可沿着共同布线154将本文称为外部地址信号An和外部地址信号补充(Anf)的一对差分外部地址信号路由到匹配电路120。如说明，熔丝电路80B还可将锁存数据信号的差分对(例如，真实锁存数据信号Q和锁存数据信号补充Qf)路由到匹配电路120。因此，如参考图2描述，熔丝电路80B的匹配电路120可比较外部地址信号An的位与熔丝锁存器100中锁存的内部地址信号D的位。如果外部地址信号An的位匹配真实锁存数据信号Q的位(例如，内部地址信号D的位)，那么，熔丝电路80A的经说明匹配电路120将比较结果信号(Match1)设置为第一逻辑状态(例如，逻辑高状态)。否则，比较结果信号(Match1)将保持在第二逻辑状态(例如，逻辑低状态)中。此外，熔丝电路80B可将比较结果信号(Match1)路由到额外逻辑(未展示)(例如，一组AND及/或NAND门)以确定外部地址信号An的每一位是否与内部地址信号D的每一对应位匹配。为此目的，如上文描述，包含在熔丝库60中的每一熔丝电路80B可将相应比较结果信号Match1路由到额外逻辑以确定外部地址信号An是否与内部地址信号D相同。
图4说明熔丝电路80C的第三实施例。如说明，熔丝电路80C的第三实施例包含与熔丝电路80B的第二实施例相同的元件(例如，门122、经启用反相器102、标准反相器104、若干多路复用器152)。因此，熔丝电路80C的经说明第三实施例也包含十二个门。但是，熔丝电路80C的第三实施例中包含的门122相较于熔丝电路80B的第二实施例的门122有区别地布置。因此，虽然第三熔丝电路80C的一般操作与第二熔丝电路80B的一般操作相同，但反馈元件106可至少部分基于本文中称为真实启用信号(En)和启用互补信号(EnF)的启用信号的差分对的逻辑状态激活及解除激活。即，例如，可实施熔丝锁存器100以在真实启用信号En从第一逻辑状态(例如，逻辑高状态)转变到第二逻辑状态(例如，逻辑低状态)时锁存内部地址信号D。随后，匹配电路120的操作对应于图3的匹配电路120的操作的描述。
如上文描述，存储器装置10可包含存储器地址(例如，存储器行地址及/或存储器列地址)的每一位的相应熔丝电路80(例如，80A、80B、80C或类似者)。因此，如上文描述，对应于相应外部存储器地址信号An和内部存储器地址信号D的单个位对的比较的比较结果信号Cn及/或Match1的每一者可路由到额外逻辑(例如，逻辑AND及/或逻辑NAND门)以确定整个外部地址An是否与内部地址信号D相同。更具体来说，包含在熔丝库60中的一组熔丝电路80的每一者的相应输出(例如，比较结果信号Cn及/或Match1)彼此串行路由到额外逻辑以确定内部地址信号An是否对应于无效存储器地址。但是，在一些实施例中，熔丝库60中的所述组熔丝电路80可并联通信耦合，如下文进一步详细描述。
图5说明熔丝电路80D的第四实施例，其包含十一个门。所说明的熔丝电路80D包含与上文参考图3的熔丝电路80B说明且论述的相同的熔丝锁存器100。此外，熔丝电路80D包含并联匹配电路180。如上文参考匹配电路120描述，实施并联匹配电路180以比较真实锁存数据信号Q与外部地址信号An的位。因此，并联匹配电路180包含经实施以接收锁存数据信号的差分对和外部地址信号的差分对的若干门122。
此外，实施并联匹配电路180以输出匹配线(ML)上输出的比较结果。例如，如果真实锁存数据信号Q匹配外部地址信号An的位，那么并联匹配电路180可将第一逻辑状态(例如，逻辑高状态)输出到匹配线ML。如果真实锁存数据信号Q不匹配外部地址信号An的位，那么并联匹配电路180可将第二逻辑状态(例如，逻辑低状态)输出到匹配线ML。此外，在一些实施例中，匹配线ML可通信耦合到电源。因此，匹配线ML的电压电平可对应于电源的电压电平(Vcc)。为此目的，匹配线ML可保持在第一逻辑状态(例如，逻辑高状态)中。
现在参考图6，在一些实施例中，实施匹配线ML以并联通信耦合熔丝库60中的一组熔丝电路80D。因此，来自所述组熔丝电路80D的每一者的并联匹配电路180的输出可影响匹配线ML的逻辑状态(例如，电压电平)。更具体来说，一旦基于电源设置匹配线ML的电压电平(例如，设置为对应于第一逻辑状态的电压电平)，评估启用信号(EvalEn)便可从第二逻辑状态转变到第一逻辑状态，此可允许并联匹配电路180的输出路由到匹配线ML。随后，如果包含在熔丝库60中的并联匹配电路180中的任一者将第二逻辑状态输出到匹配线ML，那么匹配线ML将从第一逻辑状态转变到第二逻辑状态。否则，匹配线ML的逻辑状态将维持在第一逻辑状态。因此，如果外部地址信号An位中的每一者匹配相应真实锁存数据信号位Q(例如，相应内部地址信号D位)中的每一者，那么匹配线ML将保持在第一逻辑状态。另一方面，如果外部地址信号An中的任一者不匹配对应真实锁存数据信号位Q，那么匹配线ML将从第一逻辑状态转变到第二逻辑状态。此外，包含在熔丝库60中的匹配线信号中的每一者(例如，ML、ML2、ML3及/或类似者)可路由到单个门(例如逻辑NOR门)以确定外部地址信号An是否对应于熔丝库60中存储的无效存储器地址。因此，在熔丝电路80D的第四实施例包含十一个门时，可减少用于确定外部地址信号An是否对应于无效存储器地址的额外逻辑及时间。
在一些实施例中，第一无效存储器地址可与第二无效存储器地址共享若干位。例如，第一无效存储器地址的一或多个最低有效位(LSB)可匹配第二无效存储器地址的对应位位置中的一或多个LSB。因此，在一些实施例中，可在两个或两个以上无效存储器地址之间共享熔丝电路80(例如，熔丝电路80A、熔丝电路80B、熔丝电路80C、熔丝电路80D)。即，例如，可跨多个存储器库60共享熔丝电路80。为了帮助说明，图7中展示一或多个熔丝电路80的此共享的框图。更具体来说，图7包含若干熔丝电路80，其经实施以存储七位无效存储器地址的相应位且经布置成一或多个相应熔丝库60。虽然七位存储器地址在本文中描述为说明性实例，但熔丝库60可用额外或更少的熔丝电路80实施以适应任何适当存储器地址位宽(例如，十六位地址、18位地址、24位地址及/或类似者)。
如由第一组熔丝库200A说明，在一些实施例中，第一无效存储器地址和第二无效存储器地址可不彼此共享任何共同的LSB。在此类实施例中，可实施第一熔丝库60A以使用第一组熔丝电路80存储第一无效存储器地址，而可实施第二熔丝库60B以使用不同于第一组熔丝电路80的第二组熔丝电路80存储第二无效存储器地址。在其它实施例中，第一无效存储器地址和第二无效存储器地址可彼此共享共同的单个LSB 202。因此，在此类实施例中，可实施第一熔丝库60A和第二熔丝库60B以共享熔丝电路80，可实施熔丝电路80来存储LSB 202，如由第二组熔丝库200B说明。此外，在一些实施例中，第一无效存储器地址和第二无效存储器地址可彼此共享两个LSB 202或两个LSB 202。因此，可分别实施第一熔丝库60A和第二熔丝库60B以共享一对熔丝电路80或一组三个电路80，如由第三组熔丝库200C和第四组熔丝库200D说明。此外，可了解，第一和第二无效存储器地址可彼此共享任何适当数量的共同LSB 202。因而，可实施第一熔丝库60A和第二熔丝库60B以共享任何适当数量的熔丝电路80。
现在参考图8，虽然上文参考共同LSB 202描述在单独无效存储器地址的位之间共享熔丝电路80，但熔丝电路80可额外或替代地在单独无效存储器地址的共同最高有效位204(MSB)之间共享。此外，在一些实施例中，熔丝电路80可在由无效存储器地址共享的另一位子集(例如既不是MSB也不是LSB 202的位，例如内部位206)之间共享。此外，MSB 204、LSB202、内部位206及/或类似者的组合可在一组熔丝库200之间共享。此外，虽然一对熔丝库60(例如，60A和60B)在本文中描述为共享一或多个熔丝电路80，但可实施经实施以存储一组共同的一或多个位的任何适当数量(例如，3、5、10及/或类似者)的熔丝库60来共享熔丝电路80。因此，本文描述的实施例希望是说明性的且非限制性的。
此外，虽然图2和4中说明的反馈元件106(例如，反馈反相器)本文中描述为是经启用反相器102，但在一些实施例中，反馈元件106可用标准反相器104实施。类似地，虽然图3和5中说明的反馈元件106(例如，反馈反相器)本文中描述为是标准反相器104，但在一些实施例中，反馈元件106可用经启用反相器102实施。此外，虽然第一逻辑状态和第二逻辑状态在本文分别描述为逻辑高状态和逻辑低状态，但是可实施存储器装置10以使用具有任何适当逻辑状态的信号进行操作。例如，可实施反转的信号状态及/或逻辑电路(例如替换逻辑AND门的逻辑NAND门或反之亦然，替换逻辑XOR门的逻辑XNOR门或反之亦然及/或类似者)以执行本文描述的功能。因此，本文描述的实施例希望是说明性的且非限制性的。
虽然本文描述的实施例容易以各种修改及替代形式呈现，但特定实施例已经通过附图中的实例展示且在本文中已经详细描述。但是，应理解，本发明不希望限于所揭示的特定形式。实际上，本发明将涵盖落入由所附权利要求书定义的本发明中描述的技术和系统的精神和范围内的所有修改、等效物和替代例。
本文呈现且主张的技术经参考且应用到明显改进本发明技术领域的实际性质的实质对象和具体实例，且因而并非抽象、无形的或纯理论性的。此外，如果本说明书结尾所附的任何权利要求含有指示为“用于[执行][功能]…的构件”或“用于[执行][功能]…的步骤”的一或多个元件，那么希望根据35U.S.C.112(f)解释此类元件。但是，针对含有以任何其它方式指定的元件的任何权利要求，希望不根据35U.S.C.112(f)解释此类元件。

Claims (20)

1.一种存储器装置，其包括：
存储器库，其能经由多个存储器地址存取；及
熔丝阵列，其包括多个熔丝库，其中所述多个熔丝库的第一熔丝库包括第一熔丝电路，其中所述第一熔丝电路包括：
第一熔丝锁存器，其包括第一输入电路，其中所述第一熔丝锁存器经配置以存储在所述第一输入电路接收的所述多个存储器地址的第一存储器地址的第一位；及
第一匹配电路，其经通信耦合到所述第一输入电路，其中所述第一匹配电路经配置以：
在所述第一输入电路接收所述多个存储器地址的第二存储器地址的第一位；及
至少部分基于所述第一存储器地址的所述第一位和所述第二存储器地址的所述第一位在所述第一匹配电路的输出电路输出第一比较结果。
2.根据权利要求1所述的存储器装置，其中所述多个存储器地址包括多个行地址和多个列地址。
3.根据权利要求1所述的存储器装置，其中所述第一熔丝库包括第二熔丝电路，其中所述第二熔丝电路包括：
第二熔丝锁存器，其包括第二输入电路，其中所述第二熔丝锁存器经配置以存储在所述第二输入电路接收的所述第一存储器地址的第二位；及
第二匹配电路，其经通信耦合到所述第二输入电路，其中所述第二匹配电路经配置以：
在所述第二输入电路接收所述第二存储器地址的第二位；及
至少部分基于所述第一存储器地址的所述第二位和所述第二存储器地址的所述第二位在所述第二匹配电路的输出电路输出第二比较结果。
4.根据权利要求3所述的存储器装置，其中所述第一匹配电路的所述输出电路和所述第二匹配电路的所述输出电路并联通信耦合。
5.根据权利要求3所述的存储器装置，其中所述第一匹配电路的所述输出电路和所述第二匹配电路的所述输出电路串联通信耦合。
6.根据权利要求3所述的存储器装置，其中所述第一匹配电路的所述输出电路和所述第二匹配电路的所述输出电路两者通信耦合到逻辑AND门、逻辑NAND门或其组合。
7.根据权利要求1所述的存储器装置，其中所述多个存储器地址包括多个冗余存储器地址。
8.根据权利要求7所述的存储器装置，其中所述第一匹配电路经配置以响应于在所述存储器装置接收存取所述第二存储器地址的命令而接收所述第二存储器地址的所述第一位，且其中所述存储器装置经配置以至少部分基于所述第一比较结果存取不同于所述第二存储器地址的所述多个冗余存储器地址中的一者。
9.根据权利要求1所述的存储器装置，其中所述存储器装置包括匹配线，所述匹配线通信耦合到经配置以输出所述匹配线上的第一逻辑状态的所述存储器装置的电源，其中所述第一匹配电路的所述输出电路通信耦合到所述匹配线，且其中所述匹配线经配置以至少部分基于所述第一比较结果从所述第一逻辑状态转变到第二逻辑状态。
10.根据权利要求1所述的存储器装置，其中所述多个熔丝库的每一者对应于所述多个熔丝地址的相应地址。
11.根据权利要求1所述的存储器装置，其中所述存储器装置为双倍数据速率类型五DDR5存储器装置。
12.一种方法，其包括：
在第一输入电路接收存储器装置的多个存储器地址的第一存储器地址的第一位；
在通信耦合到所述第一输入电路的第一熔丝锁存器锁存所述第一存储器地址的所述第一位；
在所述第一输入电路接收所述多个存储器地址的第二存储器地址的第一位；
至少部分基于所述第一存储器地址的所述第一位和所述第二存储器地址的所述第二位在通信耦合到所述第一输入电路的第一匹配电路确定第一比较结果，其中所述第一匹配电路经配置以从所述第一熔丝锁存器接收所述第一存储器地址的所述第一位；及
在所述第一匹配电路的输出电路输出所述第一比较结果。
13.根据权利要求12所述的方法，其包括在确定所述第一存储器地址是无效的之后接收所述第一存储器地址的所述第一位。
14.根据权利要求12所述的方法，其包括在所述存储器装置接收存取所述第二存储器地址的命令之后在所述第一匹配电路接收所述第二存储器地址的所述第一位。
15.根据权利要求12所述的方法，其包括响应于在通信耦合到所述第一熔丝锁存器的第二输入电路识别锁存器信号从第一逻辑状态到第二逻辑状态的转变而在所述第一熔丝锁存器锁存所述第一存储器地址的所述第一位。
16.根据权利要求15所述的方法，其包括在所述存储器装置的初始化期间使所述锁存器信号从所述第一逻辑状态转变到所述第二逻辑状态。
17.一种系统，其包括：
第一熔丝锁存器，其包括第一输入电路，其中所述第一熔丝锁存器经配置以存储在所述第一输入电路接收的存储器库的多个存储器地址的第一存储器地址的第一位，其中所述第一存储器地址包括所述存储器库的无效存储器地址；及
第一匹配电路，其经通信耦合到所述第一输入电路，其中所述第一匹配电路经配置以：
在所述第一输入电路接收所述多个存储器地址的第二存储器地址的第一位；及
至少部分基于所述第一存储器地址的所述第一位和所述第二存储器地址的所述第一位的比较在所述第一匹配电路的输出电路输出第一比较结果。
18.根据权利要求17所述的系统，其中所述第一存储器地址的所述第一位包括所述多个存储器地址的第三存储器地址的第一位，其中所述第三存储器地址包括所述存储器库的额外无效存储器地址。
19.根据权利要求18所述的系统，其包括第一熔丝库和第二熔丝库，其中所述第一熔丝库包括所述第一熔丝锁存器和所述第一匹配电路，其中所述第二熔丝库包括：
第二熔丝锁存器，其包括第二输入电路，其中所述第二熔丝锁存器经配置以存储在所述第二输入电路接收的所述第三存储器地址的第二位；及
第二匹配电路，其经通信耦合到所述第二输入电路，其中所述第二匹配电路经配置以：
在所述第二输入电路接收所述第二存储器地址的第二位；及
至少部分基于所述第三存储器地址的所述第二位和所述第二存储器地址的所述第二位的额外比较在所述第二匹配电路的输出电路输出第二比较结果。
20.根据权利要求17所述的系统，其中所述第一匹配电路包括多路复用器。
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