CN108305662A - 基于熔丝特性的改进的差分架构otp存储单元及存储器 - Google Patents

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王子欧
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Abstract

本发明公开了一种基于熔丝特性的改进的差分架构OTP存储单元及存储器，包括呈差分对称结构的第一、第二晶体管熔丝串联型OTP存储单元，第一晶体管熔丝串联型OTP存储单元包括串联的PMOS晶体管MP1和熔丝R1，第二晶体管熔丝串联型OTP存储单元包括PMOS晶体管MP2和熔丝R2，第一晶体管熔丝串联型OTP存储单元和第二晶体管熔丝串联型OTP存储单元上接源线SL控制电路模块，下接位线BL控制电路模块和灵敏放大电路模块；还包括一跨接在两根字线的公共端以及两根源线的公共端之间的NBTI恢复电路。本发明不仅能够避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，还能有效改善NBTI效应的影响，极大地增加存储单元的可靠性及存储寿命。

Description

基于熔丝特性的改进的差分架构OTP存储单元及存储器
技术领域
本发明涉及存储器领域，具体涉及一种基于熔丝特性的改进的差分架构OTP存储单元及存储器。
背景技术
一次可编程存储器（OTP）是非易失性存储器中的一种，它可以为电路应用提供灵活多样和价格低廉的解决方案，因而广泛应用于数据存储备份、代码存储、初始信息存储、RFID标示信息存储等领域。
目前有多种结构可以实现OTP功能，其中最主要的结构是NMOS晶体管结构，如图1所示的一个OTP结构，包含一个NMOS晶体管和一个MOS电容，两者通过一个较大面积的多晶硅浮栅耦合相连。多晶硅浮栅的一端作为NMOS的栅极，另一端和衬底上P阱中的N型扩散区构成MOS电容。N型扩散区和多晶硅相连作为OTP的字线，NMOS的漏极作为OTP的位线，NMOS的源极作为OTP的源线。其原理是未编程时，如果在字线位线段施加读取电压，由于MOS电容的耦合影响，NMOS的栅压可以超过阈值电压，开启工作，从而得到一个较大的电流；而如果字线位线施加很大的编程电压，此时NMOS晶体管发生较强的热载流子注入，由于浮栅多晶硅没有直接的金属连线，因而这些注入的载流子不会消失而是被捕获在多晶硅中，这样就引起了NMOS晶体管的阈值电压发生很大的偏移，如果这时添加读取电压，耦合电压不足以开启NMOS，NMOS关断。
但是，上述OTP存储单元需要MOS电容来耦合电压，且需要通过耦合比来设计编程电压，因此这种架构所需要的MOS电容面积较大。同时，在字线端需要增加一次离子注入，即多了一次额外的光刻步骤，增加了成本。
2000年之后，研究人员把研究的重点转向了单栅型的OTP存储架构，因为这种结构可以把存储器工艺和标准CMOS逻辑工艺完全兼容，极大地降低了成本。
后来，研究人员又研究出了一种基于串联晶体管的OTP器件。2006年，在专利US6678190中，eMemory公司提出了一种串联PMOS型OTP器件，图3就是其架构示意图。其工作原理是通过对浮栅电荷的注入，改变存储管的阈值电压进而改变其开启关断状态。2008年，Ying-Je Chen等人在文献“A Novel 2-Bit/Cell p-Channel Logic Programmable CellWith Pure 90-nm CMOS Technology”（IEEE ELECTRON DEVICE LETTERS, AUGUST 2008,VOL. 29, NO. 8, pp: 938-940）中发布了一种采用SAN (Self-Aligned Nitride)结构的串联晶体管型的OTP存储器。它的两个栅中间采用低压化学汽相淀积生成一个自对准的氮化物存储节点，用作存储电荷，编程就是利用能带间的高能电子注入该节点从而实现存储。
然而，无论如何，基于串联晶体管型的OTP存储单元都有一个致命性的弱点就是它不可避免的引进了额外的晶体管，这样晶体管数目的增多使器件面积变得变大，制造成本显然也增大了很多，这会严重制约这类存储器的发展与使用。
研究人员还把研究重点集中到了基于熔丝（efuse）和反熔丝（antifuse）的电介质击穿型OTP存储器设计。Efuse熔丝编程通常是利用熔丝的特殊电气特性，采用流经熔丝的过电流致使其熔断，从而使得熔丝电阻值由几十欧姆变化成几千欧姆甚至更高来实现编程。Antifuse编程原理和efuse的正好相反，反熔丝在加编程电压前有非常高的电阻，它在几百兆欧，加编程电压时被高电压击穿，电阻减小到千欧级别甚至更低，这样就可以实现存储目的。正是基于它们这样的特性，他们在OTP存储器设计领域占据着重要的位置。2005年的美国专利US6927997中就提出了一种现在被广泛应用的三管antifuse存储器，其架构如图2所示。2009年的美国专利US7638855中提出发明了另一种Antifuse One-time-programmable Nonvolatile Memory. 2010年的US7642138专利Split Channel AntifuseArray Architecture 中则给出了反熔丝存储器设计的整体架构。整体回顾可见基于熔丝或者反熔丝的存储单元及器件的发展较为快速。
另外，由熔丝或者反熔丝构成的OTP存储器，它是基于电介质的击穿特性，这种熔丝特性在研发制造时易于把握和调整。同时，随着相关材料领域的研究进展，熔丝和反熔丝存储器所需的特殊材料也有所进展，其存储单元可利用高压选通管。编程所需的高电压也可利用相关外围电路的设计和优化来解决。
基于熔丝特性的OTP存储器件可以与逻辑工艺兼容，熔丝的制作过程简单，又由于其使用的晶体管数目较少，因而占据的面积较小，应用广泛，生产成本也较低。但是该类器件的编程效率较低，即该器件编程前后可区分的电流范围很小。为了灵敏且迅速的读出数据，现在通常都采用差分放大电路来作为读取电路。电流范围的局限严重限制了参考电路的阻抗选择，很容易带来阻抗不匹配问题，造成读取错误。
有鉴于此，有必要提出一种改进的OTP存储单元结构来优化这些问题。
发明内容
本发明的发明目的是提供一种基于熔丝特性的改进的差分架构OTP存储单元及存储器，不仅能够避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，还能有效改善NBTI效应的影响，极大地增加存储单元的可靠性及存储寿命。
为达到上述发明目的，本发明采用的技术方案是：一种基于熔丝特性的改进的差分架构OTP存储单元，包括呈差分对称结构的第一晶体管熔丝串联型OTP存储单元和第二晶体管熔丝串联型OTP存储单元，所述第一晶体管熔丝串联型OTP存储单元包括串联的PMOS晶体管MP1和熔丝R1且熔丝R1的一端与PMOS晶体管MP1的漏极相连，所述第二晶体管熔丝串联型OTP存储单元包括PMOS晶体管MP2和熔丝R2且熔丝R2的一端与PMOS晶体管MP2的漏极相连，所述PMOS晶体管MP1和MP2的栅极作为存储单元的两根字线，所述PMOS晶体管MP1和MP2的源极作为存储单元的两根源线，所述熔丝R1和R2的另一端作为存储单元的两根位线，所述第一晶体管熔丝串联型OTP存储单元和第二晶体管熔丝串联型OTP存储单元上接源线SL控制电路模块，所述第一晶体管熔丝串联型OTP存储单元和第二晶体管熔丝串联型OTP存储单元下接位线BL控制电路模块和灵敏放大电路模块；
还包括一跨接在两根字线的公共端以及两根源线的公共端之间的NBTI恢复电路。
上文中，由于本发明采用差分结构的全PMOS晶体管的OTP存储单元在编程及擦除操作时需要高压，极易受NBTI效应的影响，从而影响其性能，因此，本发明添加了一个结构简单的NBTI恢复电路。
优选地，所述NBTI恢复电路包括晶体管MM0、MM1、MM2和MM3以及反相器IV0和IV1，
所述晶体管MM0的源极连接GND，栅极连接使能信号EN，漏极连接存储单元的两根源线，衬底连接GND；
所述晶体管MM1的源极连接VDD，栅极连接控制信号ENB，漏极连接存储单元的两根字线，衬底连接VDD；
所述晶体管MM2的源极连接Vsg端，漏极连接存储单元的两根字线，栅极连接使能信号EN，衬底连接VDD；
所述晶体管MM3的预算及连接晶体管MM2的源极，漏极连接晶体管MM2的漏极，栅极连接反相器IV1的输出端，衬底连接GND；
所述反相器IV0的输入端连接使能信号EN，输出端连接控制信号ENB；
所述反相器IV1的输入端连接使能信号EN。
优选地，所述晶体管MM0和MM3为NMOS管，所述晶体管MM1和MM2为PMOS管。
优选地，所述源线SL控制电路模块包括第一编译码电路，所述第一编译码电路通过地址信号控制，并提供电源；
所述位线BL控制电路放大模块包括第二编译码电路，并提供电压信号；
所述灵敏放大电路模块用于读取数据。
一种基于熔丝特性的改进的差分架构OTP存储器，其包括NBTI恢复电路、BUF电路以及复数个并列的存储模块，每个所述存储模块中包含复数个如权利要求1~4所述的存储单元，所述NBTI恢复电路经BUF电路分别跨接在各存储单元的两根字线的公共端以及两根源线的公共端之间。
由于上述技术方案运用，本发明与现有技术相比具有下列优点：
1．本发明采用差分架构的OTP存储单元，可以在一定程度上扩大器件编程前后可区分的电流范围，同时读取时采用两条支路对比输入差分放大器，可以避免采用基准电路带来的不匹配问题，极大地提高了读取的稳定性；
2．本发明添加一结构简单的NBTI恢复电路，能够有效改善因采用全PMOS晶体管的OTP存储单元受到的NBTI效应的影响，极大地增加了存储单元的可靠性及存储寿命。
附图说明
图1是本发明背景技术中的传统NMOS晶体管OTP结构示意图。
图2是本发明背景技术中的3管反熔丝结构OTP结构示意图。
图3是本发明背景技术中的现有晶体管熔丝串联型OTP结构示意图。
图4是本发明实施例一的存储单元的结构示意图。
图5是本发明实施例一的存储器的结构示意图。
具体实施方式
下面结合附图及实施例对本发明作进一步描述：
实施例一：
参见图4所示，一种基于熔丝特性的改进的差分架构OTP存储单元，包括呈差分对称结构的第一晶体管熔丝串联型OTP存储单元和第二晶体管熔丝串联型OTP存储单元，所述第一晶体管熔丝串联型OTP存储单元包括串联的PMOS晶体管MP1和熔丝R1且熔丝R1的一端与PMOS晶体管MP1的漏极相连，所述第二晶体管熔丝串联型OTP存储单元包括PMOS晶体管MP2和熔丝R2且熔丝R2的一端与PMOS晶体管MP2的漏极相连，其中，PMOS晶体管MP1和MP2作为选通晶体管，熔丝R1和R2作为存储介质，所述PMOS晶体管MP1和MP2的栅极作为存储单元的两根字线，所述PMOS晶体管MP1和MP2的源极作为存储单元的两根源线，所述熔丝R1和R2的另一端作为存储单元的两根位线，所述第一晶体管熔丝串联型OTP存储单元和第二晶体管熔丝串联型OTP存储单元上接源线SL控制电路模块，所述第一晶体管熔丝串联型OTP存储单元和第二晶体管熔丝串联型OTP存储单元下接位线BL控制电路模块和灵敏放大电路模块；
还包括一跨接在两根字线的公共端以及两根源线的公共端之间的NBTI恢复电路。
上文中，由于本发明采用差分结构的全PMOS晶体管的OTP存储单元在编程及擦除操作时需要高压，极易受NBTI效应的影响，从而影响其性能，因此，本发明添加了一个结构简单的NBTI恢复电路。
本实施例中，所述NBTI恢复电路包括晶体管MM0、MM1、MM2和MM3以及反相器IV0和IV1，
所述晶体管MM0的源极连接GND，栅极连接使能信号EN，漏极连接存储单元的两根源线，衬底连接GND；
所述晶体管MM1的源极连接VDD，栅极连接控制信号ENB，漏极连接存储单元的两根字线，衬底连接VDD；
所述晶体管MM2的源极连接Vsg端，漏极连接存储单元的两根字线，栅极连接使能信号EN，衬底连接VDD；
所述晶体管MM3的预算及连接晶体管MM2的源极，漏极连接晶体管MM2的漏极，栅极连接反相器IV1的输出端，衬底连接GND；
所述反相器IV0的输入端连接使能信号EN，输出端连接控制信号ENB；
所述反相器IV1的输入端连接使能信号EN。
当使能信号EN保持低电平时，晶体管MM1和MM0都保持关断状态，晶体管MM2和MM3构成的导通管保持导通状态，NBTI恢复电路不工作。当存储单元执行过编程或者擦除操作后，选通管MP1及MP2的栅极和源极保持了一段时间的高压反差，从而受到强烈的NBTI效应影响，直接影响两个晶体管的使用寿命及性能，而这时如果启动NBTI恢复电路，即使能信号EN施加高电平VDD，此时晶体管MM2和MM3关断，所以Vsg端处于断开状态，而晶体管MM0工作，迅速对源线SL1和SL2放电，降低其电平；同时晶体管MM1工作，电路对选通管MP1及MP2的栅极充电，迅速将其拉至VDD，这样有效地加速了PMOS选通管的NBTI效应恢复速度，有效抑制了PMOS管阈值电压的负向漂移，提高了电平转换电路的性能与可靠性。
所述晶体管MM0和MM3为NMOS管，所述晶体管MM1和MM2为PMOS管。
所述源线SL控制电路模块包括第一编译码电路，所述第一编译码电路通过地址信号控制，并提供电源；
所述位线BL控制电路放大模块包括第二编译码电路，并提供电压信号；
所述灵敏放大电路模块用于读取数据。
参见图5所示，在每一个存储单元中添加NBTI恢复电路不可能实现，因为这会加倍增加存储器的面积。因而在实际运用中，我们可以共享使用NBTI恢复电路，将NBTI电路抽离，修改恢复电路器件的尺寸，添加BUF电路增强驱动能力，在驱动能力满足的基础上，我们可以用恢复电路同时驱动选中块的存储单元，同时恢复各存储单元的选通管，提高存储单元的使用寿命及稳定性。
具体滴，一种基于熔丝特性的改进的差分架构OTP存储器，其包括NBTI恢复电路、BUF电路以及复数个并列的存储模块，每个所述存储模块中包含复数个如权利要求1~4所述的存储单元，所述NBTI恢复电路经BUF电路分别跨接在各存储单元的两根字线的公共端以及两根源线的公共端之间。
本发明的工作原理为：编程状态时，当Vsg端信号给低电平时，字线选通，存储单元工作。这时如果源线SL施加编程高压VPP，位线BL1接0，位线BL2接VPP，左边由PMOS晶体管MP1和熔丝R1构成的支路工作，由于编程高压（去除PMOS晶体管MP1的开通电压降）加载在熔丝R1上，根据熔丝的电气特性，可以知道此时它熔断的电阻值非常之大，可以认为这条支路关断，并且以此为写入0；右边由PMOS晶体管MP2和熔丝R2构成的支路也工作，但是由于位线BL2接了高电压，这时加载在熔丝R2两端的电压差很低，根据熔丝特性，可以知道此时熔丝R2的电阻值非常之低，并且认为此时写入了1，这时我们定义整体差分存储架构被写入0。同理，如果源线SL施加编程高压VPP，位线BL2接0，位线BL1接VPP，则熔丝R2两端电压差很高，阻值很高，认为其此刻断开，被写入0，而熔丝R1两端的电压差很小，熔丝R1阻值很低，认为此刻通路，被写入1，而这种情况下我们定义整体差分存储架构被写入1。
读取状态时，Vsg端给低电平，选择读取的存储单元。这时源线SL施加读取电压VR，位线BL1和BL2同时置0。如果左边支路中的熔丝R1编程时被置于熔断的高阻抗状态，而熔丝R2却被置于低阻抗状态，这时显然左边支路电流I1比右边支路电流I2小得多，通过灵敏放大器输出，可以读出0。同理，如何编程时熔丝R1被置于低阻抗状态而熔丝R2被置于熔断高阻抗状态，这时很显然右边支路电流I2比左边支路电流I1小得多，通过灵敏放大器输出，我们可以读出1。
综上所述：
1）本发明采用差分架构，有效地扩大了编程前后的可区分电流。例如，可以定义位线BL1支路存0，位线BL2支路存1时，整体存储单元存储0状态。这时如果读取数据，位线BL1支路的熔丝R1被置于高阻抗状态，电流I1值非常小；位线BL2支路的熔丝R2被置于低阻抗状态，这时电流I2值较大，通过差分灵敏放大器可以有效地读出电流。同样，定义位线BL1支路存1，位线BL2支路存0时整体存储1状态。这时是位线BL1支路有一定电流，位线BL2支路几乎无电流。这时候的电流区分范围可以达到最大。
2）本发明采用对称差分架构，存储单元支路的阻抗匹配更好，稳定性更高。对于现有的存储单元而言，读取时通常采用一条基准电路作为参考支路，和位线BL一起输入到灵敏放大器中。这条支路的阻抗必须介于存储单元存0时BL端等效阻抗和存储单元存1时等效阻抗中间，这里的参考支路必须小心设计，不然很容易引起错误。而对于本发明提出的差分结构，两条BL支路都是相同的结构，阻抗值也肯定在存0时等效阻抗和存1时等效阻抗之间变化。因而不用担心阻抗匹配问题，存储单元的稳定性也可以得到保障。
3）所述基于熔丝特性的改进的差分架构OTP单元的管子及熔丝数目有所增加，但是这种OTP存储单元中的PMOS管尺寸并不是很大，熔丝尺寸也并不是很大，因而存储单元的面积增加有限。
4）所述单元在差分结构基础上，为差分对添加NBTI恢复电路，能够有效改善NBTI效应的影响，极大地增加了存储单元的可靠性及存储寿命。
5）所述新型差分架构的OTP单元可以一定程度上扩大器件编程前后可区分的电流范围，同时读取时采用两条支路对比输入差分放大器，避免了采用基准电路带来的不匹配问题，极大地提高了读取的稳定性。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对上述实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的上述实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (5)

1.一种基于熔丝特性的改进的差分架构OTP存储单元，其特征在于：包括呈差分对称结构的第一晶体管熔丝串联型OTP存储单元和第二晶体管熔丝串联型OTP存储单元，所述第一晶体管熔丝串联型OTP存储单元包括串联的PMOS晶体管MP1和熔丝R1且熔丝R1的一端与PMOS晶体管MP1的漏极相连，所述第二晶体管熔丝串联型OTP存储单元包括PMOS晶体管MP2和熔丝R2且熔丝R2的一端与PMOS晶体管MP2的漏极相连，所述PMOS晶体管MP1和MP2的栅极作为存储单元的两根字线，所述PMOS晶体管MP1和MP2的源极作为存储单元的两根源线，所述熔丝R1和R2的另一端作为存储单元的两根位线，所述第一晶体管熔丝串联型OTP存储单元和第二晶体管熔丝串联型OTP存储单元上接源线SL控制电路模块，所述第一晶体管熔丝串联型OTP存储单元和第二晶体管熔丝串联型OTP存储单元下接位线BL控制电路模块和灵敏放大电路模块；
还包括一跨接在两根字线的公共端以及两根源线的公共端之间的NBTI恢复电路。
2.根据权利要求1所述的基于熔丝特性的改进的差分架构OTP存储单元，其特征在于：所述NBTI恢复电路包括晶体管MM0、MM1、MM2和MM3以及反相器IV0和IV1，
所述晶体管MM0的源极连接GND，栅极连接使能信号EN，漏极连接存储单元的两根源线，衬底连接GND；
所述晶体管MM1的源极连接VDD，栅极连接控制信号ENB，漏极连接存储单元的两根字线，衬底连接VDD；
所述晶体管MM2的源极连接Vsg端，漏极连接存储单元的两根字线，栅极连接使能信号EN，衬底连接VDD；
所述晶体管MM3的预算及连接晶体管MM2的源极，漏极连接晶体管MM2的漏极，栅极连接反相器IV1的输出端，衬底连接GND；
所述反相器IV0的输入端连接使能信号EN，输出端连接控制信号ENB；
所述反相器IV1的输入端连接使能信号EN。
3.根据权利要求2所述的基于熔丝特性的改进的差分架构OTP存储单元，其特征在于：所述晶体管MM0和MM3为NMOS管，所述晶体管MM1和MM2为PMOS管。
4.根据权利要求1所述的基于熔丝特性的改进的差分架构OTP存储单元，其特征在于：所述源线SL控制电路模块包括第一编译码电路，所述第一编译码电路通过地址信号控制，并提供电源；
所述位线BL控制电路放大模块包括第二编译码电路，并提供电压信号；
所述灵敏放大电路模块用于读取数据。
5.一种基于熔丝特性的改进的差分架构OTP存储器，其特征在于：其包括NBTI恢复电路、BUF电路以及复数个并列的存储模块，每个所述存储模块中包含复数个如权利要求1~4所述的存储单元，所述NBTI恢复电路经BUF电路分别跨接在各存储单元的两根字线的公共端以及两根源线的公共端之间。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113948144A (zh) * 2020-07-16 2022-01-18 长鑫存储技术有限公司 反熔丝存储单元状态检测电路及存储器
CN113963739A (zh) * 2019-02-27 2022-01-21 美光科技公司 占据面积减少的熔丝电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103366821A (zh) * 2013-06-26 2013-10-23 苏州宽温电子科技有限公司 一种基于串联晶体管型的改进的差分架构otp存储单元
CN103745750A (zh) * 2013-12-25 2014-04-23 苏州宽温电子科技有限公司 一种基于熔丝特性的改进的差分架构otp存储单元
CN104579300A (zh) * 2014-12-23 2015-04-29 苏州宽温电子科技有限公司 一种改善灵敏放大器负偏压温度不稳定性的恢复电路
CN106531210A (zh) * 2016-10-11 2017-03-22 苏州宽温电子科技有限公司 一种改善p型nvm存储器nbti效应的差分架构存储单元

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103366821A (zh) * 2013-06-26 2013-10-23 苏州宽温电子科技有限公司 一种基于串联晶体管型的改进的差分架构otp存储单元
CN103745750A (zh) * 2013-12-25 2014-04-23 苏州宽温电子科技有限公司 一种基于熔丝特性的改进的差分架构otp存储单元
CN104579300A (zh) * 2014-12-23 2015-04-29 苏州宽温电子科技有限公司 一种改善灵敏放大器负偏压温度不稳定性的恢复电路
CN106531210A (zh) * 2016-10-11 2017-03-22 苏州宽温电子科技有限公司 一种改善p型nvm存储器nbti效应的差分架构存储单元

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113963739A (zh) * 2019-02-27 2022-01-21 美光科技公司 占据面积减少的熔丝电路
CN113948144A (zh) * 2020-07-16 2022-01-18 长鑫存储技术有限公司 反熔丝存储单元状态检测电路及存储器
CN113948144B (zh) * 2020-07-16 2023-09-12 长鑫存储技术有限公司 反熔丝存储单元状态检测电路及存储器

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