TWI569145B - 記憶體單元及記憶體陣列 - Google Patents

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TWI569145B
TWI569145B TW104133424A TW104133424A TWI569145B TW I569145 B TWI569145 B TW I569145B TW 104133424 A TW104133424 A TW 104133424A TW 104133424 A TW104133424 A TW 104133424A TW I569145 B TWI569145 B TW I569145B
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黃志豪
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Description

記憶體單元及記憶體陣列
本發明係有關於一種記憶體單元，特別是一種能夠在低電壓環境下操作的記憶體單元。
非揮發性記憶體(non-volatile memory，NVM))是一種在沒有電力供應至記憶體區塊的情況下，仍然能夠維持原本儲存之資料的記憶體。第1圖為先前技術之記憶體陣列100的示意圖，記憶體陣列100包含複數個沿行列排列的記憶體單元110A、110B及110C。每一個記憶體單元110A、110B及110C包含電晶體112及反熔絲電晶體114。記憶體單元110A及110B設置於同一列(亦即屬於同一個字元)並接收相同的字元選擇訊號WS1、寫入控制訊號PC1及寫入資料訊號PD1，但接收相異的位元線選擇訊號BS1及BS2。記憶體單元110A及110C設置於同一行，並接收相同的位元線選擇訊號BS1，但接收相異的字元線選擇訊號WS1及WS2、相異的寫入控制訊號PC1及PC2以及相異的寫入資料訊號PD1及PD2。
在記憶體單元110A的寫入操作期間，記憶體單元110A的反熔絲電晶體114會被擊穿而具有金氧半電容的功能，此時邏輯1的資料即會被寫入記憶體單元110A。在記憶體單元的讀取操作期間，記憶體單元110A所接收之字元線選擇訊號WS1為高電壓，而記憶體單元110A所接收到之位元線選擇訊號BS1為低電壓，因此記憶體單元110A之電晶體112會被對應地導通。如此一來，記憶體單元110A之電晶體112即可根據儲存在記憶體單元110A之反熔絲電晶體114中的資料產生讀取電流。而系統也可根據讀取電流的大小來判讀所儲存的資料為何。
然而，由於位於同一行之記憶體單元，如記憶體單元110A及110C，之電晶體112的第二端會相耦接，因此讀取電流必須直接對位於同一行之所有記憶體單元的寄生電容充電。由於反熔絲電晶體114所產生讀取電流相對較小，因此沿著一行記憶體單元所經之過長的充電路徑可能會造成相當程度的電流損耗，而拉長了自記憶體單元110A讀取資料的時間。尤其當記憶體單元是操作低電壓的環境時，這樣的問題還可能會更加的惡化。
本發明之一實施例提供一種記憶體單元。記憶體單元包含寫入選擇電晶體、接續閘極電晶體、反熔絲元件及讀取電路。寫入選擇電晶體具有第一端，第二端用以接收位元線寫入訊號，及控制端用以接收字元線寫入訊號。接續閘極電晶體具有第一端，第二端耦接至寫入選擇電晶體之第一端，及控制端用以接收接續控制訊號。反熔絲元件具有第一端用以接收反熔絲控制訊號，及第二端耦接至接續閘極電晶體之第一端。讀取電路耦接至接續閘極電晶體之第二端，及用以在記憶體單元之讀取操作期間根據位元線讀取訊號及選擇訊號形成讀取電流。
本發明之一實施例提供一種記憶體陣列。記憶體陣列包含第一記憶體單元及第二記憶體單元。第一記憶體單元包含第一選擇電晶體、第一接續閘極電晶體、第一反熔絲元件及第一讀取電路。
第一寫入選擇電晶體具有第一端，第二端用以接收第一位元線寫入訊號，及控制端用以接收第一字元線寫入訊號。第一接續閘極電晶體具有第一端，第二端耦接至第一寫入選擇電晶體之第一端，及控制端用以接收第一接續控制訊號。第一反熔絲元件具有第一端用以接收第一反熔絲控制訊號，及第二端耦接至第一接續閘極電晶體之第一端。第一讀取電路耦接至第一接續閘極電晶體之第二端，並用以在第一記憶體單元之讀取操作期間根據第一位元線讀取訊號及第一選擇訊號形成第一讀取電流。
第二記憶體單元包含第二選擇電晶體、第二接續閘極電晶體、第二反熔絲元件及第二讀取電路。第二寫入選擇電晶體具有第一端，第二端用以接收第二位元線寫入訊號，及控制端耦接至第一寫入選擇電晶體之控制端。第二接續閘極電晶體具有第一端，第二端耦接至第二寫入選擇電晶體之第一端，及控制端耦接至第一接續閘極電晶體之控制端。第二反熔絲元件具有第一端耦接至第一反熔絲元件之第一端，及第二端耦接至第二接續閘極電晶體之第一端。第二讀取電路耦接至第二接續閘極電晶體之第二端，並用以在第二記憶體單元之讀取操作期間根據第二位元線讀取訊號及第二選擇訊號形成第二讀取電流。
第2圖為本發明一實施例之記憶體單元200的示意圖。記憶體單元200包含寫入選擇電晶體210、接續閘極電晶體220、反熔絲變容230(反熔絲元件)及讀取電路240。
寫入選擇電晶體210可具有第一端D1、第二端S1及控制端G1。寫入選擇電晶體210之第二端S1可用以接收位元線寫入訊號BLP，而寫入選擇電晶體210之控制端G1則可用以接收字元線寫入訊號WLP。接續閘極電晶體220可具有第一端D2、第二端S3及控制端G2。接續閘極電晶體220之第二端S2耦接於寫入選擇電晶體210之第一端D1，而接續閘極電晶體220的控制端G2可用以接收接續控制訊號FL。反熔絲變容230可具有第一端G3及第二端S3。反熔絲變容230的第一端G3可用以接收反熔絲控制訊號AF，而反熔絲變容230的第二端S3耦接至接續閘極電晶體220的第一端D2。讀取電路240可耦接至接續閘極電晶體220的第二端S2，並可在記憶體單元200的讀取操作期間，根據位元線讀取訊號BLR及選擇訊號SL產生讀取電流Iread 。
第3圖為本發明一實施例之寫入選擇電晶體210、接續閘極電晶體220及反熔絲變容230的結構圖。在第3圖中，寫入選擇電晶體210、接續閘極電晶體220及反熔絲變容230可設置於同一P井區P-well，而P井區P-well則設置於P型基底P-sub上，反熔絲變容可為金氧半電晶體，具有形成於金氧半電晶體之源極S3(亦即反熔絲變容230之第二端S3)以及金氧半電晶體之汲極D3之間的源/汲極延伸區E3，且源/汲極延伸區E3可用以在其金氧半電晶體之源極S3及汲極D3之間形成短路。在此情況下，反熔絲變容230的第一端G3即為其金氧半電晶體的閘極G3。由於金氧半電晶體的閘極G3是形成源/汲極延伸區E3的正上方，因此反熔絲變容230可不具有通道，且反熔絲變容230的氧化層Ox3可在寫入操作的期間被適當地擊穿。然而，本發明並不以第3圖所示的結構限定反熔絲變容230的結構。在本發明的其他實施例中，亦可根據其他結構形成反熔絲變容230。
此外，在本發明的部分實施例中，由於記憶體單元200可針對低電壓的讀取操作做設計，所以最好能夠使接續閘極電晶體220具有較低的臨界電壓。因此，接續閘極電晶體可以原生性半導體元件、短通道半導體元件或變容來實作。
再者，於本發明的部分實施例中，由於寫入選擇電晶體210可能會與核心裝置一起操作，而反熔絲變容230則可能會與輸入/輸出裝置一起操作，因此源/汲極延伸區E3的深度可能會較源/汲極延伸區E1的深度還深，使得反熔絲變容230能夠承受輸入/輸出裝置的高壓。源/汲極延伸區E2靠近接續閘極電晶體220之第一端D2的部分可與源/汲極延伸區E3具有相同的深度，而源/汲極延伸區E2靠近接續閘極電晶體220之第二端S2的部分可與源/汲極延伸區E3或源/汲極延伸區E1具有相同的深度。
在本發明的部分實施例中，讀取電路240可包含讀取電晶體242。讀取電晶體242可包含第一端、第二端及控制端。讀取電晶體242的第一端可用以接收位元線讀取訊號BLR，讀取電晶體242的第二端用以接收選擇訊號SL，而讀取電晶體242的控制端耦接於接續閘極電晶體220之第二端S2。
第4圖為記憶體單元200之讀取操作期間，位元線寫入訊號BLP、字元線寫入訊號WLP、接續控制訊號FL、反熔絲控制訊號AF、位元線讀取訊號BLR及選擇訊號SL之電壓的示意圖。
在記憶體單元200的讀取操作期間，位元線寫入訊號BLP可為第一電壓V1，接續控制訊號FL可為第二電壓V2，反熔絲控制訊號AF可為第二電壓V2，位元線讀取訊號BLR可為第二電壓V2，而選擇訊號SL可為第一電壓V1。第一電壓V1可為系統低電壓，如地電壓，而第二電壓V2可為高於第一電壓V1的系統高電壓。在本發明的部分實施例中，第一電壓可為0V，而第二電壓可為1.2V。
如此一來，在記憶體單元200的讀取操作期間，接續閘極電晶體220即可導通，並可根據儲存在反熔絲變容230中的資料產生充電電流IC 。如果儲存在反熔絲變容230中的資料為邏輯1，則充電電流IC 會進一步導通讀取電晶體242以形成讀取電流Iread 。如果儲存在反熔絲變容230中的資料為邏輯0，則讀取電晶體242將不會被充電電流IC 導通。 因此，透過觀察讀取電流Iread ，即可判斷儲存在記憶體單元200中的資料的邏輯位準。
然而，由於在讀取電晶體242之控制端的寄生電容間會產生位移電流，因此即便儲存在記憶體單元200中的資料為邏輯0，讀取電晶體242還是有可能會被導通。舉例來說，若在讀取電晶體242之控制端的寄生電容為C1，在接續閘極電晶體220之控制端的寄生電容為C2，在反熔絲變容230之控制端的的寄生電容為C3，且讀取電晶體242之控制端的初始電壓不小於，則讀取電晶體242最終就有可能在沒有充電電流Ic 的情況下，被位移電流導通。在此情況下，系統即必須在讀取電流Iread 將位於同一行之記憶體單元的寄生電容充電完成之後，並在讀取電晶體242被位移電流Ic 導通之前，判斷資料的邏輯位準；而要在如此狹窄的時間區間內完成讀取操作並不容易。
因此，在記憶體單元200的讀取操作期間，字元線寫入訊號WLP可先施予第二電壓V2，然後再施予第一電壓V1。也就是說，在記憶體單元200的讀取操作期間，寫入選擇電晶體210會先被導通以對讀取電晶體242之控制端的寄生電容進行放電，接著再被截止。如此一來，讀取電晶體242被意外導通的機率即可被減低。
第5圖為記憶體單元200之寫入操作期間，位元線寫入訊號BLP、字元線寫入訊號WLP、接續控制訊號FL、反熔絲控制訊號AF、位元線讀取訊號BLR及選擇訊號SL之電壓的示意圖。
在記憶體單元200的寫入操作期間，位元線寫入訊號BLP可為第一電壓V1，字元線寫入訊號WLP可為第二電壓V2，接續控制訊號FL可為介於第二電壓V2及第三電壓V3之間的電壓，反熔絲控制訊號AF可為介於兩倍之第二電壓V2，即，及第三電壓V3之間的電壓，較佳為第三電壓V3。第三電壓V3高於第二電壓V2。在本發明的部分實施例中，第三電壓V3可為第二電壓V2的三至五倍，而接續控制訊號FL可為、或。舉例來說，當第三電壓V3為6V，第二電壓V2為1.2V時，接續控制訊號FL可為2.5V。
如此一來，寫入選擇電晶體210和接續閘極電晶體220即會被導通，而反熔絲變容230即會在記憶體單元200的寫入操作期間被高電壓差擊穿。此外，在記憶體單元200的寫入操作期間，位元線讀取訊號BLR和選擇訊號SL可皆為第一電壓V1
由於充電電流Ic 只需要觸發讀取電路240以形成讀取電流Iread ，因此利用反熔絲變容230所形成之小充電電流在經過較長之充電路徑後會被耗損的問題即可獲得改善。此外，由於讀取電流Iread 是由被導通的讀取電晶體242所形成，讀取電流Iread 也可較充電電流Ic 來得大，因此可縮短自記憶體單元200讀取資料的時間。
第6圖為本發明一實施例之記憶體陣列40的示意圖。記憶體陣列40可包含第一記憶體單元400A、第二記憶體單元400B。第一記憶體單元400A及第二記憶體單元400B是設置於記憶體陣列40中的同一列(亦即位於同一字元當中)，也就是說，第一記憶體單元400A與第二記憶體單元400B可儲存記憶體陣列40中同一個字元中不同位元的資料。再者，第一記憶體單元400A及第二記憶體單元400B可具有與記憶體單元200相同的結構。
第一記憶體單元400A包含第一寫入選擇電晶體410A、第一寫入選擇電晶體420A、第一反熔絲元件430A及第一讀取電路440A。第一寫入選擇電晶體410A可具有第一端、第二端及控制端，第一寫入選擇電晶體410A的第二端可用以接收第一位元線寫入訊號BLP1，而第一寫入選擇電晶體410A的控制端可用以接收第一字元線寫入訊號WLP1。第一接續閘極電晶體420A具有第一端、第二端及控制端，第一接續閘極電晶體420A的第二端耦接至第一寫入選擇電晶體410A之第一端，而第一接續閘極電晶體420A的控制端用以接收第一接續控制訊號FL1。第一反熔絲元件430A具有第一端及控制端，第一反熔絲元件430A的第一端可用以接收第一反熔絲控制訊號AF1，而第一反熔絲元件430A的第二端耦接至第一接續閘極電晶體420A之第一端。第一讀取電路440A可包含讀取電晶體442A，具有第一端、第二端及控制端。讀取電晶體442A的第一端可用以接收第一位元線讀取訊號BLR1，讀取電晶體442A的第二端可用以接收第一選擇訊號SL1，而讀取電晶體442A的控制端耦接至第一接續閘極電晶體420A之第二端。
第二記憶體單元400B包含第二寫入選擇電晶體410B、第二寫入選擇電晶體420B、第二反熔絲元件430B及第二讀取電路440B。第二寫入選擇電晶體410B可具有第一端、第二端及控制端，第二寫入選擇電晶體410B的第二端用以接收第二位元線寫入訊號BLP2，而第二寫入選擇電晶體410B的控制端耦接至第一寫入選擇電晶體410A之控制端。第二接續閘極電晶體420B具有第一端、第二端及控制端，第二接續閘極電晶體420B的第二端耦接至第二寫入選擇電晶體410B之第一端，而第二接續閘極電晶體420B的控制端耦接至第一接續閘極電晶體420A之控制端。第二反熔絲元件430B具有第一端及第二端，第二反熔絲元件430B的第一端耦接至第一反熔絲元件430A之第一端，而第二反熔絲元件430B的第二端耦接至第二接續閘極電晶體420B之第一端。第二讀取電路440B可包含讀取電晶體442B，具有第一端、第二端及控制端。讀取電晶體442B的第一端可用以接收第二位元線讀取訊號BLR2，讀取電晶體442B的第二端可用以接收第二選擇訊號SL2，而讀取電晶體442B的控制端耦接至第二接續閘極電晶體420B之第二端。
第一記憶體單元400A可與記憶體單元200根據相同的原理來操作。第7圖為記憶體陣列40於第一記憶體單元400A之讀取操作期間的所接收的控制訊號電壓示意圖。
在第一記憶體單元的讀取操作期間，第一位元線寫入訊號BLP可為第一電壓V1，第一字元線寫入訊號WLP1可先施予第二電壓V2，然後再施予第一電壓V1，第一接續控制訊號FL1可為第二電壓V2，第一反熔絲控制訊號AF1可為第二電壓V2，第一位元線讀取訊號BLR1可為第二電壓V2，而第一選擇訊號SL1可為第一電壓V1。
然而，由於記憶體單元400A及400B是設置於記憶體陣列40之同一列(於同一字元內)，因此記憶體單元400A及400B會接收到相同的第一字元線寫入訊號WLP1、第一接續控制訊號FL1及第一反熔絲控制訊號AF1。為避免第二記憶體單元400B在第一記憶體單元400A的讀取操作期間，意外地輸出讀取電流，第二位元線寫入訊號BLP2可為第一電壓V1，第二位元線讀取訊號BLR2可為第一電壓V1，而第二選擇訊號SL2可為第一電壓V1，因此在第一記憶體單元400A的讀取操作期間，第二讀取記憶體442B即不會產生讀取電流。
此外，第8圖為記憶體陣列40於被選取之第一記憶體單元400A之寫入操作期間的所接收的控制訊號電壓示意圖。在第一記憶體單元400A的寫入操作期間，第一位元線寫入訊號BLP1可為第一電壓V1，第一字元線寫入訊號WLP1可為第二電壓V2，第一接續控制訊號FL1可為介於第二電壓V2及第三電壓V3之間的電壓，如、或。第一反熔絲控制訊號AF1可為介於第二電壓V2之兩倍及第三電壓V3之間的電壓，且較佳地為第三電壓V3。第二位元線寫入訊號BLP2可為第二電壓V2。由於第二位元線寫入訊號BLP2為第二電壓V2，第二記憶體單元400B在第一記憶體單元400A的寫入操作期間將不會被寫入資料。
在第6圖中，記憶體陣列40還可包含第三記憶體單元400C，第三記憶體單元400C與第一記憶體單元400A設置於同一行中，也就是說第一記憶體單元400A及第三記憶體單元400C可分屬記憶體陣列40中的不同字元。第三記憶體單元400C可包含第三寫入選擇電晶體410C、第三接續閘極電晶體420C、第三反熔絲元件430C及第三讀取電路440C。第三寫入選擇電晶體410C具有第一端、第二端及控制端，第三寫入選擇電晶體410C的第二端耦接至第一寫入選擇電晶體410A之第二端，而第三寫入選擇電晶體410C的控制端用以接收第二字元線寫入訊號WLP2。第三接續閘極電晶體420C具有第一端、第二端及控制端，第三接續閘極電晶體420C的第二端耦接至第三寫入選擇電晶體410C之第一端，而第三接續閘極電晶體420C的控制端用以接收第二接續控制訊號FL2。第三反熔絲元件430C具有第一端及第二端，第三反熔絲元件430C的第一端用以接收第二反熔絲控制訊號AF2，而第三反熔絲元件430C的第二端耦接至第三接續閘極電晶體420C之第一端。第三讀取電路440C包含第三讀取電晶體442C，具有第一端、第二端及控制端。第三讀取電晶體442C的第一端耦接至第一讀取電晶體442A之第一端，第三讀取電晶體442C的第二端耦接至第一讀取電晶體442A之第二端，而第三讀取電晶體442C的控制端耦接至第三接續閘極電晶體420C之第二端。
為避免第三記憶體單元400C在第一記憶體單元400A的讀取操作期間意外地輸出讀取電流，在第7圖中，在第一記憶體單元400A的讀取操作期間，第二字元線寫入訊號WLP2可為第一電壓V1，第二接續控制訊號FL2可為第二電壓V2，而第二反熔絲控制訊號AF2可為第一電壓V1。由於第二反熔絲控制訊號AF2為第一電壓V1，在第一記憶體單元400A的讀取操作期間第三記憶體單元400C即不會輸出讀取電流。
此外，如第8圖所示，在第一記憶體單元400的寫入操作期間，第二字元線寫入訊號WLP2可為第一電壓V1，第二接續控制訊號FL2可為介於第二電壓V2至第三電壓V3的一半之間的電壓。第二反熔絲控制訊號AF2可為第一電壓V1。由於第三寫入選擇電晶體410C會被處於第一電壓V1之第二字元線寫入訊號WLP2及第二反熔絲控制訊號AF2截止，因此第三記憶體單元400C在第一記憶體單元400A的寫入操作期間將不會被寫入資料。此外，在本發明的部分實施例中，第一位元線讀取訊號BLR1、第一選擇訊號SL1、第二位元線讀取訊號BLR2及第二選擇訊號SL2在第一記憶體單元400A的寫入操作期間可皆為第一電壓V1。雖然在第6圖中，記憶體陣列40包含記憶體單元400A、400B及400C，然而在本發明並不限定於記憶體陣列包含兩個字元及在一字元中包含兩個記憶體單元。在本發明的其他實施例中，記憶體陣列40亦可在一字元中包含其他數量的記憶體單元，並可包含其他數量的字元。
此外，在本發明的部分實施例中，由於切換高電壓的控制訊號，如反熔絲控制訊號，可能會增加電路面積的需求，應盡量避免。因此可在讀取電路中利用讀取選擇電晶體來解決這個問題。
第9圖為本發明一實施例之適用於低電壓操作之記憶體單元500的示意圖。記憶體單元500包含寫入選擇電晶體210、接續閘極電晶體220、反熔絲變容230及讀取電路540。讀取電路540可包含讀取電晶體542及讀取選擇電晶體544。讀取電晶體542具有第一端、第二端及控制端，讀取電晶體542的第二端用以接收選擇訊號SL，而讀取電晶體542的控制端耦接於接續閘極電晶體220之第二端。讀取選擇電晶體544具有第一端、第二端及控制端，讀取選擇電晶體544的第一端用以接收位元線讀取訊號BLR，讀取選擇電晶體544的第二端耦接於讀取電晶體542之第一端，而讀取選擇電晶體544的控制端用以接收字元線讀取訊號WLR。
記憶體單元500的讀取操作可與記憶體單元200的讀取操作根據相同原理來操作，並使字元線讀取訊號WLR為第二電壓V2。也就是說，在記憶體單元500的讀取操作期間，讀取選擇電晶體544必須被導通以使讀取電路540得以輸出讀取電流Iread 。在此情況下，字元線讀取訊號WLR可用來選擇適當的記憶體單元以輸出讀取電流，因此可減少切換反熔絲控制訊號AF的操作。
第10圖為本發明一實施例之記憶體陣列60的示意圖。記憶體陣列60與記憶體陣列40可具有相似的架構並具有相似的操作原理。兩者的差別在於記憶體陣列60中，第一記憶體單元600A、第二記憶體單元600B及第三記憶體單元600C皆具有與記憶體單元500相同的架構，而非記憶體單元200的架構，且第一記憶體單元600A、第二記憶體單元600B及第三記憶體單元600C可共用相同的第一反熔絲控制訊號AF1。也就是說，第一反熔絲變容430A之第一端、第二反熔絲變容430B之第一端及第三反熔絲變容430C之第一端都會相耦接以接收相同的第一反熔絲控制訊號AF1。
第一讀取電路640A可包含第一讀取電晶體642A及第一讀取選擇電晶體644A。第一讀取電晶體642A具有第一端、第二端及控制端，第一讀取電晶體642A的第二端用以接收第一選擇訊號SL1，而第一讀取電晶體642A的控制端耦接於第一接續閘極電晶體420A之第二端。第一讀取選擇電晶體644A具有第一端、第二端及控制端，第一讀取選擇電晶體644A的第一端用以接收第一位元線讀取訊號BLR1，第一讀取選擇電晶體644A的第二端耦接於第一讀取電晶體642A之第一端，而第一讀取選擇電晶體644A的控制端用以接收第一字元線讀取訊號WLR1。
第二讀取電路640B可包含第二讀取電晶體642B及第二讀取選擇電晶體644B。第二讀取電晶體642B具有第一端、第二端及控制端，第二讀取電晶體642B的第二端用以接收第二選擇訊號SL2，而第二讀取電晶體642B的控制端耦接於第二接續閘極電晶體420B之第二端。第二讀取選擇電晶體644B具有第一端、第二端及控制端，第二讀取選擇電晶體644B的第一端用以接收第二位元線讀取訊號BLR2，第二讀取選擇電晶體644B的第二端耦接於第二讀取電晶體642B之第一端，而第二讀取選擇電晶體644B的控制端用以接收第一字元線讀取訊號WLR1。
第三讀取電路640C可包含第三讀取電晶體642C及第三讀取選擇電晶體644C。第三讀取電晶體642C具有第一端、第二端及控制端，第三讀取電晶體642C的第二端耦接於第一讀取電晶體642A的第二端，而第三讀取電晶體642C的控制端耦接於第三接續閘極電晶體420C之第二端。第三讀取選擇電晶體644C具有第一端、第二端及控制端，第三讀取選擇電晶體644C的第一端用以接收第一位元線讀取訊號BLR1，第三讀取選擇電晶體644C的第二端耦接於第三讀取電晶體642C之第一端，而第三讀取選擇電晶體644C的控制端用以接收第二字元線讀取訊號WLR2。
第一記憶體單元600A可與第一記憶單元400A根據相同的原理操作，也就是說，在第一記憶體單元600A的讀取操作期間，記憶體單元600A、600B及600C所接收到的訊號可與第7圖所示的訊號具有相同電壓。然而，由於記憶體單元600A、600B及600C會接收到相同的第一反熔絲控制訊號AF1，因此第一字元線讀取訊號WLR1可為第二電壓V2，而第二字元線讀取訊號WLR2可為第一電壓V1，如此一來，在第一記憶體單元600A的讀取操作期間，第一讀取選擇電晶體644A即會被導通並可輸出讀取電流Iread ，而第三讀取選擇電晶體644C則會被截止。
此外，在第一記憶體單元600A的寫入操作期間，記憶體單元600A、600B及600C所接收到的訊號可與第8圖所示的訊號具有相同電壓，且第一字元線讀取訊號WLR1為第一電壓V1，第二字元線讀取訊號WLR2為第一電壓V1。
如此一來，記憶體陣列60中的所有的記憶體單元都可以使用相同的反熔絲控制訊號，而不會影響到各個記憶體單元原來的讀取操作，並可以節省電路的面積。
在本發明的部分實施例中，記憶體單元中還可以加入緩衝變容以加強避免位移電流意外導通讀取電晶體的情況。第11圖為本發明一實施例之記憶體單元700的示意圖。記憶體單元700可與記憶體單元500具有相似的結構，而兩者的差別在於記憶體單元700可另包含緩衝變容750。緩衝變容750具有第一端及第二端，緩衝變容750的第一端耦接於接續閘極電晶體220的第二端，而緩衝變容750的第二端則可接收選擇訊號SL。
由於緩衝變容750可用以儲存其他寄生電容中的電荷，並降低讀取電晶體542之控制端的電壓，因此透過緩衝變容750即可進一步減少位移電流所帶來的影響。此外，若緩衝變容750的電容值越大，則讀取電晶體542之控制端的電壓也會越小，使得讀取電晶體更不容易被意外導通。如此一來，系統能夠讀取資料之邏輯位準的時間區間就可被拓寬。然而當資料為邏輯1時，緩衝變容750的大電容值也可能會增加充電電流導通讀取電晶體時所需的時間。因此應根據系統的需求，適當地選擇緩衝電容750的電容值。
綜上所述，本發明之實施例所提供的記憶體單元及記憶體陣列能夠透過讀取電晶體形成穩定的讀取電流，以縮短自記憶體單元中讀取資料的時間，並且能夠在讀取操作期間的初期先對寄生電容放電，以確保自記憶體單元中讀取資料的正確性。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
110A、110C、110C、200、400A、400B、400C、500、600A、600B、 600C、700‧‧‧記憶體單元 112‧‧‧電晶體 114‧‧‧反熔絲電晶體 PD1、PD2‧‧‧寫入資料訊號 PC1、PC2‧‧‧寫入控制訊號 WS1、WS2‧‧‧字元線選擇訊號 BS1、BS2‧‧‧位元線選擇訊號 210、410A、410B、410C‧‧‧寫入選擇電晶體 220、420A、420B、420C‧‧‧接續閘極電晶體 230、430A、430B、430C‧‧‧反熔絲變容 240、440A、440B、440C、540、640A、640B、640C‧‧‧讀取電路 242、442A、442B、442C、542、642A、642B、642C‧‧‧讀取電晶體 544、644A、644B、644C‧‧‧讀取選擇電晶體 750‧‧‧緩衝變容 S1‧‧‧寫入選擇電晶體之第一端 S2‧‧‧接續閘極電晶體之第一端 S3‧‧‧反熔絲變容之第一端 G1‧‧‧寫入選擇電晶體之控制端 G2‧‧‧接續閘極電晶體之控制端 G3‧‧‧反熔絲變容之控制端 D1‧‧‧寫入選擇電晶體之第二端 D2‧‧‧接續閘極電晶體之第二端 D3‧‧‧反熔絲變容之第二端 IC‧‧‧充電電流 Iread‧‧‧讀取電流 AF、AF1、AF2‧‧‧反熔絲控制訊號 FL、FL1、FL2‧‧‧接續控制訊號 WLP、WLP1、WLP2‧‧‧字元線寫入訊號 BLP、BLP1、BLP2‧‧‧位元線寫入訊號 SL、SL1、SL2‧‧‧選擇訊號 BLR、BLR1、BLR2‧‧‧位元線讀取訊號 WLR、WLR1、WLR2‧‧‧字元線讀取訊號 E1、E2、E3‧‧‧源/汲極延伸區 P-Well‧‧‧P井區 P-Sub‧‧‧基底 Ox3‧‧‧氧化層 V1‧‧‧第一電壓 V2‧‧‧第二電壓
V3‧‧‧第三電壓
40、60‧‧‧記憶體陣列
第1圖為先前技術之記憶體陣列的示意圖。 第2圖為本發明一實施例之記憶體單元的示意圖。 第3圖為第2圖之記憶體單元的結構圖。 第4圖為第2圖之記憶體單元之讀取操作期間的控制訊號電壓示意圖。 第5圖為第2圖之記憶體單元之寫入操作期間的控制訊號電壓示意圖。 第6圖為本發明一實施例之記憶體陣列的示意圖。 第7圖為第6圖之記憶體陣列於第一記憶體單元之讀取操作期間的控制訊號電壓示意圖。 第8圖為第6圖之記憶體陣列於第一記憶體單元之寫入操作期間的控制訊號電壓示意圖。 第9圖為本發明另一實施例之記憶體單元的示意圖。 第10圖為本發明另一實施例之記憶體陣列的示意圖。 第11圖為本發明另一實施例之記憶體單元的示意圖。
60‧‧‧記憶體陣列
600A、600B、600C‧‧‧記憶體單元
410A、410B、410C‧‧‧寫入選擇電晶體
420A、420B、420C‧‧‧接續閘極電晶體
430A、430B、430C‧‧‧反熔絲變容
640A、640B、640C‧‧‧讀取電路
642A、642B、642C‧‧‧讀取電晶體
644A、644B、644C‧‧‧讀取選擇電晶體
AF1‧‧‧反熔絲控制訊號
FL1、FL2‧‧‧接續控制訊號
WLP1、WLP2‧‧‧字元線寫入訊號
BLP1、BLP2‧‧‧位元線寫入訊號
SL1、SL2‧‧‧選擇訊號
BLR1、BLR2‧‧‧位元線讀取訊號
WLR1、WLR2‧‧‧字元線讀取訊號

Claims (18)

  1. 一種記憶體單元，包含：一寫入選擇電晶體，具有一第一端，一第二端用以接收一位元線寫入訊號，及一控制端用以接收一字元線寫入訊號；一接續閘極電晶體，具有一第一端，一第二端耦接至該寫入選擇電晶體之該第一端，及一控制端用以接收一接續控制訊號；一反熔絲元件，具有一第一端用以接收一反熔絲控制訊號，及一第二端耦接至該接續閘極電晶體之該第一端；及一讀取電路，耦接至該接續閘極電晶體之該第二端，及用以在該記憶體單元之一讀取操作期間根據一位元線讀取訊號及一選擇訊號形成一讀取電流；其中在該記憶體單元之該讀取操作期間，該位元線寫入訊號為一第一電壓，該字元線寫入訊號係先施予一第二電壓然後再施予該第一電壓，該接續控制訊號為該第二電壓，該反熔絲控制訊號為該第二電壓，該位元線讀取訊號為該第二電壓，該選擇訊號為該第一電壓，且該第二電壓高於該第一電壓。
  2. 如請求項1所述之記憶體單元，其中該讀取電路包含一讀取電晶體，具有一第一端用以接收該位元線讀取訊號，一第二端用以接收該選擇訊號，及一控制端耦接於該接續閘極電晶體之該第二端。
  3. 如請求項1所述之記憶體單元，其中在該記憶體單元之一寫入操作期間，該位元線寫入訊號為一第一電壓，該字元線寫入訊號為一第二電壓， 該接續控制訊號為介於該第二電壓及一第三電壓之間的一電壓，該反熔絲控制訊號為該第三電壓，且該第三電壓高於該第二電壓，該第二電壓高於該第一電壓。
  4. 如請求項1所述之記憶體單元，其中該讀取電路包含：一讀取電晶體，具有一第一端，一第二端用以接收該選擇訊號，及一控制端耦接於該接續閘極電晶體之該第二端；及一讀取選擇電晶體，具有一第一端用以接收該位元線讀取訊號，一第二端耦接於該讀取電晶體之該第一端，及一控制端用以接收一字元線讀取訊號；其中在該記憶體單元之該讀取操作期間，該字元線讀取訊號為該第二電壓。
  5. 如請求項4所述之記憶體單元，其中在該記憶體單元之一寫入操作期間，該位元線寫入訊號為該第一電壓，該字元線寫入訊號為該第二電壓，該接續控制訊號為介於該第二電壓及一第三電壓之間的一電壓，該反熔絲控制訊號為該第三電壓，該字元線讀取訊號為該第一電壓，及該第三電壓高於該第二電壓。
  6. 如請求項1所述之記憶體單元，其中該反熔絲元件係為一變容。
  7. 如請求項6所述之記憶體單元，其中該變容係為一金氧半電晶體，具有形成於該金氧半電晶體之一源極及一汲極之間的一源/汲極延伸區，且該源/汲極延伸區用以在該金氧半電晶體之該源極及該汲極之間形成短路。
  8. 一種記憶體單元，包含：一寫入選擇電晶體，具有一第一端，一第二端用以接收一位元線寫入訊號，及一控制端用以接收一字元線寫入訊號；一接續閘極電晶體，具有一第一端，一第二端耦接至該寫入選擇電晶體之該第一端，及一控制端用以接收一接續控制訊號；一反熔絲元件，具有一第一端用以接收一反熔絲控制訊號，及一第二端耦接至該接續閘極電晶體之該第一端；一讀取電路，耦接至該接續閘極電晶體之該第二端，及用以在該記憶體單元之一讀取操作期間根據一位元線讀取訊號及一選擇訊號形成一讀取電流；及一緩衝變容，具有一第一端耦接於該接續閘極電晶體之該第二端，及一第二端用以接收該選擇訊號。
  9. 如請求項1或8所述之記憶體單元，其中該接續閘極電晶體係以一原生性半導體元件或一短通道半導體元件實作。
  10. 一種記憶體陣列，包含：一第一記憶體單元，包含：一第一寫入選擇電晶體，具有一第一端，一第二端用以接收一第一位元線寫入訊號，及一控制端用以接收一第一字元線寫入訊號；一第一接續閘極電晶體，具有一第一端，一第二端耦接至該第一寫入選擇電晶體之該第一端，及一控制端用以接收一第一接續控制訊號；一第一反熔絲元件，具有一第一端用以接收一第一反熔絲控制訊號， 及一第二端耦接至該第一接續閘極電晶體之該第一端；及一第一讀取電路，耦接至該第一接續閘極電晶體之該第二端，及用以在該第一記憶體單元之一讀取操作期間根據一第一位元線讀取訊號及一第一選擇訊號形成一第一讀取電流，該第一讀取電路包含一第一讀取電晶體，具有一第一端用以接收該第一位元線讀取訊號，一第二端用以接收該第一選擇訊號，及一控制端耦接於該第一接續閘極電晶體之該第二端；一第二記憶體單元，包含：一第二寫入選擇電晶體，具有一第一端，一第二端用以接收一第二位元線寫入訊號，及一控制端耦接至該第一寫入選擇電晶體之該控制端；一第二接續閘極電晶體，具有一第一端，一第二端耦接至該第二寫入選擇電晶體之該第一端，及一控制端耦接至該第一接續閘極電晶體之該控制端；一第二反熔絲元件，具有一第一端耦接至該第一反熔絲元件之該第一端，及一第二端耦接至該第二接續閘極電晶體之該第一端；及一第二讀取電路，耦接至該第二接續閘極電晶體之該第二端，及用以在該第二記憶體單元之一讀取操作期間根據一第二位元線讀取訊號及一第二選擇訊號形成一第二讀取電流，該第二讀取電路包含一第二讀取電晶體，具有一第一端用以接收該第二位元線讀取訊號，一第二端用以接收該第二選擇訊號，及一控制端耦接於該第二接續閘極電晶體之該第二端；及一第三記憶體單元，包含：一第三寫入選擇電晶體，具有一第一端，一第二端耦接至該第一寫入 選擇電晶體之該第二端，及一控制端用以接收一第二字元線寫入訊號；一第三接續閘極電晶體，具有一第一端，一第二端耦接至該第三寫入選擇電晶體之該第一端，及一控制端用以接收一第二接續控制訊號；一第三反熔絲元件，具有一第一端用以接收一第二反熔絲控制訊號，及一第二端耦接至該第三接續閘極電晶體之該第一端；及一第三讀取電路，包含一第三讀取電晶體，具有一第一端耦接至該第一讀取電晶體之該第一端，一第二端耦接至該第一讀取電晶體之該第二端，及一控制端耦接至該第三接續閘極電晶體之該第二端；其中在該第一記憶體單元之該讀取操作期間，該第一位元線寫入訊號為一第一電壓，該第一字元線寫入訊號係先施予一第二電壓然後再施予該第一電壓，該第一接續控制訊號為該第二電壓，該第一反熔絲控制訊號為該第二電壓，該第一位元線讀取訊號為該第二電壓，該第一選擇訊號為該第一電壓，該第二位元線寫入訊號為該第一電壓，該第二位元線讀取訊號為該第一電壓，該第二選擇訊號為該第一電壓，且該第二電壓高於該第一電壓。
  11. 如請求項10所述之記憶體陣列，其中在該第一記憶體單元之一寫入操作期間，該第一位元線寫入訊號為該第一電壓，該第一字元線寫入訊號為該第二電壓，該第一接續控制訊號為介於該第二電壓及一第三電壓之間的一電壓，該第一反熔絲控制訊號為該第三電壓，該第二位元線寫入訊號為該第二電壓，且該第三電壓高於該第二電壓。
  12. 如請求項11所述之記憶體陣列，其中在該第一記憶體單元之該寫入操作期間，該第二字元線寫入訊號為該第一電壓，該第二接續控制訊號為介於該第二電壓及該第三電壓之間的一電壓，及該第二反熔絲控制訊號為該第一電壓。
  13. 如請求項10所述之記憶體陣列，其中在該第一記憶體單元之該讀取操作期間，該第二字元線寫入訊號為該第一電壓，該第二接續控制訊號為該第二電壓，及該第二反熔絲控制訊號為該第一電壓。
  14. 一種記憶體陣列，包含：一第一記憶體單元，包含：一第一寫入選擇電晶體，具有一第一端，一第二端用以接收一第一位元線寫入訊號，及一控制端用以接收一第一字元線寫入訊號；一第一接續閘極電晶體，具有一第一端，一第二端耦接至該第一寫入選擇電晶體之該第一端，及一控制端用以接收一第一接續控制訊號；一第一反熔絲元件，具有一第一端用以接收一第一反熔絲控制訊號，及一第二端耦接至該第一接續閘極電晶體之該第一端；及一第一讀取電路，耦接至該第一接續閘極電晶體之該第二端，及用以在該第一記憶體單元之一讀取操作期間根據一第一位元線讀取訊號及一第一選擇訊號形成一第一讀取電流，該第一讀取電路包含：一第一讀取電晶體，具有一第一端，一第二端用以接收該第一選擇訊號，及一控制端耦接於該第一接續閘極電晶體之該第二端；及一第一讀取選擇電晶體，具有一第一端用以接收該第一位元線讀取訊 號，一第二端耦接於該第一讀取電晶體之該第一端，及一控制端用以接收一第一字元線讀取訊號；一第二記憶體單元，包含：一第二寫入選擇電晶體，具有一第一端，一第二端用以接收一第二位元線寫入訊號，及一控制端耦接至該第一寫入選擇電晶體之該控制端；一第二接續閘極電晶體，具有一第一端，一第二端耦接至該第二寫入選擇電晶體之該第一端，及一控制端耦接至該第一接續閘極電晶體之該控制端；一第二反熔絲元件，具有一第一端耦接至該第一反熔絲元件之該第一端，及一第二端耦接至該第二接續閘極電晶體之該第一端；及一第二讀取電路，耦接至該第二接續閘極電晶體之該第二端，及用以在該第二記憶體單元之一讀取操作期間根據一第二位元線讀取訊號及一第二選擇訊號形成一第二讀取電流，該第二讀取電路包含：一第二讀取電晶體，具有一第一端，一第二端用以接收該第二選擇訊號，及一控制端耦接於該第二接續閘極電晶體之該第二端；及一第二讀取選擇電晶體，具有一第一端用以接收該第二位元線讀取訊號，一第二端耦接於該第二讀取電晶體之該第一端，及一控制端用以接收該第一字元線讀取訊號；及一第三記憶體單元，包含：一第三寫入選擇電晶體，具有一第一端，一第二端耦接至該第一寫入選擇電晶體之該第二端，及一控制端用以接收一第二字元線寫入訊號；一第三接續閘極電晶體，具有一第一端，一第二端耦接至該第三寫入 選擇電晶體之該第一端，及一控制端用以接收一第二接續控制訊號；一第三反熔絲元件，具有一第一端耦接至該第一反熔絲元件之該第一端，及一第二端耦接至該第三接續閘極電晶體之該第一端；及一第三讀取電路，包含：一第三讀取電晶體，具有一第一端，一第二端耦接至該第一讀取電晶體之該第二端，及一控制端耦接於該第三接續閘極電晶體之該第二端；及一第三讀取選擇電晶體，具有一第一端耦接至該第一讀取選擇電晶體之該第一端，一第二端耦接於該第三讀取電晶體之該第一端，及一控制端用以接收一第二字元線讀取訊號；其中在該第一記憶體單元之該讀取操作期間，該第一位元線寫入訊號為一第一電壓，該第一字元線寫入訊號係先施予一第二電壓然後再施予該第一電壓，該第一接續控制訊號為該第二電壓，該第一反熔絲控制訊號為該第二電壓，該第一位元線讀取訊號為該第二電壓，該第一字元線讀取訊號為該第二電壓，該第一選擇訊號為該第一電壓，該第二位元線寫入訊號為該第一電壓，該第二位元線讀取訊號為該第一電壓，該第二選擇電壓為該第一電壓，該第二字元線寫入訊號為該第一電壓，該第二接續控制訊號為該第二電壓，該第二字元線讀取訊號為該第一電壓，且該第二電壓高於該第一電壓。
  15. 如請求項14所述之記憶體陣列，其中在該第一記憶體單元之一寫入操作期間，該第一位元線寫入訊號為該第一電壓，該第一字元線寫入訊號 為該第二電壓，該第一接續控制訊號為介於該第二電壓及一第三電壓之間的一電壓，該第一反熔絲控制訊號為該第三電壓，該第二位元線寫入訊號為該第二電壓，該第二字元線寫入訊號為該第一電壓，該第二接續控制訊號為介於該第二電壓及該第三電壓之間的一電壓，且該第三電壓高於該第二電壓。
  16. 如請求項10或14所述之記憶體陣列，其中該第一反熔絲元件、該第二反熔絲元件及該第三反熔絲元件之任一元件係為一金氧半電晶體，具有形成於該金氧半電晶體之一源極及一汲極之間的一源/汲極延伸區，且該源/汲極延伸區用以在該金氧半電晶體之該源極及該汲極之間形成短路。
  17. 如請求項10或14所述之記憶體陣列，其中該第一接續閘極電晶體、該第二接續閘極電晶體及該第三接續閘極電晶體之任一接續閘極電晶體係以一原生性半導體元件或一短通道半導體元件實作。
  18. 一種記憶體陣列，包含：一第一記憶體單元，包含：一第一寫入選擇電晶體，具有一第一端，一第二端用以接收一第一位元線寫入訊號，及一控制端用以接收一第一字元線寫入訊號；一第一接續閘極電晶體，具有一第一端，一第二端耦接至該第一寫入選擇電晶體之該第一端，及一控制端用以接收一第一接續控制訊號；一第一反熔絲元件，具有一第一端用以接收一第一反熔絲控制訊號，及一第二端耦接至該第一接續閘極電晶體之該第一端； 一第一讀取電路，耦接至該第一接續閘極電晶體之該第二端，及用以在該第一記憶體單元之一讀取操作期間根據一第一位元線讀取訊號及一第一選擇訊號形成一第一讀取電流；及一緩衝變容，具有一第一端耦接於該第一接續閘極電晶體之該第二端，及一第二端用以接收該第一選擇訊號；及一第二記憶體單元，包含：一第二寫入選擇電晶體，具有一第一端，一第二端用以接收一第二位元線寫入訊號，及一控制端耦接至該第一寫入選擇電晶體之該控制端；一第二接續閘極電晶體，具有一第一端，一第二端耦接至該第二寫入選擇電晶體之該第一端，及一控制端耦接至該第一接續閘極電晶體之該控制端；一第二反熔絲元件，具有一第一端耦接至該第一反熔絲元件之該第一端，及一第二端耦接至該第二接續閘極電晶體之該第一端；及一第二讀取電路，耦接至該第二接續閘極電晶體之該第二端，及用以在該第二記憶體單元之一讀取操作期間根據一第二位元線讀取訊號及一第二選擇訊號形成一第二讀取電流。
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