TWI588943B - 非揮發性記憶體 - Google Patents

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TWI588943B TW105135211A TW105135211A TWI588943B TW I588943 B TWI588943 B TW I588943B TW 105135211 A TW105135211 A TW 105135211A TW 105135211 A TW105135211 A TW 105135211A TW I588943 B TWI588943 B TW I588943B
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徐德訓
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力旺電子股份有限公司
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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Description

非揮發性記憶體
本發明是有關於一種記憶體，且特別是有關於一種非揮發性記憶體。
當半導體進入深次微米(Deep Sub-Micron)的製程時，元件的尺寸逐漸縮小，對於記憶體元件而言，也就是代表記憶胞尺寸愈來愈小。另一方面，隨著資訊電子產品需要處理、儲存的資料日益增加，在這些資訊電子產品中所需的記憶體容量也就愈來愈大。對於這種尺寸變小而記憶體容量卻需要增加的情形，如何製造尺寸縮小、高積集度，又能兼顧其品質的記憶體元件是產業的一致目標。
非揮發性記憶體元件由於具有使存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。
一種習知的非揮發性記憶體，由選擇電晶體與浮置閘極電晶體所構成。由於只需要形成一層多晶矽，因此此種非揮發性記憶體的製程可以與互補式金氧半導體電晶體的製程整合在一起，而能夠減少製造成本。
然而，在習知的非揮發性記憶體中，一般是採用輸入輸出元件來作為選擇電晶體，因此無法以低電力(low power)與高速(high speed)的方式進行操作非揮性記憶體。
此外，若為了達成低電力與高速操作，而採用邏輯元件(core device)來作為選擇電晶體，則在對非揮發性記憶體進行程式化操作時，會對導致選擇電晶體承受過大應力(stress)，而造成氧化層崩潰(oxide breakdown)的情況。
本發明提供一種非揮發性記憶體，其可有效地降低選擇電晶體所承受到的應力。
本發明提出一種非揮發性記憶體，包括基底、浮置閘極電晶體、選擇電晶體與應力釋放電晶體。浮置閘極電晶體、選擇電晶體與應力釋放電晶體設置於基底上且彼此串接。應力釋放電晶體位於浮置閘極電晶體與選擇電晶體之間。應力釋放電晶體具有由式(1)所示的應力釋放比。 應力釋放比=應力釋放電晶體的通道長度/應力釋放電晶體的閘介電層厚度   (1) 應力釋放比的下限值由進行程式化操作時，非選定的非揮發性記憶體的應力釋放電晶體的可承受汲極側電壓所決定。應力釋放比的上限值由進行讀取操作時，選定的非揮發性記憶體的可讀取汲極電流所決定。
依照本發明的一實施例所述，在非揮發性記憶體中，浮置閘極電晶體、選擇電晶體與應力釋放電晶體例如是藉由共用摻雜區而進行串接。
依照本發明的一實施例所述，在非揮發性記憶體中，應力釋放比例如是15至35。
依照本發明的一實施例所述，在非揮發性記憶體中，浮置閘極電晶體包括浮置閘極、第一摻雜區、第二摻雜區與第一介電層。浮置閘極設置於基底上。第一摻雜區與第二摻雜區分別設置於浮置閘極兩側的基底中。第一介電層設置於浮置閘極與基底之間。選擇電晶體包括選擇閘極、第三摻雜區、第四摻雜區與第二介電層。選擇閘極設置於基底上。第三摻雜區與第四摻雜區分別設置於選擇閘極兩側的基底中。第二介電層設置於選擇閘極與基底之間。應力釋放電晶體包括應力釋放閘極、第二摻雜區、第三摻雜區與第三介電層。應力釋放閘極設置於基底上。第二摻雜區位於浮置閘極與應力釋放閘極之間，且第三摻雜區位於選擇閘極與應力釋放閘極之間。第三介電層設置於應力釋放閘極與基底之間。
依照本發明的一實施例所述，在非揮發性記憶體中，更包括第一接觸窗與第二接觸窗。第一接觸窗連接至選擇閘極，以提供第一電壓至選擇閘極。第二接觸窗連接至應力釋放閘極，以提供第二電壓至應力釋放閘極。
依照本發明的一實施例所述，在非揮發性記憶體中，第一電壓與第二電壓可為相同或不同。
依照本發明的一實施例所述，在非揮發性記憶體中，應力釋放閘極下方的通道長度例如是小於輸入輸出元件(I/O device)的設計規則(design rule)的最小通道長度。
依照本發明的一實施例所述，在非揮發性記憶體中，第一介電層的厚度例如是大於第二介電層的厚度。
依照本發明的一實施例所述，在非揮發性記憶體中，第三介電層的厚度例如是大於第二介電層的厚度。
依照本發明的一實施例所述，在非揮發性記憶體中，第二摻雜區與第三摻雜區例如是浮置摻雜區。
依照本發明的一實施例所述，在非揮發性記憶體中，第一摻雜區至第四摻雜區例如是相同的導電型。
依照本發明的一實施例所述，在非揮發性記憶體中，更可包括至少一第一井區，設置於基底中。第一摻雜區至第四摻雜區位於第一井區中。
依照本發明的一實施例所述，在非揮發性記憶體中，第一摻雜區至第四摻雜區的導電型例如是不同於第一井區的導電型。
依照本發明的一實施例所述，在非揮發性記憶體中，更可包括第一電容器與第二電容器。第一電容器、第二電容器與浮置閘極電晶體分離設置且彼此耦接。
依照本發明的一實施例所述，在非揮發性記憶體中，第一電容器、第二電容器與浮置閘極電晶體例如是藉由共用浮置閘極而進行耦接。
依照本發明的一實施例所述，在非揮發性記憶體中，第一電容器包括浮置閘極、至少一第五摻雜區與第四介電層。第五摻雜區設置於浮置閘極兩側的基底中。第四介電層設置於浮置閘極與基底之間。第二電容器包括浮置閘極、至少一第六摻雜區與第五介電層。第六摻雜區設置於浮置閘極兩側的基底中。第五介電層設置於浮置閘極與基底之間。
依照本發明的一實施例所述，在非揮發性記憶體中，第四介電層的厚度與第五介電層的厚度例如是分別大於第二介電層的厚度。
依照本發明的一實施例所述，在非揮發性記憶體中，更可包括第二井區與第三井區。第二井區設置於基底中。第五摻雜區位於第二井區中。第三井區設置於基底中。第六摻雜區位於第三井區中。
依照本發明的一實施例所述，在非揮發性記憶體中，當第一井區、第二井區與第三井區中的相鄰兩個同為第一導電型時，第一井區、第二井區與第三井區中的同為第一導電型的相鄰兩個彼此之間例如是分離設置。
依照本發明的一實施例所述，在非揮發性記憶體中，在第一井區、第二井區與第三井區中的同為第一導電型的相鄰兩個之間更可包括具有第二導電型的第四井區，其中第二導電型與第一導電型為不同導電型。
依照本發明的一實施例所述，在非揮發性記憶體中，當第一井區、第二井區與第三井區中的相鄰兩個為不同導電型時，第一井區、第二井區與第三井區中的不同導電型的相鄰兩個例如是分離設置或彼此連接。
依照本發明的一實施例所述，在非揮發性記憶體中，第二電容器中的浮置閘極的面積例如是大於浮置閘極電晶體中的浮置閘極的面積與第一電容器中的浮置閘極的面積。
依照本發明的一實施例所述，在非揮發性記憶體中，浮置閘極電晶體中的浮置閘極的面積例如是大於第一電容器中的浮置閘極的面積。
基於上述，在本發明所提出的非揮發性記憶體，由於在浮置閘極電晶體與選擇電晶體之間具有應力釋放電晶體，因此在對非揮發性記憶體進行程式化操作時，可降低選擇電晶體所承受到的應力。如此一來，即便是在採用邏輯元件作為選擇電晶體來達成低電力與高速操作的情況下，可防止選擇電晶體產生氧化層崩潰的情況。此外，藉由使用上述應力釋放比的下限值與下限值的決定方式，可防止非選定的非揮發性記憶體的選擇電晶體產生氧化層崩潰的情況，且選定的非揮發性記憶體可防止讀取電流太低而無法讀取資料的情況發生。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為本發明一實施例的非揮發性記憶體的上視圖。在圖1中，為了清楚描述非揮發性記憶體的結構，省略繪示隔離結構與介電層。圖2A為沿著圖1中I-I’剖面線的剖面圖。圖2B為沿著圖1中II-II’剖面線的剖面圖。圖2C為沿著圖1中III-III’剖面線的剖面圖。
請同時參照圖1與圖2B，非揮發性記憶體10包括基底100、浮置閘極電晶體102、選擇電晶體104與應力釋放電晶體106。浮置閘極電晶體102、選擇電晶體104與應力釋放電晶體106設置於基底100上且彼此串接。應力釋放電晶體106位於浮置閘極電晶體102與選擇電晶體104之間，因此可藉由應力釋放電晶體106來降低在對非揮發性記憶體10進行操作時選擇電晶體104所承受的應力。浮置閘極電晶體102、選擇電晶體104與應力釋放電晶體106例如是藉由共用摻雜區而進行串接。
在此實施例中，非揮發性記憶體10可用以作為記憶體陣列中的一個記憶胞。非揮發性記憶體10可為選定的記憶胞(selected memory cell)或非選定的記憶胞(unselected memory cell)。在進行操作時，選定的記憶胞(selected memory cell)為進行操作的記憶胞，非選定的記憶胞為不進行操作的記憶胞。上述操作例如是程式化操作、抹除操作或讀取操作。
應力釋放電晶體106具有由式(1)所示的應力釋放比。應力釋放比等於應力釋放電晶體106的通道長度除上應力釋放電晶體106的閘介電層厚度。 應力釋放比=應力釋放電晶體的通道長度/應力釋放電晶體的閘介電層厚度   (1)
應力釋放比的下限值由進行程式化操作時，非選定的非揮發性記憶體10的應力釋放電晶體106的可承受汲極側電壓所決定。在進行程式化操作時，會對非選定的非揮發性記憶體10施加較高的汲極側電壓。因此，當應力釋放比的值低於下限值時，應力釋放電晶體106將無法有效地降低由較高的汲極側電壓所導致的較高的應力。如此一來，非選定的非揮發性記憶體10的選擇電晶體104將承受到的過大的應力，而使得選擇閘極漏電流(select gate leakage current)增加，且選擇電晶體104因產生氧化層崩潰而快速損壞。
應力釋放比的上限值由進行讀取操作時，選定的非揮發性記憶體10的可讀取汲極電流所決定。當應力釋放比的值高於上限值時，會使得汲極電流降低，而無法有效地讀取汲極電流。
在一實施例中，應力釋放比例如是15至35。在另一實施例中，應力釋放比例如是17至34。
基於上述可知，藉由使用上述應力釋放比的下限值與下限值的決定方式，可防止非選定的非揮發性記憶體10的選擇電晶體104產生氧化層崩潰的情況，且選定的非揮發性記憶體10可防止讀取電流太低而無法讀取資料的情況發生。
浮置閘極電晶體102包括浮置閘極108、摻雜區110、摻雜區112與介電層114。浮置閘極108設置於基底100上。在進行程式化操作時，電子會進入浮置閘極電晶體102中的浮置閘極108進行儲存。浮置閘極108的材料例如是摻雜多晶矽等導體材料。浮置閘極108的形成方法例如是化學氣相沉積法。
摻雜區110與摻雜區112分別設置於浮置閘極108兩側的基底100中。摻雜區110與摻雜區112例如是相同的導電型，分別可為N型摻雜區或P型摻雜區。摻雜區110與摻雜區112的形成方法例如是離子植入法。
介電層114設置於浮置閘極108與基底100之間。介電層114的材料例如是氧化矽。介電層114的形成方法例如是熱氧化法或化學氣相沉積法。
選擇電晶體104包括選擇閘極116、摻雜區118、摻雜區120與介電層122。選擇閘極116設置於基底100上。選擇閘極116的材料例如是摻雜多晶矽等導體材料。選擇閘極116的形成方法例如是化學氣相沉積法。
摻雜區118與摻雜區120分別設置於選擇閘極116兩側的基底100中。摻雜區118與摻雜區120例如是相同的導電型，分別可為N型摻雜區或P型摻雜區。在對非揮發性記憶體10進行操作時，摻雜區110可作為汲極使用，且摻雜區120可作為源極使用。摻雜區118與摻雜區120的形成方法例如是離子植入法。此外，摻雜區110、112、118、120例如是相同的導電型。
介電層122設置於選擇閘極116與基底100之間。介電層114的厚度例如是大於介電層122的厚度。介電層122的材料例如是氧化矽。介電層122的形成方法例如是熱氧化法或化學氣相沉積法。
應力釋放電晶體106包括應力釋放閘極124、摻雜區112、摻雜區118與介電層126，可用以釋放傳送到選擇電晶體104的部分應力，而降低選擇電晶體104所承受的應力。應力釋放閘極124設置於基底100上。應力釋放閘極124下方的通道長度例如是小於輸入輸出元件的設計規則的最小通道長度，而在摻雜區112與摻雜區118之間產生短通道效應，進而可使得應力釋放電晶體106的臨界電壓(threshold voltage，Vt)小於一般輸入輸出元件的臨界電壓。在一實施例中，應力釋放電晶體106的臨界電壓可為0。應力釋放閘極124的材料例如是摻雜多晶矽等導體材料。應力釋放閘極124的形成方法例如是化學氣相沉積法。
摻雜區112位於浮置閘極108與應力釋放閘極124之間，而使得應力釋放電晶體106與浮置閘極電晶體102可共用摻雜區112。此外，摻雜區118位於選擇閘極116與應力釋放閘極124之間，而使得應力釋放電晶體106與選擇電晶體104可共用摻雜區118。摻雜區112與摻雜區118例如是浮置摻雜區。
介電層126設置於應力釋放閘極124與基底100之間。介電層126可用以作為應力釋放電晶體106的閘介電層。介電層126的厚度例如是大於介電層122的厚度。介電層126的材料例如是氧化矽。介電層126的形成方法例如是熱氧化法或化學氣相沉積法。
非揮發性記憶體10更可包括至少一井區128，設置於基底100中。摻雜區110、112、118、120位於井區128中。井區128可為N型井區或P型井區。井區128的形成方法例如是離子植入法。摻雜區110、112、118、120的導電型例如是不同於井區128的導電型。在此實施例中，非揮發性記憶體10是以具有一個井區128為例來進行說明，亦即浮置閘極電晶體102、選擇電晶體104與應力釋放電晶體106均位於同一個井區128中，但本發明並不限於此。在其他實施例中，由於邏輯元件的井區與輸入輸出元件的井區亦可分開製作，因此當採用邏輯元件作為選擇電晶體104，且採用輸入輸出元件作為浮置閘極電晶體102與應力釋放電晶體106時，選擇電晶體104的井區與浮置閘極電晶體102與應力釋放電晶體106的井區亦可為不同井區。
非揮發性記憶體10更可包括接觸窗130、接觸窗132、接觸窗133與接觸窗135。接觸窗130連接至摻雜區110。接觸窗130可將摻雜區110耦接至位元線。接觸窗132連接至摻雜區120。接觸窗132可將摻雜區120耦接至源極線。接觸窗133連接至選擇閘極116，以提供第一電壓至選擇閘極116。接觸窗133可將選擇閘極116耦接至字元線。接觸窗135連接至應力釋放閘極124，以提供第二電壓至應力釋放閘極124。接觸窗135可將應力釋放閘極124耦接至應力釋放線。第一電壓與第二電壓可為相同或不同。當第一電壓與第二電壓為相同時，字元線與應力釋放線可彼此耦接或獨立控制。接觸窗130、接觸窗132、接觸窗133與接觸窗135可設置於介電層134中。接觸窗130、接觸窗132、接觸窗133與接觸窗135的材料例如是鎢、銅或鋁。接觸窗130、接觸窗132、接觸窗133與接觸窗135的形成方法例如是物理氣相沉積法。
請同時參照圖1、圖2A至圖2C，非揮發性記憶體10更可包括電容器136與電容器138。電容器136、電容器138與浮置閘極電晶體102分離設置且彼此耦接。電容器136、電容器138與浮置閘極電晶體102例如是藉由共用浮置閘極108而進行耦接。電容器138中的浮置閘極108的面積例如是大於浮置閘極電晶體102中的浮置閘極108的面積與電容器136中的浮置閘極108的面積。浮置閘極電晶體102中的浮置閘極108的面積例如是大於電容器136中的浮置閘極108的面積。
在此實施例中，電容器136與電容器138是以位於浮置閘極電晶體102的兩側為例來進行說明，然而本發明並不以此為限，只要電容器136、電容器138與浮置閘極電晶體102彼此耦接即屬於本發明所保護的範圍。舉例來說，亦可採用將浮置閘極電晶體102與電容器136設置於電容器138的兩側的配置方式。
電容器136包括浮置閘極108、摻雜區140、摻雜區142與介電層144。電容器136中的浮置閘極108可作為抹除閘極(erase gate)使用。在進行抹除操作時，電子可從電容器136中的浮置閘極108移出。
摻雜區140與摻雜區142設置於浮置閘極108兩側的基底100中。摻雜區140與摻雜區142可為相同或不同的導電型，分別可為N型摻雜區或P型摻雜區。摻雜區140與摻雜區142的形成方法例如是離子植入法。
介電層144設置於浮置閘極108與基底100之間。介電層144的厚度例如是大於介電層122的厚度。介電層144的材料例如是氧化矽。介電層144的形成方法例如是熱氧化法或化學氣相沉積法。
電容器138包括浮置閘極108、摻雜區146與介電層150。電容器138中的浮置閘極108可作為耦合閘極(coupling gate)使用。在對非揮發性記憶體10進行操作時，電容器138中的浮置閘極108可用以提供正確的電壓。
摻雜區146設置於浮置閘極108兩側的基底100中。在此實施例中，摻雜區146圍繞電容器138的浮置閘極108，而位於浮置閘極108兩側。摻雜區146可為N型摻雜區、P型摻雜區或N型與P型對接摻雜區(N-type and P-type butted doped region)。
介電層150設置於浮置閘極108與基底100之間。介電層150的厚度例如是大於介電層122的厚度。介電層150的材料例如是氧化矽。介電層150的形成方法例如是熱氧化法或化學氣相沉積法。
非揮發性記憶體10更可包括井區154與井區156。井區154設置於基底100中。摻雜區140與摻雜區142位於井區154中。井區156設置於基底100中。摻雜區146位於井區156中。井區154與井區156可為N型井區或P型井區。井區154與井區156的形成方法例如是離子植入法。
當井區128、井區154與井區156中的相鄰兩個同為第一導電型時，井區128、井區154與井區156中的同為第一導電型的相鄰兩個彼此之間例如是分離設置。此外，非揮發性記憶體10在井區128、井區154與井區156中的同為第一導電型的相鄰兩個之間更可包括具有第二導電型的井區158，其中第二導電型與第一導電型為不同導電型。當井區128、井區154與井區156中的相鄰兩個為不同導電型時，井區128、井區154與井區156中的不同導電型的相鄰兩個可為分離設置或彼此連接。在此實施例中，井區128、井區154與井區156是以相同導電型為例來進行說明。
非揮發性記憶體10更可包括隔離結構160。隔離結構160可設置於井區128、井區154與井區156外部的基底100中。隔離結構160例如是淺溝渠隔離結構。隔離結構160的材料例如是氧化矽。
非揮發性記憶體10更可包括接觸窗162、接觸窗164與接觸窗166。接觸窗162與接觸窗164分別連接至摻雜區140與摻雜區142。接觸窗162與接觸窗164可分別將摻雜區140與摻雜區142耦接至抹除線。接觸窗166連接至摻雜區146。接觸窗166可將摻雜區146耦接至控制線。接觸窗162、接觸窗164與接觸窗166可設置於介電層134中。接觸窗162、接觸窗164與接觸窗166的材料例如是鎢、銅或鋁。接觸窗162、接觸窗164與接觸窗166形成方法例如是物理氣相沉積法。
在一實施例中，在進行程式化操作、讀取操作與抹除操作時，對選定與非選定的非揮發性記憶體10(選定記憶胞與非選定記憶胞)所施加的電壓舉例說明如下表1所示，但本發明並不以此為限。非揮發性記憶體10中的浮置閘極電晶體102、選擇電晶體104與釋放電晶體106是以N型金氧半電晶體(NMOS transistor)為例來進行說明。
表1 <TABLE border="1" borderColor="#000000" width="_0003"><TBODY><tr><td>   </td><td> 記憶胞 </td><td> WL </td><td> SRL </td><td> EL </td><td> CL </td><td> SL </td><td> BL </td><td> P型 基底 </td></tr><tr><td> 程式化 操作 </td><td> 選定 </td><td> 0V </td><td> 0V </td><td> 10V </td><td> 10V </td><td> 0.6V </td><td> 0V </td><td> 0V </td></tr><tr><td> 非選定 </td><td> 0V </td><td> 0V </td><td> 10V </td><td> 10V </td><td> 0.6V </td><td> 4V </td><td> 0V </td></tr><tr><td> 讀取 操作 </td><td> 選定 </td><td> 0.6V </td><td> 0.6V </td><td> 0V </td><td> 0V </td><td> 0V </td><td> 0.6V </td><td> 0V </td></tr><tr><td> 非選定 </td><td> 0V </td><td> 0V </td><td> 0V </td><td> 0V </td><td> 0V </td><td> 0.6V </td><td> 0V </td></tr><tr><td> 抹除 操作 </td><td> 選定 </td><td> 0V </td><td> 0V </td><td> 10V </td><td> 0V </td><td> 0V </td><td> 0V </td><td> 0V </td></tr><tr><td> 非選定 </td><td> 0V </td><td> 0V </td><td> 0V </td><td> 0V </td><td> 0V </td><td> 0V </td><td> 0V </td></tr></TBODY></TABLE>※WL=字元線；SRL=應力釋放線；EL=抹除線；CL=控制線；SL=源極線；BL=位元線
圖3為本發明另一實施例的非揮發性記憶體的上視圖。
請同時參照1與圖3，圖3的非揮發性記憶體20與圖1的非揮發性記憶體10的差異如下。非揮發性記憶體10的電容器136包括兩個摻雜區(140、142)，然而非揮發性記憶體20的電容器136a僅具有設置於基底100中的單一個摻雜區148，且電容器136a的浮置閘極108的一端位於摻雜區148中。摻雜區148圍繞電容器136a的浮置閘極108，而位於浮置閘極108兩側。此外，非揮發性記憶體10的電容器138包括單一個摻雜區146，然而非揮發性記憶體20的電容器138a包括摻雜區151、152。摻雜區151、152設置於電容器138a的浮置閘極108兩側的基底100中。在非揮發性記憶體20與非揮發性記憶體10中相同的構件使用相同的標號表示，故於此不再贅述。
由上述實施例可知，於此技術領域具有通常知識者可依照產品設計需求而調整電容器136、138、136a、138a的摻雜區的數量與型態。舉例來說，可將非揮發性記憶體10中具有兩個摻雜區(140、142)的電容器136的設計變更為如同非揮發性記憶體20中具有單一個摻雜區(148)的電容器136a的設計。此外，亦可將非揮發性記憶體20中具有單一個摻雜區(148)的電容器136a的設計變更為如同非揮發性記憶體10中具有兩個摻雜區(140、142)的電容器136的設計。
綜上所述，在非揮發性記憶體10、20中，由於在浮置閘極電晶體102與選擇電晶體104之間具有應力釋放電晶體106，因此在對非揮發性記憶體10、20進行程式化操作時，可降低選擇電晶體104所承受到的應力。如此一來，即便是在採用邏輯元件作為選擇電晶體104來達成低電力與高速操作的情況下，也可防止選擇電晶體104產生氧化層崩潰的情況。此外，藉由使用上述應力釋放比的下限值與下限值的決定方式，可防止非選定的非揮發性記憶體10、20的選擇電晶體104產生氧化層崩潰的情況，且選定的非揮發性記憶體10、20可防止讀取電流太低而無法讀取資料的情況發生。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20‧‧‧非揮發性記憶體
100‧‧‧基底
102‧‧‧浮置閘極電晶體
104‧‧‧選擇電晶體
106‧‧‧應力釋放電晶體
108‧‧‧浮置閘極
110、112、118、120、140、142、146、148、151、152‧‧‧摻雜區
114、122、126、134、144、150‧‧‧介電層
116‧‧‧選擇閘極
124‧‧‧應力釋放閘極
128、154、156、158‧‧‧井區
130、132、133、135、162、164、166‧‧‧接觸窗
136、136a、138、138a‧‧‧電容器
160‧‧‧隔離結構
圖1為本發明一實施例的非揮發性記憶體的上視圖。 圖2A為沿著圖1中I-I’剖面線的剖面圖。 圖2B為沿著圖1中II-II’剖面線的剖面圖。 圖2C為沿著圖1中III-III’剖面線的剖面圖。 圖3為本發明另一實施例的非揮發性記憶體的上視圖。
10‧‧‧非揮發性記憶體
100‧‧‧基底
102‧‧‧浮置閘極電晶體
104‧‧‧選擇電晶體
106‧‧‧應力釋放電晶體
108‧‧‧浮置閘極
110、112、118、120、140、142、146‧‧‧摻雜區
116‧‧‧選擇閘極
124‧‧‧應力釋放閘極
128、154、156、158‧‧‧井區
130、132、133、135、162、164、166‧‧‧接觸窗
136、138‧‧‧電容器

Claims (23)

  1. 一種非揮發性記憶體，包括： 一基底；以及 一浮置閘極電晶體、一選擇電晶體與一應力釋放電晶體，設置於該基底上且彼此串接，其中該應力釋放電晶體位於該浮置閘極電晶體與該選擇電晶體之間，且 該應力釋放電晶體具有由式(1)所示的一應力釋放比： 該應力釋放比=該應力釋放電晶體的通道長度/該應力釋放電晶體的閘介電層厚度   (1) 其中，該應力釋放比的下限值由進行程式化操作時，非選定的該非揮發性記憶體的該應力釋放電晶體的可承受汲極側電壓所決定，且 該應力釋放比的上限值由進行讀取操作時，選定的該非揮發性記憶體的可讀取汲極電流所決定。
  2. 如申請專利範圍第1項所述的非揮發性記憶體，其中該浮置閘極電晶體、該選擇電晶體與該應力釋放電晶體藉由共用摻雜區而進行串接。
  3. 如申請專利範圍第1項所述的非揮發性記憶體，其中該應力釋放比為15至35。
  4. 如申請專利範圍第1項所述的非揮發性記憶體，其中 該浮置閘極電晶體包括： 一浮置閘極，設置於該基底上； 一第一摻雜區與一第二摻雜區，分別設置於該浮置閘極兩側的該基底中；以及 一第一介電層，設置於該浮置閘極與該基底之間； 該選擇電晶體，包括： 一選擇閘極，設置於該基底上； 一第三摻雜區與一第四摻雜區，分別設置於該選擇閘極兩側的該基底中；以及 一第二介電層，設置於該選擇閘極與該基底之間； 該應力釋放電晶體包括： 一應力釋放閘極，設置於該基底上； 該第二摻雜區與該第三摻雜區，其中該第二摻雜區位於該浮置閘極與該應力釋放閘極之間，且該第三摻雜區位於該選擇閘極與該應力釋放閘極之間；以及 一第三介電層，設置於該應力釋放閘極與該基底之間。
  5. 如申請專利範圍第4項所述的非揮發性記憶體，更包括： 一第一接觸窗，連接至該選擇閘極，以提供一第一電壓至該選擇閘極；以及 一第二接觸窗，連接至該應力釋放閘極，以提供一第二電壓至該應力釋放閘極。
  6. 如申請專利範圍第5項所述的非揮發性記憶體，其中該第一電壓與該第二電壓為相同或不同。
  7. 如申請專利範圍第4項所述的非揮發性記憶體，其中該應力釋放閘極下方的該通道長度小於輸入輸出元件的設計規則的最小通道長度。
  8. 如申請專利範圍第4項所述的非揮發性記憶體，其中該第一介電層的厚度大於該第二介電層的厚度。
  9. 如申請專利範圍第4項所述的非揮發性記憶體，其中該第三介電層的厚度大於該第二介電層的厚度。
  10. 如申請專利範圍第4項所述的非揮發性記憶體，其中該第二摻雜區與該第三摻雜區為浮置摻雜區。
  11. 如申請專利範圍第4項所述的非揮發性記憶體，其中該第一摻雜區至第四摻雜區為相同的導電型。
  12. 如申請專利範圍第4項所述的非揮發性記憶體，更包括至少一第一井區，設置於該基底中，其中該第一摻雜區至第四摻雜區位於該至少一第一井區中。
  13. 如申請專利範圍第12項所述的非揮發性記憶體，其中該第一摻雜區至第四摻雜區的導電型不同於該至少一第一井區的導電型。
  14. 如申請專利範圍第12項所述的非揮發性記憶體，更包括一第一電容器與一第二電容器，其中該第一電容器、該第二電容器與該浮置閘極電晶體分離設置且彼此耦接。
  15. 如申請專利範圍第14項所述的非揮發性記憶體，其中該第一電容器、該第二電容器與該浮置閘極電晶體藉由共用該浮置閘極而進行耦接。
  16. 如申請專利範圍第14項所述的非揮發性記憶體，其中 該第一電容器包括： 該浮置閘極； 至少一第五摻雜區，設置於該浮置閘極兩側的該基底中；以及 一第四介電層，設置於該浮置閘極與該基底之間， 該第二電容器包括： 該浮置閘極； 至少一第六摻雜區，設置於該浮置閘極兩側的該基底中；以及 一第五介電層，設置於該浮置閘極與該基底之間。
  17. 如申請專利範圍第16項所述的非揮發性記憶體，其中該第四介電層的厚度與該第五介電層的厚度分別大於該第二介電層的厚度。
  18. 如申請專利範圍第16項所述的非揮發性記憶體，更包括： 一第二井區，設置於該基底中，其中該至少一第五摻雜區位於該第二井區中；以及 一第三井區，設置於該基底中，其中該至少一第六摻雜區位於該第三井區中。
  19. 如申請專利範圍第18項所述的非揮發性記憶體，其中當該至少一第一井區、該第二井區與該第三井區中的相鄰兩個同為一第一導電型時，該至少一第一井區、該第二井區與該第三井區中的同為該第一導電型的相鄰兩個彼此之間分離設置。
  20. 如申請專利範圍第19項所述的非揮發性記憶體，在該至少一第一井區、該第二井區與該第三井區中的同為該第一導電型的相鄰兩個之間更包括具有一第二導電型的一第四井區，其中該第二導電型與該第一導電型為不同導電型。
  21. 如申請專利範圍第18項所述的非揮發性記憶體，其中當該至少一第一井區、該第二井區與該第三井區中的相鄰兩個為不同導電型時，該至少一第一井區、該第二井區與該第三井區中的不同導電型的相鄰兩個分離設置或彼此連接。
  22. 如申請專利範圍第16項所述的非揮發性記憶體，其中該第二電容器中的該浮置閘極的面積大於該浮置閘極電晶體中的該浮置閘極的面積與該第一電容器中的該浮置閘極的面積。
  23. 如申請專利範圍第16項所述的非揮發性記憶體，其中該浮置閘極電晶體中的該浮置閘極的面積大於該第一電容器中的該浮置閘極的面積。
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