CN111933193B - 非易失性存储器及其相关存储器区块 - Google Patents

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Abstract

一种非易失性存储器，包括：一存储单元阵列、一放大电路与一第一多路复用器。存储单元阵列具有m×n个存储单元。存储器阵列连接至一控制线、m条字线以及n条本地位线，且m与n为正整数。放大电路包括n个感应组件。n个感应组件对应地连接至n条本地位线以及n条读取位线之间。第一多路复用器连接至n条本地位线与n条读取位线。根据一第一选择信号，第一多路复用器将n条本地位线其中之一连接至一第一主位线，并将n条读取位线其中之一连接至一第一主读取位线。

Description

非易失性存储器及其相关存储器区块
技术领域
本发明是有关于一种非易失性存储器，且特别是有关于一种运用于低电压读取的非易失性存储器及其相关存储器区块。
背景技术
众所周知，非易失性存储器在电源停止供应后仍可持续地记录数据，因此非易失性存储器已经广泛地运用在各式电子装置中。一般来说，非易失性存储器可分为一次编程非易失性存储器(one-time programmable non-volatile memory，简称OTP非易失性存储器)与多次编程非易失性存储器(multi-time programmable non-volatile memory，简称MTP非易失性存储器)。以下介绍几种非易失性存储单元(memory cell)。
请参照图1A，其所绘示为OTP存储单元示意图。OTP存储单元c1包括一反熔丝晶体管Maf与一选择晶体管Msel。反熔丝晶体管Maf的第一源/漏(source/drain)端为浮接(floating)、门极端连接至一控制线(control line、CL)。选择晶体管Msw的第一源/漏端连接至反熔丝晶体管Maf的第二源/漏端、门极端连接至一字线(word line，WL)、第二源/漏端连接一位线(bit line、BL)。
一般来说，当字线WL接收开启电压(turn on voltage)时，OTP存储单元c1可视为选定存储单元(selected memory cell)，并可进行编程动作或者读取动作。当字线WL接收关闭电压(turn off voltage)，OTP存储单元c1为非选定存储单元(unselected memorycell)，无法进行编程动作或者读取动作。
于编程动作(program action)时，提供适当的偏压至OTP存储单元c1，可以使得反熔丝晶体管Maf的门极氧化层呈现破裂状态或者未破裂状态。
举例来说，于编程动作时，提供编程电压(program voltage)至控制线CL、开启电压至字线WL、接地电压(ground voltage，0V)至位线BL时，则反熔丝晶体管Maf的门极氧化层承受的电压应力(voltage stress)为编程电压，并造成门极氧化层破裂(rupture)。反之，于编程动作时，控制反熔丝晶体管Maf的门极氧化层所承受的电压应力低于编程电压，则门极氧化层不会破裂。另外，当反熔丝晶体管Maf的门极氧化层破裂时，OTP存储单元c1会呈现第一储存状态(也就是说，低电阻值状态(low resistance state))。当反熔丝晶体管Maf的门极氧化层未破裂时，OTP存储单元c1会呈现第二储存状态(也就是说，高电阻值状态(high resistance state))。
再者，于读取动作(read action)时，提供适当的偏压至OTP存储单元c1，使得OTP存储单元c1产生读取电流(read current)，而根据读取电流的大小即可判断OTP存储单元c1的储存状态。
于读取动作时，提供读取电压(read voltage)至控制线CL、开启电压至字线WL、接地电压至位线BL。当OTP存储单元c1为第一储存状态(低阻抗状态)时，读取电流会较大。当OTP存储单元c1为第二储存状态(高阻抗状态)时，读取电流几乎为零。
举例来说，将OTP存储单元c1的位线BL连接至一判断电路(judging circuit)，判断电路可比较读取电流与参考电流(reference current)之间的关系。当读取电流大于参考电流时，判断电路决定OTP存储单元c1为第一储存状态(低电阻值状态)。当读取电流小于参考电流时，判断电路决定OTP存储单元c1为第二储存状态(高电阻值状态)。其中，判断电路又被称为感测放大器(sense amplifier)。
基本上，编程电压高于读取电压，例如编程电压为12V，读取电压为1.2V。由于编程电压很高，为了防止选择晶体管Msel在编程动作时受损，可以在OTP存储单元c1中增加一跟随晶体管(following transistor)。
如照图1B所示，其为另一OTP存储单元示意图。OTP存储单元c2包括一反熔丝晶体管Maf、一跟随晶体管Mg与一选择晶体管Msel。反熔丝晶体管的第一源/漏端为浮接、门极端连接至一控制线CL。跟随晶体管Mg的第一源/漏端连接至反熔丝晶体管Maf的第二源/漏端、门极端连接至一跟随线(following line，FL)。选择晶体管Msel的第一源/漏端连接至跟随晶体管Mg的第二源/漏端、门极端连接至一字线WL、第二源/漏端连接一位线BL。
基本上，选择晶体管MSel与跟随晶体管Mg有相同的运作关系，当选择晶体管MSel开启时，跟随晶体管Mg也会开启；当选择晶体管MSel关闭时，跟随晶体管Mg也会关闭。另外，OTP存储单元c1与c2的编程动作与读取动作的偏压与运作原理类似，此处不再赘述。
请参照图1C，其所绘示为另一OTP存储单元示意图。OTP存储单元c3包括一浮动门晶体管Mf与一选择晶体管Msel。浮动门晶体管Mf的第一源/漏(source/drain)连接至控制线CL。选择晶体管Msel的第一源/漏端连接至浮动门晶体管Mf的第二源/漏端、门极端连接至字线WL、第二源/漏端连接位线BL。
基本上，于编程动作(program action)时，提供适当的偏压至OTP存储单元c3，可以控制热载子(hot carrier)注入浮动门晶体管Mf的浮动门极或者不注入浮动门晶体管Mf的浮动门极。其中，热载子为电子。
举例来说，于编程动作时，提供编程电压至控制线CL、开启电压至字线WL、接地电压至位线BL时，则热载子经由浮动门晶体管Mf的信道区域(channel region)注入浮动门极。反之，于编程动作时，也可利用偏压来控制热载子不会注入浮动门极。另外，当浮动门晶体管Mf的浮动门极储存热载子时，OTP存储单元c3会呈现第一储存状态(也就是说，开启状态(on state))。当浮动门晶体管Mf的浮动门极未储存热载子时，OTP存储单元c3会呈现第二储存状态(也就是说，关闭状态(off state))。
再者，于读取动作时，提供适当的偏压至OTP存储单元c3，使得OTP存储单元c3产生读取电流，而根据读取电流的大小即可判断OTP存储单元c3的储存状态。
于读取动作时，提供读取电压至控制线CL、开启电压至字线WL、接地电压至位线BL。当OTP存储单元c3为第一储存状态(开启状态)时，读取电流会较大。当OTP存储单元c3为第二储存状态(关闭状态)时，读取电流几乎为零。因此，将OTP存储单元c3的位线BL连接至判断电路，即可判断OTP存储单元c3为第一储存状态(开启状态)或者第二储存状态(关闭状态)。
相同地，为了防止选择晶体管Msel在编程动作时受损，可以在OTP存储单元中增加一跟随晶体管。如照图1D所示，其为另一OTP存储单元示意图。OTP存储单元c4包括一浮动门晶体管Mf、一跟随晶体管Mg与一选择晶体管Msel。浮动门晶体管的第一源/漏端连接至一控制线CL。跟随晶体管Mg的第一源/漏端连接至浮动门晶体管Mf的第二源/漏端、门极端连接至一跟随线FL。选择晶体管Msel的第一源/漏端连接至跟随晶体管Mg的第二源/漏端、门极端连接至一字线WL、第二源/漏端连接一位线BL。
基本上，选择晶体管MSel与跟随晶体管Mg有相同的运作关系，当选择晶体管MSel开启时，跟随晶体管Mg也会开启；当选择晶体管MSel关闭时，跟随晶体管Mg也会关闭。另外，OTP存储单元c3与c4的编程动作与读取动作的偏压与运作原理类似，此处不再赘述。
另外，储存在OTP存储单元c3与c4中的热载子可以经由照射紫外线UV而退出浮动门极。再者，修改OTP存储单元c3与c4，可成为MTP存储单元。
请参照图1E，其所绘示为MTP存储单元示意图。相比于图1C的OTP存储单元c3，MTP存储单元c5还包括一抹除电容(erase capacitor)C，连接于浮动门晶体管Mf的浮动门极与抹除线(erase line，EL)之间。于编程动作与读取动作时，MTP存储单元c5的偏压类似于OTP存储单元c3，并提供接地电压至抹除线EL。其详细运作情形不再赘述。
于抹除动作时，提供抹除电压(erase voltage)至抹除线EL，使得热载子经由抹除电容C移动至抹除线EL并退出(eject)浮动门极。
请参照图1F，其所绘示为另一MTP存储单元示意图。相比于图1D的OTP存储单元c4，MTP存储单元c6还包括一抹除电容C，连接于浮动门晶体管Mf的浮动门极与抹除线(eraseline，EL)之间。于编程动作与读取动作时，MTP存储单元c6的偏压类似于OTP存储单元c4，并提供接地电压至抹除线EL。其详细运作情形不再赘述。
相同地，于抹除动作时，提供抹除电压至抹除线EL，使得热载子经由抹除电容C移动至抹除线EL并退出浮动门极。
上述图1A至图1F的存储单元皆以P型晶体管为例来作说明。实际上，利用N型晶体管也可以实现OTP存储单元以及MTP存储单元。
请参照图2，其所绘示为已知非易失性存储器。非易失性存储器200包括一存储单元阵列(memory cell array)210、多路复用器(multiplexer)220与处理电路230。存储单元阵列210包括m×n个存储单元c11～cmn。第一列的n个存储单元c11～c1n连接至字线WL1与控制线CL，并且每一个存储单元c11～c1n连接至对应的本地位线(local bit line)LBL1～LBLn。第二列的n个存储单元c21～c2n连接至字线WL2与控制线CL，并且每一个存储单元c21～c2n连接至对应的本地位线LBL1～LBLn。同理，第m列的n个存储单元cm1～cmn连接至字线WLm与控制线CL，并且每一个存储单元cm1～cmn连接至对应的本地位线LBL1～LBLn。
再者，上述存储单元阵列210中的存储单元c11～cmn可由图1A至图1F的任一种存储单元c1～c6来组成。举例来说，利用图1A的存储单元c1可组成OTP存储单元阵列210。或者，利用图1B的存储单元c2来组成OTP存储单元阵列210，此时存储单元阵列210中还包括m条跟随线FL1～FLm(未绘示)，每一条跟随线连接至一列n个OTP存储单元。或者，利用图1F的存储单元c6来组成MTP存储单元阵列210，此时存储单元阵列210中还包括抹除线EL(未绘示)与m条跟随线FL1～FLm(未绘示)，抹除线EL连接至所有的MTP存储单元，且每一条跟随线连接至一列n个MTP存储单元。
多路复用器220连接至所有本地位线LBL1～LBLn。另外，多路复用器220中包括n个开关w1～wn，每一个开关w1～wn的第一端连接至对应的本地位线LBL1～LBLn，每一个开关w1～wn的第二端连接至数据线(data line，DL)。其中，多路复用器220中的开关w1～wn可以利用P型晶体管、N型晶体管或者传输门(transmission gate)来实现。再者，多路复用器220接收选择信号Sa，并根据选择信号Sa控制n个开关其中之一为闭合状态(close state)，其余为打开状态(open state)。
处理电路230连接至数据线DL。处理电路230包括写入缓冲器(write buffer)232与判断电路234。其中，写入缓冲器232于编程动作时运作，判断电路234于读取动作时运作。以下以存储单元c22为选定存储单元来说明编程动作与读取动作。
于编程动作时，控制线CL接收编程电压，字线WL2接收开启电压，其他字线WL1、WL3～WLm接收关闭电压，数据线DL接收接地电压(0V)，选择信号Sa为"2"。此时，多路复用器220中的开关w2为闭合状态，存储单元阵列210中的存储单元c22为选定存储单元。因此，选定存储单元c22产生编程电流经由本地位线LBL2、开关w2、数据线DL流至处理电路230中的写入缓冲器232，使得选定存储单元c22被编程为第一储存状态。
于读取动作时，控制线CL接收读取电压，字线WL2接收开启电压，其他字线WL1、WL3～WLm接收关闭电压，数据线DL接收接地电压(0V)，选择信号Sa为"2"。此时，多路复用器220中的开关w2为闭合状态，存储单元阵列210中的存储单元c22为选定存储单元。因此，选定存储单元c22产生读取电流经由本地位线LBL2、开关w2、数据线DL流至处理电路230中的判断电路234，使得判断电路234根据读取电流来产生数据信号data，用于指示选定存储单元c22的储存状态。
一般来说，已知的非易失性存储器200于读取动作时所提供的读取电压至少要1.2V。如果将读取电压降低，则选定存储单元所产生的读取电流可能太小，造成判断电路234的误判。也就是说，判断电路234无法正确地判断选定存储单元的储存状态。
发明内容
本发明有关于一种可运作于低读取电压的非易失性存储器及其相关存储器区块。在进行读取动作时，提供低的读取电压至存储单元阵列，非易失性存储器仍可以正确的判断出选定存储单元的储存状态。
本发明有关于一种非易失性存储器，具有一第一存储器区块，该第一存储器区块包括：一存储单元阵列，具有m×n个存储单元，且该存储器阵列连接至一控制线、m条字线以及n条本地位线，其中m与n为正整数；一放大电路，包括n个感应组件，对应地连接至n条本地位线以及n条读取位线之间；一第一多路复用器，连接至该n条本地位线与该n条读取位线；其中，该第一多路复用器接收一第一选择信号，将该n条本地位线其中之一连接至一第一主位线，并将该n条读取位线其中之一连接至一第一主读取位线。
为了对本发明之上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下：
附图说明
图1A至图1F为各种已知存储单元示意图；
图2为已知非易失性存储器；
图3A为本发明非易失性存储器的第一实施例；
图3B为运用于第一实施例非易失性存储器的读取方法；
图4为本发明非易失性存储器的第二实施例；
图5A为本发明非易失性存储器的第三实施例；
图5B为运用于第三实施例非易失性存储器的读取方法；
图5C为本发明非易失性存储器的第四实施例；以及
图6A与图6B为各种镜射电路的示例。
具体实施方式
请参照图3A，其所绘示为本发明非易失性存储器的第一实施例。非易失性存储器300包括一存储器区块(memory sector)305、写入缓冲器340与判断电路330。其中，存储器区块305包括一存储单元阵列310、放大电路(amplifying circuit)315与多路复用器320。
存储单元阵列310包括m×n个存储单元c11～cmn。第一列的n个存储单元c11～c1n连接至字线WL1与控制线CL，并且每一个存储单元c11～c1n连接至对应的本地位线LBL1～LBLn。第二列的n个存储单元c21～c2n连接至字线WL2与控制线CL，并且每一个存储单元c21～c2n连接至对应的本地位线LBL1～LBLn。同理，第m列的n个存储单元cm1～cmn连接至字线WLm与控制线CL，并且每一个存储单元cm1～cmn连接至对应的本地位线LBL1～LBLn。
再者，上述存储单元阵列310中的存储单元c11～cmn可由图1A至图1F的任一种存储单元c1～c6来组成。举例来说，利用图1A的存储单元c1可组成OTP存储单元阵列310。或者，利用图1B的存储单元c2来组成OTP存储单元阵列310，此时存储单元阵列310中还包括m条跟随线FL1～FLm(未绘示)，每一条跟随线连接至一列n个OTP存储单元。或者，利用图1F的存储单元c6来组成MTP存储单元阵列310，此时存储单元阵列310中还包括抹除线EL(未绘示)与m条跟随线FL1～FLm(未绘示)，抹除线EL连接至所有的MTP存储单元，且每一条跟随线连接至一列n个MTP存储单元。
放大电路315包括n个感应组件(sensing element)，连接于对应的本地位线LBL1～LBLn与读取位线(read bit line，RBL1～RBLn)之间。根据本发明的实施例，n个感应组件为n个感应晶体管(sensing transistor)Ma1～Man，连接于对应的本地位线LBL1～LBLn与读取位线(read bit line，RBL1～RBLn)之间。以感应晶体管Ma1为例，感应晶体管Ma1的门极连接至本地位线LBL1，第一源/漏端接收一第一电源电压Vd，第二源/漏端连接至读取位线RBL1。其余的感应晶体管Ma2～Man有类似的连接关系，不再赘述。再者，本发明的感应组件除了以P型晶体管来实现之外，也可以用N型晶体管来实现。
多路复用器320连接至所有本地位线LBL1～LBLn与读取位线RBL1～RBLn。另外，多路复用器320中包括第一组n个开关wp1～wpn，每一个开关wp1～wpn的第一端连接至对应的本地位线LBL1～LBLn，每一个开关wp1～wpn的第二端连接至主位线(main bit line，MBL)。多路复用器320中还包括第二组n个开关wr1～wrn，每一个开关wr1～wrn的第一端连接至对应的读取位线RBL1～RBLn，每一个开关wr1～wrn的第二端连接至主读取位线(main readbit line，MBLr)。其中，多路复用器320中的2n个开关wp1～wpn与wr1～wrn可以利用P型晶体管、N型晶体管或者传输门来实现。
再者，多路复用器320接收选择信号Sa，并根据选择信号Sa控制第一组n个开关其中之一为闭合状态，其余为打开状态。同时，多路复用器320也根据选择信号Sa控制第二组n个开关其中之一为闭合状态，其余为打开状态。基本上，选择信号Sa系控制第一组的n个开关wp1～wpn与第二组的n个开关wr1～wrn之中，具相同编号的开关为闭合状态。举例来说，选择信号Sa为"1"时，多路复用器320中的开关wp1与wr1为闭合状态。
判断电路330连接至主读取位线MBLr。于读取动作时，判断电路330可以根据主读取位线MBLr上的感应读取电流(sensed read current)产生数据信号data，用于指示选定存储单元的储存状态。
写入缓冲器340连接至主位线MBL。于编程动作时，写入缓冲器340会运作，使得写入缓冲器340接收选定存储单元产生的编程电流。
举例来说，于编程动作时，控制线CL接收编程电压，字线WL2接收开启电压，其他字线WL1、WL3～WLm接收关闭电压，主位线MBL接收接地电压(0V)，选择信号Sa为"2"。此时，多路复用器320中的开关wp2与wr2为闭合状态，存储单元阵列310中的存储单元c22为选定存储单元。因此，选定存储单元c22产生编程电流经由本地位线LBL2、开关wp2、主位线MBL流至写入缓冲器340，使得选定存储单元c22被编程为第一储存状态。
图3B为运用于第一实施例非易失性存储器的读取方法。当读取动作开始时，根据选定字线与选择信号Sa来决定选定存储单元(步骤S370)。以选定存储单元c22为例，于读取动作时，控制线CL接收读取电压，字线WL2接收开启电压，其他字线WL1、WL3～WLm接收关闭电压，主位线MBL接收接地电压(0V)，选择信号Sa为"2"。此时，多路复用器320中的开关wr2为闭合状态，存储单元阵列310中的存储单元c22为选定存储单元。
接着，对选定本地位线、选定读取位线、主位线与主读取位线进行重置动作(resetaction)(步骤S372)。也就是说，提供重置电压(reset voltage)至本地位线LBL2、读取RBL2位线、主位线MBL与主读取位线MBLr。例如，重置电压可为接地电压(0V)。
之后，选定存储单元产生读取电流来充电选定本地位线(步骤S374)。如图3A所示，在重置动作之后，选定存储单元c22产生读取电流Ir来充电本地位线LBL2。另外，放大电路根据选定本地位线的充电电压(charging voltage)来产生感应读取电流(步骤S376)。也就是说，放大电路315中的感应晶体管Ma2还根据本地位线LBL2上的充电电压来产生感应读取电流Is至读取位线RBL2。
接着，判断电路接收感应读取电流并且产生数据信号(步骤S378)。也就是说，当感应读取电流Is产生后，感应读取电流Is经由读取位线RBL2、开关wr2、主读取位线MBLr流至判断电路330，使得判断电路330根据感应读取电流Ir判断选定存储单元c22的储存状态。由以上的说明可知，感应晶体管Ma2可将本地位线LBL2上的读取电流Ir放大为感应读取电流Is。
由以上的说明可知，于读取动作时，利用选择信号Sa来控制多路复用器320，可利用选定存储单元c22所产生的读取电流Ir来充电本地位线LBL2，并将感应读取电流Is传递至判断电路330。
根据本发明的第一实施例，由于非易失性存储器300中包括放大电路315，用于放大选定存储单元所产生的读取电流Ir。因此，于读取动作时，可以提供较低的读取电压至控制线CL。虽然选定存储单元产生的读取电流Ir较小，但是感应晶体管可以将本地位线的读取电流Ir放大为感应读取电流Is，并由读取位线传递至判断电路330，而判断电路330即可正确地判断选定存储单元的储存状态。
举例来说，于读取动作时，提供0.6V的读取电压至控制线。第一储存状态的选定存储单元c22可产生约1μA的读取电流Ir至本地位线LBL2；第二储存状态的选定存储单元c22产生几乎为0的读取电流Ir至本地位线LBL2。再者，感应晶体管Ma2可将1μA的读取电流Ir放大为约10μA的感应读取电流Is，并由读取位线RBL2传递至判断电路330。另外，几乎为0的读取电流Ir经过感应晶体管Ma2后，其感应读取电流Is仍然非常的小。因此，判断电路330即可根据感应读取电流Is来正确地判断选定存储单元的储存状态。
本发明也可以运用于多个存储单元阵列组合而成的非易失性存储器。请参照图4，其所绘示为本发明非易失性存储器的第二实施例。非易失性存储器400包括x个选择电路(selecting circuit)421～42x、x个存储器区块(memory sector)411～41x，写入缓冲器340与判断电路330。其中，每一个区块411～41x的结构皆相同于图3A所示的存储器区块305，其连接关系此处不再赘述。再者，x个存储器区块411～41x经由主位线MBL连接至写入缓冲器340，经由主读取位线MBLr连接至判断电路330。
如图4所示，x个存储器区块411～41x连接至对应的m条字线。例如，存储器区块411连接至m条字线WL11～WLm1，依此类推，存储器区块41x连接至m条字线WL1x～WLmx。
再者，x个选择电路421～42x接收选择信号Sa以及对应的区块信号sector1～sectorx。以存储器区块411为例，选择电路421根据选择信号Sa以及区块信号sector1来产生选择信号Sa1。基本上，所有的区块信号sector1～sectorx中，仅会有单一个区块信号动作(activate)，其他区块信号动作则不动作。
举例来说，当区块信号sector1动作且其他区块信号sector2～sectorx不动作时，代表区块411为选定存储器区块(selected memory sector)，其他区块412～41x为非选定存储器区块。此时，选择信号Sa相同于选择信号Sa1，而其他选择信号Sa2～Sax则不动作。换句话说，选定存储器区块411中的多路复用器320由选择信号Sa1来操控。另外，非选定存储器区块412～41x中多路复用器320内的所有开关皆因为选择信号Sa2～Sax不动作而呈现打开状态。因此，非选定存储器区块412～41x无法进行读取动作或者编程动作。
假设非易失性存储器400正常运作且区块411选定区块。于读取动作时，区块411即根据字线WL11～WLm1以及选择信号Sa1来决定选定存储单元。因此，选定存储单元所产生的读取电流经由主位线MBL被传递至写入缓冲器340，且感应读取电流经由主读取位线MBLr被传递至判断电路330。因此，判断电路330即可根据感应读取电流来正确地判断选定存储单元的储存状态。
再者，图3A的非易失性存储器300中，存储单元阵列310中的每一条本地位线LBL1～LBLn皆连接至m个存储单元。以下以本地位线LBL2为例来作说明。
于读取动作时，当存储单元c22为选定存储单元时，选定存储单元c22会产生读取电流至本地位线LBL2。除此之外，还有(m-1)个非选定存储单元(unselected memory cell)c12、c32～cm2会产生漏电流(leakage current)至本地位线LBL2。换句话说，本地位线LBL2会同时有读取电流以及漏电流。如果漏电流过大，感应晶体管产生的感应读取电流可能无法反映出实际的读取电流，造成判断电路330的误判。因此，本发明于非易失性存储器中提出漏电流消除电路(leakage current cancellation circuit)来解决上述问题。
请参照图5A，其所绘示为本发明非易失性存储器的第三实施例。相比于第一实施例，易失性存储器500中还增加一漏电流消除电路505。以下仅介绍漏电流消除电路505，其余组件则不再赘述。
漏电流消除电路505包括漏电流产生器(leakage current generator)510与一镜射电路(mirroring circuit)520。漏电流产生器510包括多个存储单元ca1～cay，每个存储单元ca1～cay皆连接至控制线CL与本地位线LBLd，且每个存储单元ca1～cay的字线(未绘示)皆接收关闭电压(turn off voltage)。也就是说，所有的存储单元ca1～cay皆为非选定存储单元。因此，所有存储单元ca1～cay所产生的所有漏电流Ilek2会流至本地位线LBLd。另外，漏电流产生器510中存储单元ca1～cay的数目可视实际的需求来设计，例如存储单元ca1～cay的数目y等于m。
镜射电路520包括一电流输入路径(current input path)连接至本地位线LBLd与接地端GND之间，以及n条电流镜射路径(current mirroring path)对应地连接至n条本地位线LBL1～LBLn与接地端GND之间。
镜射电路520的电流输入路径由晶体管Mc1所构成，晶体管Mc1的第一源/漏端连接至本地位线LBLd，第二源/漏端连接至接地端GND，门极端连接至第一源/漏端。另外，n条电流镜射路径由晶体管Mb1～Mbn所构成。以晶体管Mb1为例，晶体管Mb1的第一源/漏端连接至本地位线LBL1，第二源/漏端连接至接地端GND，门极端连接至晶体管Mc1的门极端。同理，其他电流镜射路径的连接关系皆类似，此处不再赘述。
图5B为运用于第三实施例非易失性存储器的读取方法。当读取动作开始时，根据选定字线与选择信号Sa来决定选定存储单元(步骤S570)。以选定存储单元c22为例，于读取动作时，控制线CL接收读取电压，字线WL2接收开启电压，其他字线WL1、WL3～WLm接收关闭电压，主位线MBL接收接地电压(0V)，选择信号Sa为"2"。此时，多路复用器320中的开关wr2为闭合状态，存储单元阵列310中的存储单元c22为选定存储单元。
接着，对选定本地位线、选定读取位线、主位线与主读取位线进行重置动作(resetaction)(步骤S572)。也就是说，提供重置电压(reset voltage)至本地位线LBL2、读取RBL2位线、主位线MBL与主读取位线MBLr。例如，重置电压可为接地电压(0V)。
在重置动作之后，由选定存储单元产生的读取电流以及非选定存储单元产生的第一漏电流所组成的总和电流流向选定本地位线(步骤S574)。如图5A所示，于读取动作时，选定存储单元c22会产生读取电流Ir至本地位线LBL2，其他非选定存储单元c12与c32～cm2会产生第一漏电流Ilek1至本地位线LBL2上。换句话说，本地位线LBL2上的总和电流为Ir+Ilek1。
接着，将总和电流减漏电流消除电路产生的第二漏电流后成为剩余电流，并利用剩余电流对选定本地位线充电(步骤S576)。如图5A所示，在漏电流消除电路505中，漏电流产生器510产生第二漏电流Ilek2至镜射电路520的电流输入路径，所以晶体管Mb2的电流镜射路径上可产生第二漏电流Ilek2由本地位线LBL2流至接地端GND，所以总和电流(Ir+Ilek1)会减第二漏电流Ilek2后成为剩余电流。如果第一漏电流Ilek1非常接近第二漏电流Ilek2，则本地位线LBL2可视为仅由读取电流Ir来充电。
另外，放大电路根据选定本地位线的充电电压(charging voltage)来产生感应读取电流(步骤S578)。也就是说，放大电路315中的感应晶体管Ma2还根据本地位线LBL2上的充电电压来产生感应读取电流Is至读取位线RBL2。
接着，判断电路接收感应读取电流并且产生数据信号(步骤S580)。也就是说，当感应读取电流Is产生后，感应读取电流Is经由读取位线RBL2、开关wr2、主读取位线MBLr流至判断电路330，使得判断电路330根据感应读取电流Ir判断选定存储单元c22的储存状态。由以上的说明可知，感应晶体管Ma2可将本地位线LBL2上的读取电流Ir放大为感应读取电流Is。
请参照图5C，其所绘示为本发明非易失性存储器的第四实施例。相比于第一实施例，易失性存储器550中还增加一漏电流消除电路565。以下仅介绍漏电流消除电路565，其余组件则不再赘述。
漏电流消除电路565包括漏电流产生器510、开关wpd与一镜射电路560。漏电流产生器510与第三实施例相同，此处不再赘述。
镜射电路520包括一电流输入路径连接至主位线MBLd与接地端GND之间，以及一条电流镜射路径对应地连接至主位线MBL与接地端GND之间。为了与主位线MBL有相同的负载(load)，一个关闭状态的开关wpd连接于本地位线LBLd与主位线MBLd之间。当然，开关wpd可以根据实际需要选择性地使用，如果不使用开关wpd时，则直接将本地位线LBLd连接至主位线MBLd即可。
镜射电路560的电流输入路径由晶体管Mc1所构成，晶体管Mc1的第一源/漏端连接至主位线MBLd，第二源/漏端连接至接地端GND，门极端连接至第一源/漏端。另外，电流镜射路径由晶体管Mb1所构成，晶体管Mb1的第一源/漏端连接至主位线MBL，第二源/漏端连接至接地端GND，门极端连接至晶体管Mc1的门极端。
图5B所示的读取方法也同样适用于第四实施例的非易失性存储器550。于读取动作时，选定存储单元c22会产生读取电流Ir至本地位线LBL2，其他非选定存储单元c12与c32～cm2会产生第一漏电流Ilek1至本地位线LBL2上。换句话说，本地位线LBL2上的总和电流为Ir+Ilek1。
接着，在漏电流消除电路565中，漏电流产生器510产生第二漏电流Ilek2至镜射电路560的电流输入路径，所以晶体管Mb2的电流镜射路径上可产生第二漏电流Ilek2由主位线MBL流至接地端GND。因此，主位线MBL仅由读取电流Ir来充电。也就是说，感应读取电流Is将可以正确地反应出读取电流Ir的大小。
再者，本发明并未限定漏电流消除电路505中镜射电路520的结构。请参照图6A，其所绘示为运用于第三实施例中镜射电路的另一示例。镜射电路570中包括三个电流镜(current mirror)。晶体管Mc1与晶体管Mc2组成第一电流镜，晶体管Mc3与晶体管Mc4组成第二电流镜，晶体管Mc5与晶体管Mb1～Mbn组成第三电流镜。其中，晶体管Mc1与晶体管Mc2为N型空乏型晶体管(N type depletion transistor)，晶体管Mc3与晶体管Mc4为P型晶体管、Mc5与晶体管Mb1～Mbn为N型晶体管。
第一电流镜的电流输入路径由晶体管Mc1所组成，电流镜射路径由晶体管Mc2所组成。第二电流镜的电流输入路径由晶体管Mc3所组成，电流镜射路径由晶体管Mc4所组成。第三电流镜的电流输入路径由晶体管Mc5所组成，电流镜射路径由晶体管Mb1～Mbn所组成。
第一电流镜的电流输入路径连接至本地位线LBLd，第一电流镜的电流镜射路径连接至第二电流镜的电流输入路径，第二电流镜的电流镜射路径连接至第三电流镜的电流输入路径，第三电流镜的n条电流镜射路径连接至对应的本地位线LBL1～LBLn。另外，由于第一电流镜的电流输入路径可接收本地位线LBLd上的漏电流Ilek，因此第三电流镜的电流镜射路径即可产生漏电流Ilek。
相同地，请参照图6B，其所绘示为运用于第四实施例中镜射电路的另一示例。镜射电路580中包括三个电流镜。晶体管Mc1与晶体管Mc2组成第一电流镜，晶体管Mc3与晶体管Mc4组成第二电流镜，晶体管Mc5与晶体管Mb1组成第三电流镜。其中，晶体管Mc1与晶体管Mc2为N型空乏型晶体管(N type depletion transistor)，晶体管Mc3与晶体管Mc4为P型晶体管、Mc5与晶体管Mb1为N型晶体管。
第一电流镜的电流输入路径由晶体管Mc1所组成，电流镜射路径由晶体管Mc2所组成。第二电流镜的电流输入路径由晶体管Mc3所组成，电流镜射路径由晶体管Mc4所组成。第三电流镜的电流输入路径由晶体管Mc5所组成，电流镜射路径由晶体管Mb1所组成。
第一电流镜的电流输入路径连接至主位线MBLd，第一电流镜的电流镜射路径连接至第二电流镜的电流输入路径，第二电流镜的电流镜射路径连接至第三电流镜的电流输入路径，第三电流镜的电流镜射路径连接至主位线MBL。另外，由于第一电流镜的电流输入路径可接收主位线MLBd上的漏电流Ilek，因此第三电流镜的电流镜射路径即可产生漏电流Ilek。
由以上的说明可知，本发明提出一种可运作于低读取电压的非易失性存储器及其相关存储器区块。在进行读取动作时，提供低的读取电压至存储单元阵列，并且利用感测组件(感测晶体管)将选定存储单元的读取电流放大为感应读取电流，使得非易失性存储器仍可以正确的判断出选定存储单元的储存状态。
再者，本发明的非易失性存储器中还提供一漏电流消除电路用于消除本地位线的漏电流，使得感应读取电流能够正确地反映出实际的读取电流，防止选定存储单元被误判。
综上所述，虽然本发明已以较佳实施例揭示如上，然其并非用于限定本发明。本领域技术人员在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。
[符号说明]
200,300,400,500:非易失性存储器
210,310:存储单元阵列
220,320:多路复用器
230:处理电路
232,340:写入缓冲器
230,330:判断电路
305,411～41x:存储器区块
315:放大电路
421～42x:选择电路
505,565:漏电流消除电路
510:漏电流产生器
520,560,570,580:镜射电路
S370～S378,S570～S580:步骤流程

Claims (25)

1.一种非易失性存储器，具有一第一存储器区块，该第一存储器区块包括：
一存储单元阵列，具有m×n个存储单元，且该存储器阵列连接至一控制线、m条字线以及n条本地位线，其中m与n为正整数；
一放大电路，包括n个感应组件，对应地连接至n条本地位线以及n条读取位线之间；以及
一第一多路复用器，连接至该n条本地位线与该n条读取位线；其中，该第一多路复用器包括一第一组n个开关与一第二组n个开关，该第一组n个开关中的n个第一端对应地连接至该n条本地位线，该第一组n个开关中的n个第二端连接至一第一主位线，该第二组n个开关中的n个第一端对应地连接至该n条读取位线，该第二组n个开关中的n个第二端连接至一第一主读取位线；
其中，于一重置动作时，该第一多路复用器接收一第一选择信号；该第一多路复用器根据该第一选择信号控制该第一组n个开关的其中之一为一闭合状态并控制该第二组n个开关的其中之一为该闭合状态，使得该第一多路复用器将该n条本地位线其中之一连接至该第一主位线，并将该n条读取位线其中之一连接至该第一主读取位线。
2.如权利要求1所述的非易失性存储器，其中该第一主位线连接至一写入缓冲器，且该第一主读取位线连接至一判断电路。
3.如权利要求1所述的非易失性存储器，其中该第一多路复用器根据该第一选择信号控制该第一组n个开关的其中之一为该闭合状态，其余为一打开状态；以及，该第一多路复用器根据该第一选择信号控制该第二组n个开关的其中之一为该闭合状态，其余为该打开状态。
4.如权利要求2所述的非易失性存储器，其中于一读取动作时，该控制线接收一读取电压，该存储单元阵列根据该m条字线接收的电压与该第一选择信号决定一选定存储单元，且该选定存储单元产生一读取电流用于充电该n条本地位线中的一第一本地位线；在该放大电路中，该n个感应组件中的一第一感应组件根据该第一本地位线的一充电电压产生一感应读取电流，经由该n条读取位线中的一第一读取位线、该第一多路复用器与该第一主读取位线传递至该判断电路，并使得该判断电路决定该选定存储单元的一储存状态。
5.如权利要求4所述的非易失性存储器，其中该第一感应组件为一感应晶体管，该感应晶体管的一门极端连接至该第一本地位线，该感应晶体管的一第一源/漏端接收一第一电源电压，且该感应晶体管的一第二源/漏端连接至该第一读取位线。
6.如权利要求2所述的非易失性存储器，其中于一编程动作时，该控制线接收一编程电压，该存储单元阵列根据该m条字线接收的电压与该第一选择信号决定一选定存储单元，且该选定存储单元产生一编程电流由该n条本地位线中的一第一本地位线、该第一多路复用器与该第一主位线传递至该写入缓冲器。
7.如权利要求1所述的非易失性存储器，还包括一第二存储器区块，其中该第二存储器区块接收一第二选择信号，该第二存储器区块连接至该控制线与另外的m条字线，且该第二存储器区块连接至该第一主位线与该第一主读取位线。
8.如权利要求7所述的非易失性存储器，还包括一第一选择电路与一第二选择电路，其中该第一选择电路根据一第一区块信号与一第三选择信号产生该第一选择信号，且该第一选择电路根据一第二区块信号与该第三选择信号产生该第二选择信号。
9.如权利要求8所述的非易失性存储器，其中该第一区块信号与该第二区块信号其中之一会动作；当该第一区块信号动作时，该第一选择信号相同于该第三选择信号；以及当该第二区块信号动作时，该第二选择信号相同于该第三选择信号。
10.如权利要求1所述的非易失性存储器，还包括一漏电流消除电路，其中该漏电流消除电路包括一漏电流产生器与一镜射电路，该镜射电路的一电流输入路径连接于该漏电流产生器以及一接地端之间，该镜射电路的n条电流镜射路径分别连接至对应的该n条本地位线与该接地端之间。
11.如权利要求10所述的非易失性存储器，其中该漏电流产生器包括多个存储单元，连接至该镜射电路的该电流输入路径，于一读取动作时，所述多个存储单元产生一漏电流至该电流输入路径。
12.如权利要求11所述的非易失性存储器，其中该镜射电路包括：
一控制晶体管，该控制晶体管的一第一源/漏端连接至该漏电流产生器，该控制晶体管的一第二源/漏端连接至该接地端，该控制晶体管的一门极端连接至该控制晶体管的该第一源/漏端；以及
n个镜射晶体管，该n个镜射晶体管的第一源/漏端分别连接至对应的该n条本地位线，该n个镜射晶体管的第二源/漏端连接至该接地端，该n个镜射晶体管的门极端连接至该控制晶体管的该门极端。
13.如权利要求11所述的非易失性存储器，其中该镜射电路包括：
一第一电流镜，该第一电流镜的一电流输入路径连接至该漏电流产生器；
一第二电流镜，该第二电流镜的一电流输入路径连接至该第一电流镜的一电流镜射路径；以及
一第三电流镜，该第三电流镜的一电流输入路径连接至该第二电流镜的一电流镜射路径，该第三电流镜的n条电流镜射路径分别连接至对应的该n条本地位线。
14.如权利要求1所述的非易失性存储器，还包括一漏电流消除电路，其中该漏电流消除电路包括一漏电流产生器与一镜射电路，该镜射电路的一电流输入路径连接于该漏电流产生器以及一接地端之间，该镜射电路的一电流镜射路径连接至该第一主位线与该接地端之间。
15.如权利要求14所述的非易失性存储器，其中该漏电流产生器包括多个存储单元，连接至该镜射电路的该电流输入路径，于一读取动作时，所述多个存储单元产生一漏电流至该电流输入路径。
16.如权利要求15所述的非易失性存储器，其中该漏电流产生器经由一开关连接至该镜射电路的该电流输入路径，且该开关为一关闭状态。
17.如权利要求15所述的非易失性存储器，其中该镜射电路包括：
一控制晶体管，该控制晶体管的一第一源/漏端连接至该漏电流产生器，该控制晶体管的一第二源/漏端连接至该接地端，该控制晶体管的一门极端连接至该控制晶体管的该第一源/漏端；以及
一镜射晶体管，该镜射晶体管的第一源/漏端连接至该第一主位线，该镜射晶体管的第二源/漏端连接至该接地端，该镜射晶体管的门极端连接至该控制晶体管的该门极端。
18.如权利要求15所述的非易失性存储器，其中该镜射电路包括：
一第一电流镜，该第一电流镜的一电流输入路径连接至该漏电流产生器；
一第二电流镜，该第二电流镜的一电流输入路径连接至该第一电流镜的一电流镜射路径；以及
一第三电流镜，该第三电流镜的一电流输入路径连接至该第二电流镜的一电流镜射路径，该第三电流镜的一电流镜射路径连接至该第一主位线。
19.一种如权利要求1所述的非易失性存储器的操作方法，包括下列步骤：
由该存储单元阵列中决定一选定存储单元；
对一选定本地位线、一选定读取位线、该第一主位线与该第一主读取位线进行该重置动作，其中该选定本地位线与该选定读取位线由该第一选择信号决定；
利用该选定存储单元产生的一读取电流来充电该选定本地位线；
感测该选定本地位线的一充电电压，并产生一感应读取电流；以及
根据该感应读取电流来产生一数据信号。
20.一种非易失性存储器的操作方法，该非易失性存储器具有一第一存储器区块，该第一存储器区块包括：一存储单元阵列，具有m×n个存储单元，且该存储器阵列连接至一控制线、m条字线以及n条本地位线，其中m与n为正整数；一放大电路，包括n个感应组件，对应地连接至n条本地位线以及n条读取位线之间；一第一多路复用器，连接至该n条本地位线与该n条读取位线，该第一多路复用器接收一第一选择信号，将该n条本地位线其中之一连接至一第一主位线，并将该n条读取位线其中之一连接至一第一主读取位线；以及，一漏电流消除电路，包括一漏电流产生器与一镜射电路，该镜射电路的一电流输入路径连接于该漏电流产生器以及一接地端之间，该镜射电路的一电流镜射路径连接至该第一主位线与该接地端之间；其中该操作方法包括下列步骤：
由该存储单元阵列中决定一选定存储单元与多个非选定存储单元；
对一选定本地位线、一选定读取位线、该第一主位线与该第一主读取位线进行重置动作，其中该选定本地位线与该选定读取位线由该第一选择信号决定；
由该选定存储单元产生的一读取电流以及所述多个非选定存储单元产生的一第一漏电流所组成的一总和电流流向该选定本地位线；
将该总和电流减该漏电流产生器产生的一第二漏电流后成为一剩余电流，且利用该剩余电流来充电该选定本地位线；
感测该选定本地位线的一充电电压，并产生一感应读取电流；以及
根据该感应读取电流来产生一数据信号。
21.一种非易失性存储器的操作方法，该非易失性存储器具有一第一存储器区块，该第一存储器区块包括：一存储单元阵列，具有m×n个存储单元，且该存储器阵列连接至一控制线、m条字线以及n条本地位线，其中m与n为正整数；一放大电路，包括n个感应组件，对应地连接至n条本地位线以及n条读取位线之间；一第一多路复用器，连接至该n条本地位线与该n条读取位线，该第一多路复用器接收一第一选择信号，将该n条本地位线其中之一连接至一第一主位线，并将该n条读取位线其中之一连接至一第一主读取位线；以及，一漏电流消除电路，包括一漏电流产生器与一镜射电路，该镜射电路的一电流输入路径连接于该漏电流产生器以及一接地端之间，该镜射电路的n条电流镜射路径分别连接至对应的该n条本地位线与该接地端之间；其中该操作方法包括下列步骤：
由该存储单元阵列中决定一选定存储单元与多个非选定存储单元；
对一选定本地位线、一选定读取位线、该第一主位线与该第一主读取位线进行重置动作，其中该选定本地位线与该选定读取位线由该第一选择信号决定；
由该选定存储单元产生的一读取电流以及所述多个非选定存储单元产生的一第一漏电流所组成的一总和电流流向该选定本地位线；
将该总和电流减该漏电流产生器产生的一第二漏电流后成为一剩余电流，且利用该剩余电流来充电该选定本地位线；
感测该选定本地位线的一充电电压，并产生一感应读取电流；以及
根据该感应读取电流来产生一数据信号。
22.一种非易失性存储器，具有一第一存储器区块，该第一存储器区块包括：
一存储单元阵列，具有m×n个存储单元，且该存储器阵列连接至一控制线、m条字线以及n条本地位线，其中m与n为正整数；
一放大电路，包括n个感应组件，对应地连接至n条本地位线以及n条读取位线之间；
一第一多路复用器，连接至该n条本地位线与该n条读取位线；其中，该第一多路复用器接收一第一选择信号，将该n条本地位线其中之一连接至一第一主位线，并将该n条读取位线其中之一连接至一第一主读取位线；
一写入缓冲器，连接至该第一主位线；以及
一判断电路，连接至该第一主读取位线；
其中，于一读取动作时，该控制线接收一读取电压，该存储单元阵列根据该m条字线接收的电压与该第一选择信号决定一选定存储单元，且该选定存储单元产生一读取电流用于充电该n条本地位线中的一第一本地位线；在该放大电路中，该n个感应组件中的一第一感应组件根据该第一本地位线的一充电电压产生一感应读取电流，经由该n条读取位线中的一第一读取位线、该第一多路复用器与该第一主读取位线传递至该判断电路，并使得该判断电路决定该选定存储单元的一储存状态。
23.一种非易失性存储器，具有一第一存储器区块，该第一存储器区块包括：
一存储单元阵列，具有m×n个存储单元，且该存储器阵列连接至一控制线、m条字线以及n条本地位线，其中m与n为正整数；
一放大电路，包括n个感应组件，对应地连接至n条本地位线以及n条读取位线之间；
一第一多路复用器，连接至该n条本地位线与该n条读取位线；其中，该第一多路复用器接收一第一选择信号，将该n条本地位线其中之一连接至一第一主位线，并将该n条读取位线其中之一连接至一第一主读取位线；以及
一漏电流消除电路，包括一漏电流产生器与一镜射电路，该镜射电路的一电流输入路径连接于该漏电流产生器以及一接地端之间，该镜射电路的n条电流镜射路径分别连接至对应的该n条本地位线与该接地端之间；
其中，该漏电流产生器包括多个存储单元，连接至该镜射电路的该电流输入路径，于一读取动作时，所述多个存储单元产生一漏电流至该电流输入路径；
其中，该镜射电路包括：
一控制晶体管，该控制晶体管的一第一源/漏端连接至该漏电流产生器，该控制晶体管的一第二源/漏端连接至该接地端，该控制晶体管的一门极端连接至该控制晶体管的该第一源/漏端；以及
n个镜射晶体管，该n个镜射晶体管的第一源/漏端分别连接至对应的该n条本地位线，该n个镜射晶体管的第二源/漏端连接至该接地端，该n个镜射晶体管的门极端连接至该控制晶体管的该门极端。
24.一种非易失性存储器，具有一第一存储器区块，该第一存储器区块包括：
一存储单元阵列，具有m×n个存储单元，且该存储器阵列连接至一控制线、m条字线以及n条本地位线，其中m与n为正整数；
一放大电路，包括n个感应组件，对应地连接至n条本地位线以及n条读取位线之间；
一第一多路复用器，连接至该n条本地位线与该n条读取位线；其中，该第一多路复用器接收一第一选择信号，将该n条本地位线其中之一连接至一第一主位线，并将该n条读取位线其中之一连接至一第一主读取位线；以及
一漏电流消除电路，包括一漏电流产生器与一镜射电路，该镜射电路的一电流输入路径连接于该漏电流产生器以及一接地端之间，该镜射电路的n条电流镜射路径分别连接至对应的该n条本地位线与该接地端之间；
其中，该漏电流产生器包括多个存储单元，连接至该镜射电路的该电流输入路径，于一读取动作时，所述多个存储单元产生一漏电流至该电流输入路径；
其中，该镜射电路包括：
一第一电流镜，该第一电流镜的一电流输入路径连接至该漏电流产生器；
一第二电流镜，该第二电流镜的一电流输入路径连接至该第一电流镜的一电流镜射路径；以及
一第三电流镜，该第三电流镜的一电流输入路径连接至该第二电流镜的一电流镜射路径，该第三电流镜的n条电流镜射路径分别连接至对应的该n条本地位线。
25.一种非易失性存储器，具有一第一存储器区块，该第一存储器区块包括：
一存储单元阵列，具有m×n个存储单元，且该存储器阵列连接至一控制线、m条字线以及n条本地位线，其中m与n为正整数；
一放大电路，包括n个感应组件，对应地连接至n条本地位线以及n条读取位线之间；
一第一多路复用器，连接至该n条本地位线与该n条读取位线；其中，该第一多路复用器接收一第一选择信号，将该n条本地位线其中之一连接至一第一主位线，并将该n条读取位线其中之一连接至一第一主读取位线；以及
一漏电流消除电路，包括一漏电流产生器与一镜射电路，该镜射电路的一电流输入路径连接于该漏电流产生器以及一接地端之间，该镜射电路的一电流镜射路径连接至该第一主位线与该接地端之间；
其中，该漏电流产生器包括多个存储单元，连接至该镜射电路的该电流输入路径，于一读取动作时，所述多个存储单元产生一漏电流至该电流输入路径；
其中，该镜射电路包括：
一第一电流镜，该第一电流镜的一电流输入路径连接至该漏电流产生器；
一第二电流镜，该第二电流镜的一电流输入路径连接至该第一电流镜的一电流镜射路径；以及
一第三电流镜，该第三电流镜的一电流输入路径连接至该第二电流镜的一电流镜射路径，该第三电流镜的一电流镜射路径连接至该第一主位线。
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