CN108701483A - 具有泄漏补偿的存储器电路 - Google Patents

具有泄漏补偿的存储器电路 Download PDF

Info

Publication number
CN108701483A
CN108701483A CN201780010786.7A CN201780010786A CN108701483A CN 108701483 A CN108701483 A CN 108701483A CN 201780010786 A CN201780010786 A CN 201780010786A CN 108701483 A CN108701483 A CN 108701483A
Authority
CN
China
Prior art keywords
terminal
memory
memory cell
transistor
supply voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780010786.7A
Other languages
English (en)
Other versions
CN108701483B (zh
Inventor
S·K·海因里希-巴纳
R·S·劳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN108701483A publication Critical patent/CN108701483A/zh
Application granted granted Critical
Publication of CN108701483B publication Critical patent/CN108701483B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

在包括字线和位线的存储器阵列中，存储器阵列的多个存储器单元中的每个具有连接到位线的第一端子和在第一端子与相应的第二端子之间的电流路径。多个存储器单元中的第一存储器单元(400,402)具有第二端子，其经耦合以在被字线选择时接收第一电源电压(Vss)。多个存储器单元中的第二存储器单元(404,406)具有第二端子，其经耦合以在第一存储器单元(400,402)被字线选择时接收与第一电源电压不同的电压(Vdd‑Vtn)。

Description

具有泄漏补偿的存储器电路
技术领域
本发明涉及具有未选择的存储器单元的泄漏补偿的存储器电路。
背景技术
缩小的半导体集成电路特征尺寸对半导体集成电路设计提出了越来越多的挑战。例如，高密度存储器单元的最小特征尺寸通常小于外围电路的对应特征尺寸。结果，未选择的存储器单元中的泄漏电流(ILEAK)可能不利地影响对公共位线上的所选择的存储器单元的正确感测。对于诸如快闪EEPROM和ROM存储器的非易失性存储器尤其如此。然而，这种不希望的泄漏电流也可能不利地影响易失性SRAM存储器的待机电流。此外，不期望的泄漏电流可能损害片上系统(SoC)应用和独立存储器两者中的嵌入式存储器的操作。
发明内容
在第一实施例中，存储器阵列具有字线和位线。存储器阵列的多个存储器单元中的每个具有连接到位线的第一端子和在第一端子与相应的第二端子之间的电流路径。多个存储器单元中的第一存储器单元具有第二端子，其经耦合以在被字线选择时接收第一电源电压。多个存储器单元中的第二存储器单元具有第二端子，其经耦合以在第一存储器单元被字线选择时接收与第一电源电压不同的电压。
在第二实施例中，多个存储器单元中的每个具有第一端子、第二端子和控制端子，控制端子经布置以控制相应的第一和第二端子之间的电流流动。多个位线连接到相应的存储器单元的第一端子。偏置电路经布置以在第一操作模式中将电源电压施加到存储器单元的第二端子，并且在第二操作模式中将与电源电压不同的偏置电压施加到第二端子。
附图说明
图1是根据示例实施例的存储器电路的图。
图2是图1的存储器块106和108的简化电路图。
图3是耦合到相应的存储器块106和108的图1的源极线(SL)偏置电路104和110的电路图。
图4是示出根据示例实施例的在存储器读取操作期间图1的存储器扇区102的操作的电路图。
图5是示出在存储器读取操作期间图4的存储器扇区102的操作的时序图。
具体实施方式
示例实施例减少了非易失性和易失性存储器系统两者中未选择的存储器单元中的泄漏电流。
图1是根据示例实施例的存储器电路100的图。存储器电路(通常称为宏)可用于片上系统(SoC)、嵌入式存储器或独立存储器应用。该图示出了四个存储器扇区102、120、130和140。可以包括附加的存储器扇区，如椭圆(省略号)所说明。每个存储器扇区基本相同，因此将仅详细描述存储器扇区102。在下面的讨论中，相同的附图标记用于描述基本相同的电路元件。存储器扇区102包括存储器块106和108以及相应的源极线偏置电路104和110，如将详细描述的。每个存储器块包括N个字线(WL)和M个位线(BL)，其中N和M是正整数。每个字线对应于相应的一行存储器单元，并且每个位线对应于相应的一列存储器单元。N和M的选择取决于特定应用的存储器要求。例如，N可以是256、512或其他值，并且可以包括用于冗余的存储器单元的附加行。相应地，M可以是256、512、1024或其他值，并且可以包括用于冗余或用于纠错(ECC)存储器的奇偶校验位的存储器单元的其他列。例如，N可以是256或512并且M可以是2304，其中256列专用于ECC奇偶校验位。
图1的存储器电路还包括行解码和驱动电路114，以响应于所施加的地址信号而选择适当的字线。源极线(SL)解码电路116对所施加的地址信号进行解码以控制源极线偏置电路104和110，并且源极线(SL)解码电路116可以包括对应的控制逻辑。高电压驱动电路118对所选择的控制栅极(CG)和擦除栅极(EG)进行解码并施加高电压信号，以编程和擦除块106和108的存储器单元。电路112施加写入驱动(WRDRIVE)信号以将日期写入存储器单元。电路112还包括8：1多路复用电路，以选择性地将局部位线(LBL)信号耦合到全局位线(GBL)。全局位线通过全局位线多路复用器GMUX选择性地耦合到电路122中的感测放大器。在放大之后，数据信号随后由读取多路复用(RMUX)电路多路复用到SoC的输入/输出(I/O)端子。
图2是图1的存储器块106和108的简化电路图。块106经耦合以接收字线WL0至WLN/2-1和控制栅极引线CG0至CGN/2-1。块106还经耦合以接收位线BL0至BLM-1。块106包括形成在相应的字线和位线的每个交叉点处的存储器单元，例如由晶体管200和202形成的存储器单元以及由晶体管204和206形成的存储器单元。晶体管202提供对浮栅晶体管202的访问。同样，晶体管204提供对浮栅晶体管206的访问。晶体管202和206具有控制栅极，其经耦合以分别接收信号CG0和CGN/2-1。晶体管202和206还具有由虚线指示的相应浮动擦除栅极(EG)。块106的每个浮栅晶体管的源极从源极线偏置(SL BIAS)电路104耦合到源极线SL104。
块108类似于块106，并且经耦合以接收字线WLN/2至WLN-1和控制栅极引线CGN/2至CGN-1。块108还经耦合以接收与块106共享的位线BL0至BLM-1。存储器单元形成在块108的相应的字线和位线的每个交叉点处，例如由晶体管208和210形成的存储器单元以及由晶体管212和214形成的存储器单元。晶体管208提供对浮栅晶体管210的访问。同样，晶体管212提供对浮栅晶体管214的访问。晶体管210和214具有控制栅极，其经耦合以分别接收信号CGN/2和CGN-1。晶体管210和214还具有由虚线指示的相应的浮动擦除栅极(EG)。块108的每个浮栅晶体管的源极从SL BIAS电路110耦合到源极线SL110。
图3是耦合到相应的存储器块106和108的图1的源极线(SL)偏置电路104和110的电路图。在以下描述中，晶体管尺寸被指定为以微米为单位的宽度/长度(W/L)。这些晶体管尺寸是示例，并且可以随N和M(图1)的不同值而变化。SL偏置电路104包括在电源电压引线VDD(水平线)和VSS(小三角形)之间与n沟道晶体管302(1.95/0.07)串联连接的n沟道晶体管300(3.9/0.4)。SL偏置电路104还包括在源极线SL104和电源电压引线VSS之间与n沟道晶体管306(1.0/1.0)串联连接的n沟道晶体管304(3.0/0.07)。晶体管300和302的公共端子301连接到晶体管304和306的公共端子。SL偏置电路110类似于SL偏置电路104并且包括在电源电压引线VDD和VSS之间与n沟道晶体管312(1.95/0.07)串联连接的n沟道晶体管310(3.9/0.4)。SL偏置电路110还包括在源极线SL110和电源电压引线VSS之间与n沟道晶体管316(1.0/1.0)串联连接的n沟道晶体管314(3.0/0.07)。晶体管310和312的公共端子311连接到晶体管314和316的公共端子。
SL偏置电路104的操作类似于SL偏置电路110的操作，因此将仅详细描述SL偏置电路104的操作。晶体管300经耦合以接收控制信号VSF104，并且晶体管302经耦合以接收补偿控制信号VSF104_OFF。当未访问存储器扇区102时，控制信号VSF104和VSF104_OFF分别为低和高。因此，晶体管300截止，晶体管302导通，并且引线301被驱动至电源电压VSS。控制信号VRD_BUF保持为高，因此晶体管304和306都导通，并且晶体管304在引线301处驱动SL104至电源电压VSS。以相同的方式，控制信号VSF110和VSF110_OFF分别为低和高，并且晶体管314在引线311处驱动SL110至电源电压VSS。
当以读取模式访问块108的存储器单元时，控制信号VSF110和VSF110_OFF分别保持为低和高，并且SL110保持在电源电压VSS。然而，控制信号VSF104和VSF104_OFF分别转变为高电平和低电平。因此，晶体管300导通，并且晶体管302截止。晶体管300用作源极跟随器并将引线301驱动到比电源电压VDD低的n沟道晶体管阈值电压(VDD-Vtn)。控制信号VRD_BUF保持高，因此晶体管304和306都导通。因此，晶体管304将SL104驱动到VDD-Vtn。晶体管306是相对高电阻的晶体管，并且用作分压器(bleeder)或保持器(keeper)器件以确保引线301不会升高到VDD-Vtn以上。
出于若干原因，示例实施例的SL偏置电路非常有利。首先，对块108中的存储器单元的访问时间不受影响，因为在读取操作期间SL110保持在电源电压VSS。其次，当访问块108中的存储器单元时，SL104升高到VDD-Vtn。因此，块106中的存储器单元(其连接到的位线与块108中的被访问存储器单元的位线相同)具有极大地减少的泄漏电流。擦除的存储器单元的典型读取电流约为25μA。然而，在所选择的传统位线上的未选择的存储器单元的泄漏可能高达16μA/kbit。该过大的泄漏电流不利地影响来自所访问的存储器单元的数据的信噪比(SNR)。将所选择的位线上的未选择的存储器单元的源极线提升至比电源电压VSS仅仅高200mV，将使泄漏电流减少大约两个数量级(100x)，从而极大地改善所访问的存储器单元的SNR。第三，源极跟随器晶体管300快速地将引线301驱动到VDD-Vtn，因此在从所访问的存储器单元感测数据之前减少了漏电流。第四，晶体管302确保引线301不会上升到大于VDD-Vtn的电平从而不利地影响可靠性。最后，示例实施例的SL偏置电路不产生静态功耗。此外，诸如SL偏置电路104的SL偏置电路可以包括诸如晶体管300至306的若干电路，其中每个单独的SL偏置电路由适当的列地址信号解码。因此，由每个SL偏置电路驱动的源极线电容可以限于相应扇区的几个相应位线的存储器单元。
图4是示出根据示例实施例的在存储器读取操作期间图1的存储器扇区102的操作的电路图。参考图5的时序图描述针对在WL0和BL0的交叉点处的存储器单元的读取操作的电路的操作。在下面的讨论中，晶体管400和402表示连接到BL0的块106中的所有集总存储器单元。晶体管404和406表示连接到BL0的块108中的所有集总存储器单元。最初，VSF104和VSF110为低(0.0V)，并且VSF104_OFF和VSF110_OFF为高(1.2V)。VRD_BUF为高(3.0V)，因此晶体管304、306、314和316导通。因此，源极线SL104和SL110分别由晶体管304和314保持在VSS(0.0V)。在时间t0，VSF110变高(1.2V)，并且VSF110_OFF变低(0.0V)。如上所述，这将SL110驱动到VDD-Vtn(0.6V)。结果，通过存储器单元404/406的电流ILEAK基本上为零。在时间t1，字线WL0变高(1.3V)并导通访问晶体管200(图2)。结果，电流IREAD流过存储器单元200/202，并且电流ILEAK x(N/2-1)流过连接到位线BL0的块106的未选择的存储器单元。因此，对于大的N，由于连接到位线BL0的未选择的存储器单元引起的泄漏电流有利地减少了一半。位线BL0通过局部位线多路复用电路408和全局位线多路复用电路410选择性地耦合到感测放大器412的一个输入端子。参考电流源414耦合到感测放大器412的另一输入端子。感测放大器412最初被预充电为高，因此输入端子处的差分电流产生差分输入电压。在时间t2，感测放大器使能信号SAEN变高(1.2V)以放大差电压。读取多路复用电路416选择性地将放大的差电压(DATA)施加到输出电路122。
如上所述，示例实施例的SL偏置电路实质上改善了感测放大器处的SNR。例如，如果256个存储器单元在BL0上(N＝256)，则在块106和108中的每个中，通过BL0的泄漏电流从8μA减小到4μA。读取电流保持约25μA，因此感测放大器处的净电流为21μA而不是17μA。这是感测放大器处的信号强度的24％的提高。通过增加每个扇区的块的数量，从而增加每个位线的源极线数量，可以进一步改善SNR。例如，如果一个扇区中有四个块，其中每个源极线上有128个存储器单元，则通过BL0的泄漏电流从8μA减小到2μA。读取电流保持约25μA，因此感测放大器处的净电流为23μA而不是17μA。这是感测放大器处的信号强度的35％的提高。
可以使用其他电路组件来增加所选择的位线上的未选择的存储器单元的源极线电压。此外，示例实施例同样适用于其他存储器电路，例如只读存储器(ROM)电路。示例实施例还可以应用于静态随机存取存储器(SRAM)电路或各种逻辑电路以减少待机电流。
在权利要求的范围内，在所描述的实施例中修改是可能的，并且其他实施例也是可能的。

Claims (20)

1.一种存储器阵列，包括：
字线；
位线；
多个存储器单元，其中每个存储器单元具有连接到所述位线的第一端子和在所述第一端子与相应的第二端子之间的电流路径；
所述多个存储器单元中的第一存储器单元，其具有所述第二端子，所述第二端子经耦合以在被所述字线选择时接收第一电源电压；和
所述多个存储器单元中的第二存储器单元，其具有所述第二端子，所述第二端子经耦合以在所述第一存储器单元被所述字线选择时接收与所述第一电源电压不同的电压。
2.根据权利要求1所述的存储器阵列，其中与所述第一电源电压不同的所述电压基本上等于第二电源电压减去晶体管阈值电压。
3.根据权利要求1所述的存储器阵列，其中所述存储器单元是快闪电可编程可擦除存储器单元。
4.根据权利要求1所述的存储器阵列，其中所述存储器单元是只读存储器单元即ROM单元。
5.根据权利要求1所述的存储器阵列，包括：
第一晶体管，其具有耦合在第二电源电压端子和公共端子之间的电流路径；
第二晶体管，其具有耦合在所述公共端子和具有所述第一电源电压的端子之间的电流路径；
第三晶体管，其具有耦合在所述第二端子和所述公共端子之间的电流路径；和
第四晶体管，其具有耦合在所述公共端子和具有所述第一电源电压的所述端子之间的电流路径。
6.根据权利要求5所述的存储器阵列，其中所述第一晶体管经布置以作为源极跟随器操作。
7.根据权利要求1所述的存储器阵列，其中所述第二存储器单元耦合到第二字线。
8.一种存储器阵列，包括：
多个存储器单元，每个存储器单元具有第一端子、第二端子和控制端子，所述控制端子经布置以控制相应的所述第一端子和所述第二端子之间的电流流动；
多个位线，其连接到相应的存储器单元的第一端子；以及
偏置电路，其经配置以在第一操作模式中将电源电压施加到所述存储器单元的所述第二端子，并且在第二操作模式中将与所述电源电压不同的偏置电压施加到所述第二端子。
9.根据权利要求8所述的存储器阵列，其中所述第一模式是活动操作模式，并且所述第二模式是待机操作模式。
10.根据权利要求8所述的存储器阵列，其中所述第一模式是所选择的操作模式，并且所述第二模式是未选择的操作模式。
11.根据权利要求8所述的存储器阵列，其中所述偏置电压基本上等于第二电源电压减去晶体管阈值电压。
12.根据权利要求8所述的存储器阵列，其中所述存储器单元是快闪电可编程可擦除存储器单元。
13.根据权利要求8所述的存储器阵列，其中所述存储器单元是只读存储器单元即ROM单元。
14.根据权利要求8所述的存储器阵列，其中所述存储器单元是静态随机存取存储器单元即SRAM单元。
15.根据权利要求8所述的存储器阵列，其中所述多个存储器单元中的第一存储器单元具有连接到第一位线的第一端子和经耦合以当在读取模式中被选择时接收所述电源电压的第二端子，并且其中所述多个存储器单元中的第二存储器单元具有连接到所述第一位线的第一端子和经耦合以当在所述读取模式中所述第一存储器单元被选择时接收所述偏置电压的第二端子。
16.根据权利要求8所述的存储器阵列，其中所述偏置电路包括：
第一晶体管，其具有耦合在第二电源电压端子和公共端子之间的电流路径；
第二晶体管，其具有耦合在所述公共端子和具有所述电源电压的端子之间的电流路径；
第三晶体管，其具有耦合在所述第二端子中的至少一个和所述公共端子之间的电流路径；和
第四晶体管，其具有耦合在所述公共端子和具有所述电源电压的所述端子之间的电流路径。
17.一种操作存储器阵列的方法，所述方法包括：
将第一多个存储器单元和第二多个存储器单元中的每个的第一端子连接到位线；
当所述第一多个存储器单元中的至少一个存储器单元被选择时，将电源电压施加到所述第一多个存储器单元中的每个存储器单元的第二端子；和
当所述第一多个存储器单元中的所述至少一个存储器单元被选择时，将偏置电压施加到所述第二多个存储器单元中的每个存储器单元的第二端子。
18.根据权利要求17所述的方法，包括：当没有选择所述第一多个存储器单元中的存储器单元时，将所述电源电压施加到所述第二多个存储器单元中的每个存储器单元的所述第二端子。
19.根据权利要求17所述的方法，包括：
当所述第二多个存储器单元中的至少一个存储器单元被选择时，将所述偏置电压施加到所述第一多个存储器单元中的每个存储器单元的所述第二端子；和
当所述第二多个存储器单元中的所述至少一个存储器单元被选择时，将电源电压施加到所述第二多个存储器单元中的每个存储器单元的所述第二端子。
20.根据权利要求17所述的方法，其中所述第一多个存储器单元中的每个的所述第二端子为第一共源极引线，并且其中所述第二多个存储器单元中的每个的所述第二端子为第二共源极引线。
CN201780010786.7A 2016-02-23 2017-02-23 具有泄漏补偿的存储器电路 Active CN108701483B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/050,678 2016-02-23
US15/050,678 US9799408B2 (en) 2016-02-23 2016-02-23 Memory circuit with leakage compensation
PCT/US2017/019154 WO2017147310A1 (en) 2016-02-23 2017-02-23 Memory circuit with leakage compensation

Publications (2)

Publication Number Publication Date
CN108701483A true CN108701483A (zh) 2018-10-23
CN108701483B CN108701483B (zh) 2023-03-14

Family

ID=59630757

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780010786.7A Active CN108701483B (zh) 2016-02-23 2017-02-23 具有泄漏补偿的存储器电路

Country Status (3)

Country Link
US (3) US9799408B2 (zh)
CN (1) CN108701483B (zh)
WO (1) WO2017147310A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9799408B2 (en) * 2016-02-23 2017-10-24 Texas Instruments Incorporated Memory circuit with leakage compensation
US10685703B2 (en) * 2018-09-12 2020-06-16 Nxp B.V. Transistor body bias control circuit for SRAM cells
US10930345B1 (en) * 2019-10-22 2021-02-23 Micron Technology, Inc. Voltage profile for reduction of read disturb in memory cells
US11380387B1 (en) * 2021-03-23 2022-07-05 Micron Technology, Inc. Multiplexor for a semiconductor device

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002078003A2 (en) * 2001-03-21 2002-10-03 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
US20050030782A1 (en) * 2002-08-29 2005-02-10 Hiroshi Takahashi Ferroelectric memory
US20070076462A1 (en) * 2005-09-30 2007-04-05 Detlev Richter Semiconductor memory and method for operating a semiconductor memory comprising a plurality of memory cells
CN101067970A (zh) * 2006-05-05 2007-11-07 旺宏电子股份有限公司 P沟道能隙工程硅氧氮氧硅nand闪存的编程与擦除方法
CN101471136A (zh) * 2007-12-26 2009-07-01 上海贝岭股份有限公司 一种防止eeprom编程串扰的电路和方法
CN101833991A (zh) * 2009-03-12 2010-09-15 株式会社东芝 半导体存储装置
CN102682828A (zh) * 2012-05-09 2012-09-19 上海宏力半导体制造有限公司 读出放大器电路以及非易失性存储装置
CN103137194A (zh) * 2011-11-23 2013-06-05 上海华虹Nec电子有限公司 闪存存储器的存储单元电路结构
CN104143358A (zh) * 2013-05-10 2014-11-12 三星电子株式会社 具有不同的伪字线的三维快闪存储器件和数据储存设备

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US62443A (en) * 1867-02-26 Charles b
US6219291B1 (en) * 2000-05-01 2001-04-17 Advanced Technology Materials, Inc. Reduction of data dependent power supply noise when sensing the state of a memory cell
US8022883B2 (en) 2008-12-17 2011-09-20 Mitsumi Electric Co., Ltd. AM/FM windowpane antenna pattern structure wherein feeding point is disposed thereinside
US8390335B2 (en) 2009-06-24 2013-03-05 Futurewei Technologies, Inc. Signal buffer amplifier
KR20130134073A (ko) * 2012-05-30 2013-12-10 에스케이하이닉스 주식회사 반도체 메모리 장치
US9406374B1 (en) * 2015-10-13 2016-08-02 Nxp B.V. Mitigating leakage in memory circuits
US9799408B2 (en) * 2016-02-23 2017-10-24 Texas Instruments Incorporated Memory circuit with leakage compensation

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002078003A2 (en) * 2001-03-21 2002-10-03 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
CN1507631A (zh) * 2001-03-21 2004-06-23 ����뵼��ɷ����޹�˾ 用以在写入存储器阵列时偏压选择和未选择阵列线的方法与装置
US20050030782A1 (en) * 2002-08-29 2005-02-10 Hiroshi Takahashi Ferroelectric memory
US20070076462A1 (en) * 2005-09-30 2007-04-05 Detlev Richter Semiconductor memory and method for operating a semiconductor memory comprising a plurality of memory cells
CN101067970A (zh) * 2006-05-05 2007-11-07 旺宏电子股份有限公司 P沟道能隙工程硅氧氮氧硅nand闪存的编程与擦除方法
CN101471136A (zh) * 2007-12-26 2009-07-01 上海贝岭股份有限公司 一种防止eeprom编程串扰的电路和方法
CN101833991A (zh) * 2009-03-12 2010-09-15 株式会社东芝 半导体存储装置
CN103137194A (zh) * 2011-11-23 2013-06-05 上海华虹Nec电子有限公司 闪存存储器的存储单元电路结构
CN102682828A (zh) * 2012-05-09 2012-09-19 上海宏力半导体制造有限公司 读出放大器电路以及非易失性存储装置
CN104143358A (zh) * 2013-05-10 2014-11-12 三星电子株式会社 具有不同的伪字线的三维快闪存储器件和数据储存设备

Also Published As

Publication number Publication date
US20170243659A1 (en) 2017-08-24
US10062443B2 (en) 2018-08-28
US20180366205A1 (en) 2018-12-20
US20180012668A1 (en) 2018-01-11
WO2017147310A1 (en) 2017-08-31
US10593413B2 (en) 2020-03-17
CN108701483B (zh) 2023-03-14
US9799408B2 (en) 2017-10-24

Similar Documents

Publication Publication Date Title
US7518903B2 (en) Semiconductor memory device and semiconductor integrated circuit system
KR100596083B1 (ko) Ｎａｎｄ형 불휘발성 메모리
JP3373632B2 (ja) 不揮発性半導体記憶装置
KR20040075081A (ko) 인접 비트가 프리챠지되는 플래시 이피롬 어레이의 가상접지 판독을 위한 소스측 감지 방식
JPS62114200A (ja) 半導体メモリ装置
JP6817461B2 (ja) フラッシュメモリシステム内のアドレス障害検出
KR102103868B1 (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 웨이퍼 번-인 테스트 방법
US10593413B2 (en) Memory circuit with leakage compensation
KR20000071465A (ko) 블럭 단위로 소거를 행하는 반도체 기억 장치
WO2013134053A1 (en) Voltage mode sensing for low power flash memory
JP2007310936A (ja) 半導体記憶装置
JP6102146B2 (ja) 半導体記憶装置
US9837161B2 (en) Split-gate memory having sector retirement with reduced current and method therefor
US20070140009A1 (en) Virtual ground type nonvolatile semiconductor memory device
JP2007193854A (ja) 半導体記憶装置
US7796441B2 (en) Method of reading configuration data in flash memory device
KR100854908B1 (ko) 반도체 메모리 소자의 셀 어레이 및 이의 동작 방법
JP2009295221A (ja) 半導体記憶装置
JPH03288399A (ja) 半導体記憶装置
US7924621B2 (en) NAND-type flash memory and NAND-type flash memory controlling method
JPH09288899A (ja) 半導体記憶装置
JP2002093180A (ja) 不揮発性半導体記憶装置
TWI497524B (zh) 記憶體頁面緩衝器
KR20240061832A (ko) 마진 읽기 테스트 동작을 수행하는 플래시 메모리 및 그것을 포함하는 마진 읽기 테스트 시스템
CN115527572A (zh) 读出放大器电路、存储器及电子装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant