KR100854908B1 - 반도체 메모리 소자의 셀 어레이 및 이의 동작 방법 - Google Patents

반도체 메모리 소자의 셀 어레이 및 이의 동작 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 셀 어레이 및 이의 동작 방법에 관한 것으로, 다수의 메모리 블럭을 N개의 블럭부로 구분하여 배치하고, 각 블럭부마다 각각 연결되는 공통 소스 라인을 스위칭부를 통해 소스 전압 발생기와 연결함으로써, 독출 동작시 공통 소스 라인을 통해 디스차지 되는 누설 전류량을 감소시켜 온 셀 커런트가 감소하여도 셀의 센싱 마진을 확보할 수 있는 반도체 메모리 소자의 셀 어레이 및 이의 동작 방법을 개시한다.
셀 어레이, 누설 전류, 공통 소스 라인

Description

반도체 메모리 소자의 셀 어레이 및 이의 동작 방법{Cell array of semiconductor memory device and operating method thereof}
도 1은 종래 기술에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 회로도이다.
도 2는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 메모리 셀 어레이 110 : 제1 메모리 블럭부
120 : 제2 메모리 블럭부 130 : 전압 발생기
TR1, TR2 : 스위칭 소자
본 발명은 반도체 메모리 소자의 셀 어레이 및 이의 동작 방법에 관한 것으로, 특히 누설 전류량을 감소시킬 수 있는 반도체 메모리 소자의 셀 어레이 및 이 의 동작 방법에 관한 것이다.
반도체 메모리 소자 중 플래시 메모리 소자는 플래시 메모리 장치는 일반적으로 정보의 기록, 판독 및 전기적 소거를 가능하게 하는 것으로, 행 및 열 방향으로 배열되는 복수의 메모리 셀 어레이를 포함한다.
이러한 플래시 반도체 메모리 셀이 행 및 열 방향으로 배열되어 메모리 셀어레이를 구성하는데, 드레인이 열 방향으로 연장되는 비트 라인에 접속되고 콘트롤 게이트가 행 방향으로 연장되는 워드 라인에 접속되도록 구성된다.
도 1은 일반적인 플래시 메모리 소자의 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 메모리 셀 어레이(10)은 다수의 메모리 셀들을 포함하는 다수의 메모리 블럭(11; 블럭0 내지 블럭n)과 다수의 메모리 블럭(11)의 블럭0 내지 블럭n을 연결하는 공통 소스 라인(CSL)에 소스 전압을 인가하기 위한 소스 전압 발생기(12)을 포함한다.
메모리 셀 어레이(10)는 동일한 서브(Sub)에서 단일 비트라인(Bit Line)에 다수의 메모리 블럭(11)의 블럭0 내지 블럭n 들이 병렬 연결되어 있고, 블럭0 내지 블럭n의 소스 라인은 공통 소스 라인(CSL)으로 연결되어 있다.
반도체 메모리 소자의 셀 어레이는 독출 동작 중 선택된 비트라인(Bit Line)에는 1V 전후의 포지티브 바이어스(positive bias)가 인가되고, 공통 소스 라인(CSL)에는 0V 가 인가되며 선택된 셀이 소거 상태일 경우 공통 소스 라인(CSL)에서 비트라인(Bit line) 으로 전류 흐름(current flow) 가 발생하고 있다.
상술한 종래 기술에 따른 반도체 메모리 소자의 셀 어레이는 반도체 소자의 용량이 점차 증가함에 따라 병렬 연결된 메모리 블럭의 수가 많아지면 누설 전류의 양도 증가하게 된다. 이는 소자가 점차 고집적화되어 감에 따라 온 셀 커런트(On cell current)는 감소하고, 누설 전류는 증가하게 되어 선택된 블럭에서 프로그램 셀과 소거 셀을 구분하는 센싱 마진이 급격하게 감소되어 소자의 오동작을 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 다수의 메모리 블럭을 N개의 블럭부로 구분하여 배치하고, 각 블럭부마다 각각 연결되는 공통 소스 라인을 스위칭부를 통해 소스 전압 발생기와 연결함으로써, 독출 동작시 공통 소스 라인을 통해 디스차지 되는 누설 전류량을 감소시켜 온 셀 커런트가 감소하여도 셀의 센싱 마진을 확보할 수 있는 반도체 메모리 소자의 셀 어레이 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 소자의 셀 어레이는 다수의 메모리 셀을 포함하는 메모리 블럭을 복수개 포함하여 형성된 제1 및 제2 메모리 블럭부와, 상기 제1 메모리 블럭부의 상기 메모리 블럭의 소스 라인과 연결된 제1 공통 소스 라인과, 상기 제2 메모리 블럭부의 상기 메모리 블럭의 소스 라인과 연결된 제2 공통 소스 라인과, 소스 전압, 전원 전압, 및 양의 전압을 출력하는 전압 발생기와, 상기 전압 발생기의 출력부와 상기 제1 공통 소스 라인에 연결된 제1 스위칭부, 및 상기 전압 발생기의 출력부와 상기 제2 공통 소스 라인에 연결된 제2 스위칭부를 포함하며, 상기 제1 및 제2 메모리 블럭부는 비트라인을 통해 병렬로 연결된다.
독출 및 프로그램 동작시 상기 제1 및 제2 메모리 블럭부 중 하나의 메모리 블럭부만 인에이블되며, 독출 동작시 상기 제1 및 제2 공통 소스 라인 중 선택된 하나의 공통 소스 라인에는 상기 전압 발생기에서 출력된 상기 소스 전압이 인가되고, 다른 하나의 공통 소스 라인은 플로팅된다. 상기 소스 전압은 0V이다.
상기 독출 동작시 상기 제1 및 제2 스위칭부 중 선택된 하나의 스위칭부가 인에이블되어 상기 전압 발생기에서 출력된 상기 소스 전압을 상기 제1 및 제2 공통 소스 라인 중 선택된 하나의 공통 소스 라인에 인가하고, 비 선택된 스위칭부는 디스에이블되어 비 선택된 공통 소스 라인을 플로팅시킨다.
독출 동작시 상기 제1 및 제2 공통 소스 라인 중 선택된 하나의 공통 소스 라인에는 상기 전압 발생기에서 출력된 소스 전압이 인가되고, 다른 하나의 공통 소스 라인에는 상기 양의 전압이 인가된다. 상기 독출 동작시 상기 제1 및 제2 스위칭부 중 선택된 하나의 스위칭부가 인에이블되어 상기 전압 발생기에서 출력된 상기 소스 전압을 상기 제1 및 제2 공통 소스 라인 중 선택된 하나의 공통 소스 라인에 인가하고, 비 선택된 스위칭부는 인에이블되어 비 선택된 공통 소스 라인에 상기 양의 전압을 인가한다. 상기 전원 전압은 2 내지 4V이다.
프로그램 동작시 상기 제1 및 제2 공통 소스 라인 중 선택된 하나의 공통 소 스 라인에는 상기 전압 발생기에서 출력된 상기 전원 전압이 인가되고, 다른 하나의 공통 소스 라인은 플로팅되며, 상기 프로그램 동작시 상기 제1 및 제2 스위칭부 중 선택된 하나의 스위칭부가 인에이블되어 상기 전압 발생기에서 출력된 상기 전원 전압을 상기 제1 및 제2 공통 소스 라인 중 선택된 하나의 공통 소스 라인에 인가하고, 비 선택된 스위칭부는 디스에이블되어 비 선택된 공통 소스 라인을 플로팅시킨다.
소거 동작시 상기 선택된 공통 소스라인 및 비선택된 공통소스라인 모두 플로팅시킨다.
상기 제1 스위칭부는 구동 신호에 응답하여 상기 전압 발생기의 출력을 상기 제1 공통 소스 라인에 인가하는 트랜지스터를 포함하며, 상기 제2 스위칭부는 구동 신호에 응답하여 상기 전압 발생기의 출력을 상기 제2 공통 소스 라인에 인가하는 트랜지스터를 포함한다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 셀 어레이의 동작 방법은 다수의 메모리 블럭을 각각 포함하는 제1 및 제2 메모리 블럭부, 및 상기 제1 및 제2 메모리 블럭부에 동작 전압을 출력하는 전압 발생기를 포함하며, 상기 제1 및 제2 메모리 블럭부는 비트라인을 통해 병렬로 연결된 반도체 메모리 소자의 셀 어레이의 동작 방법에 있어서, 프로그램 동작시 상기 전압 발생기에서 전원 전압을 발생시키는 단계와, 상기 전원 전압을 선택된 상기 제1 메모리 블럭부에 연결된 공통 소스 라인에 인가시키되 비선택된 상기 제2 메모리 블럭부에 연결된 공통 소스 라인은 상기 전원 전압을 인가하거나 플로팅 시키는 단계, 및 상기 비트라인에 프 로그램 전압을 인가하여 상기 제1 메모리 블럭부의 프로그램 동작을 실시하는 단계를 포함한다.
독출 동작시 상기 전압 발생기에서 소스 전압, 및 양의 전압을 각각 발생시키는 단계와, 상기 소스 전압을 선택된 상기 제1 메모리 블럭부에 연결된 상기 공통 소스 라인에 인가시키되 비선택된 상기 제2 메모리 블럭부에 연결된 상기 공통 소스 라인은 상기 양의 전압을 인가하거나 플로팅 시키는 단계, 및 상기 비트라인에 독출 전압을 인가하여 상기 제1 메모리 블럭부의 독출 동작을 실시하는 단계를 더 포함한다.
소거 동작시 상기 제1 메모리 블럭부 및 상기 제2 메모리 블럭부에 각각 연결된 공통 소스 라인을 플로팅 시키는 단계, 및 상기 비트라인에 독출 전압을 인가하여 상기 제1 및 제2메모리 블럭부의 소거 동작을 실시하는 단계를 더 포함한다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블럭(블럭0 내지 블럭m)을 포함하는 제1 메모리 블럭부(110), 다수의 메모리 블럭(블럭m+1 내지 블럭n)을 포함하는 제2 메모리 블럭부(120), 제1 및 제2 메모리 블럭(110, 및 120)에 각각 연결되는 제1, 2 공통 소스 라인(CSL1, CSL2), 제1, 2 공통 소스 라인(CSL1, CSL2)에 소스 전압(OV), 또는 전원 전압(2 내지 4V), 및 양의 전압을 인가하는 전압 발생기(130), 및 전압 발생기(130)와 제1, 2 공통 소스 라인(CSL1, CSL2) 사이 에 각각 연결된 제1 및 제2 스위칭부(TR1 및 TR2)를 포함한다.
본 발명에서는 다수의 메모리 블럭(블럭0 내지 블럭m)을 두개의 메모리 블럭부로 구분하였으나 두개 이상의 메모리 블럭으로 구분할 수 있다. 바람직하게는 2의 배수개의 메모리 블럭부로 나누어 배치할 수 있다.
제1 메모리 블럭부(110) 및 제2 메모리 블럭부(120)는 다수의 비트라인(Bit Line)에 병렬연결된다.
제1 스위칭부(TR1)은 제1 구동 신호(DV1)에 응답하여 전압 발생기(130)에서 출력되는 소스 전압(0V)을 제1 공통 소스 라인(CSL1)에 인가한다. 제2 스위칭부(TR2)은 제2 구동 신호(DV2)에 응답하여 전압 발생기(130)에서 출력되는 소스 전압(OV)을 제2 공통 소스 라인(CSL2)에 인가한다. 제1 스위칭부(TR1) 및 제2 스위칭부(TR2)는 트랜지스터로 구성될 수 있다.
도 2를 참조하여 본 발명의 일실시 예에 따른 반도체 메모리 소자의 셀 어레이의 동작 방법을 설명하면 다음과 같다.
독출 동작시 전압 발생기(130)에서는 소스 전압(0V)를 출력한다. 이때 선택된 메모리 블럭부(예를 들어 제1 메모리 블럭부(110)의 독출 동작을 진행한다. 이를 좀더 상세히 설명하면, 제1 스위칭부(TR1)에 인에이블된 제1 구동 신호(DV1)가 인가되어 전압 발생기(130)에서 출력된 소스 전압(0V)가 제1 공통 소스 라인(CSL1)에 인가된다. 이로 인하여 제1 메모리 블럭부(110)의 다수의 메모리 블럭(블럭 0 내지 블럭m)의 소스 라인은 OV가 인가된다. 이때 다수의 메모리 블럭(블럭 0 내지 블럭m)의 워드라인에 독출 전압이 인가되어 선택된 메모리 셀의 상태에 따라 프로 그램된 데이터가 선택된 비트라인(Bit Line)을 통해 독출된다.
이와 동시에 비 선택된 제2 메모리 블럭부(120)는 디스에이블된 제2 구동 신호(DV2)에 의하여 소스 전압(0V)가 인가되지 못한다. 이로 인하여 제2 공통 소스 라인(CSL2)은 플로팅 상태가 되어 다수의 메모리 블럭(블럭 m+1 내지 블럭n)의 워드라인에 독출 전압이 인가되어도 소스 라인이 플로팅 상태가 되어 독출 동작을 진행하지 않는다.
즉, 선택된 제1 메모리 블럭부(110)만 독출 동작을 진행하게 된다. 이로 인하여 선택된 셀이 소거 상태일 경우 비트라인(Bit line)의 전류 흐름(current flow) 량이 감소하게 된다. 이로 인하여 온 셀 커런트(On cell current)가 감소하여도 프로그램 셀과 소거 셀의 전류량 비를 유지할 수 있어 프로그램 디스터브 현상을 방지할 수 있다.
전압 발생기(130)는 소스 전압(OV) 뿐만 아니라 양의 전압(positive bias)을 발생시켜, 비선택된 메모리 블럭부(120)의 제2 공통 소스 라인(CSL2)에 인가할 수 있다. 즉, 제1 메모리 블럭부(110)에 연결된 제1 공통 소스 라인(CSL1)에는 소스 전압(OV)가 인가되고, 비선택된 메모리 블럭부(120)에 연결된 제2 공통 소스 라인(CSL2)에는 양의 전압이 인가된다. 이때, 제1 및 제2 스위칭부(TR1 및
TR2)는 인에이블된 제1 구동 신호 및 제2 구동 신호(DV1 및 DV2)에 의해 각각 소스 전압(OV) 및 양의 전압을 제1 및 제2 공통 소스 라인(CSL1 및CSL2)에 각각 인가한다.
표 1은 본 발명의 일 실시 예에 따른 제1 및 제2 공통 소스 라인의 소자의 동작에 따른 전위 상태를 나타내는 표이다.
동작 상태 Select Block Unselect Block
독출 동작 소스 전압 Positive or Floating
프로그램 동작 전원 전압 전원 전압 or Floating
소거 동작 Floating Floating
프로그램 동작시 선택된 제1 메모리 블럭부(110)의 제1 공통 소스 라인(CSL1)은 전압 발생기(130)에서 출력되는 전원 전압(Vdd)으로 프리차지된다. 이때 비선택된 메모리 블럭부(120)의 제2 공통 소스 라인(CSL2)은 제2 스위칭부(TR2)를 이용하여 플로팅시키거나 전원 전압 혹은 전원 전압을 다운 컨버팅시킨 전압을 인가한다. 이로 인하여 제1 공통 소스 라인(CSL1)만을 프리차지하게 되어 프로그램 동작의 속도가 향상된다.
소거 동작시, 선택된 제1 메모리 블럭부(110) 및 비선택된 제2 메모리 블럭부(120)는 모두 플로팅 시켜 소거 동작을 수행한다.
상기 실시 예에서는 제1 메모리 블럭부(110)를 선택된 블럭부로 하여 설명하였으나, 제2 메모리 블럭부(120)이 선택되면 제1 메모리 블록부(110)이 비선택된 메모리 블록부가 되어 독출 및 프로그램, 소거 동작이 수행되어진다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일 실시 예에 따르면, 다수의 메모리 블럭을 N개의 블럭부로 구분하여 배치하고, 각 블럭부마다 각각 연결되는 공통 소스 라인을 스위칭부를 통해 전압 발생기와 연결함으로써, 독출 동작시 공통 소스 라인을 통해 디스차지 되는 누설 전류량을 감소시켜 온 셀 커런트가 감소하여도 셀의 센싱 마진을 확보할 수 있다.

Claims (16)

  1. 다수의 메모리 셀을 포함하는 메모리 블럭을 복수개 포함하여 형성된 제1 및 제2 메모리 블럭부; 및
    독출 동작시 상기 제1 및 제2 메모리 블럭부 중 선택된 메모리 블럭의 공통 소스 라인에 소스 전압을 인가하며, 비 선택된 메모리 블럭에 전원 전압 또는 양의 전압을 인가하는 전압 발생기를 포함하며,
    상기 제1 및 제2 메모리 블럭부는 비트라인을 통해 병렬로 연결된 반도체 메모리 소자의 셀 어레이.
  2. 제 1 항에 있어서,
    상기 제1 메모리 블럭부의 상기 메모리 블럭의 소스 라인과 연결된 제1 공통 소스 라인들과, 상기 제2 메모리 블럭부의 상기 메모리 블럭의 소스 라인과 연결된 제2 공통 소스 라인들을 더 포함하는 반도체 메모리 소자의 셀 어레이.
  3. 제 2 항에 있어서,
    상기 전압 발생기의 출력부와 상기 제1 공통 소스 라인에 연결된 제1 스위칭부, 및 상기 전압 발생기의 출력부와 상기 제2 공통 소스 라인에 연결된 제2 스위칭부를 더 포함하는 반도체 메모리 소자의 셀 어레이.
  4. 제 1 항에 있어서,
    독출 및 프로그램 동작시 상기 제1 및 제2 메모리 블럭부 중 하나의 메모리 블럭부만 인에이블되는 반도체 메모리 소자의 셀 어레이.
  5. 제 3 항에 있어서,
    독출 동작시 상기 제1 및 제2 스위칭부 중 선택된 하나의 스위칭부가 인에이블되어 상기 전압 발생기에서 출력된 상기 소스 전압을 상기 제1 및 제2 공통 소스 라인 중 선택된 하나의 공통 소스 라인에 인가하고, 비 선택된 스위칭부는 디스에이블되어 비 선택된 공통 소스 라인을 플로팅시키는 반도체 메모리 소자의 셀 어레이.
  6. 제 5 항에 있어서,
    상기 소스 전압은 0V인 반도체 메모리 소자의 셀 어레이.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 전원 전압은 2 내지 4V인 반도체 메모리 소자의 셀 어레이.
  9. 제 3 항에 있어서,
    프로그램 동작시 상기 제1 및 제2 스위칭부 중 선택된 하나의 스위칭부가 인에이블되어 상기 전압 발생기에서 출력된 상기 전원 전압을 상기 제1 및 제2 공통 소스 라인 중 선택된 하나의 공통 소스 라인에 인가하고, 비 선택된 스위칭부는 디스에이블되어 비 선택된 공통 소스 라인을 플로팅시키는 반도체 메모리 소자의 셀 어레이.
  10. 제 3항에 있어서,
    소거 동작시 상기 선택된 공통 소스라인 및 비선택된 공통소스라인 모두 플로팅시키는 반도체 메모리 소자의 셀 어레이.
  11. 제 3 항에 있어서,
    상기 제1 스위칭부는 구동 신호에 응답하여 상기 전압 발생기의 출력을 상기 제1 공통 소스 라인에 인가하는 트랜지스터를 포함하는 반도체 메모리 소자의 셀 어레이.
  12. 제 3 항에 있어서,
    상기 제2 스위칭부는 구동 신호에 응답하여 상기 전압 발생기의 출력을 상기 제2 공통 소스 라인에 인가하는 트랜지스터를 포함하는 반도체 메모리 소자의 셀 어레이.
  13. 다수의 메모리 셀을 포함하는 메모리 블럭을 복수개 포함하여 형성된 N개의 메모리 블럭부들; 및
    소스 전압, 전원 전압, 및 양의 전압을 상기 N개의 메모리 블럭부들에 출력하는 전압 발생기를 포함하며,
    독출 동작시 상기 N개의 메모리 블럭부 중 선택된 메모리 블럭의 공통 소스 라인에 소스 전압을 인가하며, 비 선택된 메모리 블럭에 전원 전압 또는 양의 전압을 인가하며,
    프로그램 동작시 상기 N개의 메모리 블럭부 중 선택된 메모리 블럭의 상기 공통 소스 라인에 상기 전원 전압을 인가하고,
    상기 N개의 메모리 블럭부들은 비트라인을 통해 병렬로 연결된 반도체 메모리 소자의 셀 어레이는 반도체 메모리 소자의 셀 어레이.
  14. 다수의 메모리 블럭을 각각 포함하는 제1 및 제2 메모리 블럭부, 및 상기 제1 및 제2 메모리 블럭부에 동작 전압을 출력하는 전압 발생기를 포함하며, 상기 제1 및 제2 메모리 블럭부는 비트라인을 통해 병렬로 연결된 반도체 메모리 소자의 셀 어레이의 동작 방법에 있어서,
    프로그램 동작시 상기 전압 발생기에서 전원 전압을 발생시키는 단계;
    상기 전원 전압을 선택된 상기 제1 메모리 블럭부에 연결된 공통 소스 라인에 인가시키되 비선택된 상기 제2 메모리 블럭부에 연결된 공통 소스 라인은 상기 전원 전압을 인가하거나 플로팅 시키는 단계; 및
    상기 비트라인에 프로그램 전압을 인가하여 상기 제1 메모리 블럭부의 프로그램 동작을 실시하는 단계를 포함하며,
    독출 동작시 상기 전압 발생기에서 소스 전압, 및 양의 전압을 각각 발생시키는 단계;
    상기 소스 전압을 선택된 상기 제1 메모리 블럭부에 연결된 상기 공통 소스 라인에 인가시키되 비선택된 상기 제2 메모리 블럭부에 연결된 상기 공통 소스 라인은 상기 양의 전압을 인가하거나 플로팅 시키는 단계; 및
    상기 비트라인에 독출 전압을 인가하여 상기 제1 메모리 블럭부의 독출 동작을 실시하는 단계를 더 포함하는 반도체 메모리 소자의 셀 어레이의 동작 방법.
  15. 삭제
  16. 제 14 항에 있어서,
    소거 동작시 상기 제1 메모리 블럭부 및 상기 제2 메모리 블럭부에 각각 연결된 공통 소스 라인을 플로팅 시키는 단계; 및
    상기 비트라인에 독출 전압을 인가하여 상기 제1 및 제2메모리 블럭부의 소거 동작을 실시하는 단계를 더 포함하는 반도체 메모리 소자의 셀 어레이의 동작 방법.
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