KR20060075361A - 블록 사이즈를 변경할 수 있는 난드 플래시 메모리 장치 - Google Patents

블록 사이즈를 변경할 수 있는 난드 플래시 메모리 장치 Download PDF

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Abstract

본 발명은 블록 사이즈를 변경할 수 있는 난드 플래시 메모리 장치에 관한 것으로, 블록 사이즈를 변경할 수 있는 난드 플래시 메모리 장치는 모든 메모리 블록을 두개의 페이지 그룹으로 나누고, 외부 입력 어드레스 신호에 따라 페이지 그룹을 각각 선택하기 위한 블록 스위치를 메모리 블록마다 2개씩 구비하여, 소거 동작 시 어느 하나의 페이지 그룹에만 소거 전압을 인가하거나 두개의 페이지 그룹에 소거 전압을 모두 인가함으로써, 보다 용이하게 블록 사이즈를 변경할 수 있다.
난드플래시, 블록, 사이즈, 블록스위치, 소거동작

Description

블록 사이즈를 변경할 수 있는 난드 플래시 메모리 장치{NAND flash memory apparatus capable of changing a block size}
도 1은 본 발명의 실시예에 따른 난드 플래시 메모리 장치의 회로도이다.
도 2는 도 1에 도시된 블록 스위치부의 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 블록분할 선택부 120 : 페이지그룹 선택 제어부
130 : 블록선택 회로 130a, 130b : 블록 스위치부
140 : 스위칭 회로 140a, 140b : 스위칭부
본 발명은 블록 사이즈를 변경할 수 있는 난드 플래시 메모리 장치에 관한 것으로, 특히 하나의 블록을 두개의 블록으로 나누어 사용할 수 있는 블록 사이즈를 변경할 수 있는 난드 플래시 메모리 장치에 관한 것이다.
난드 플래시 메모리 장치의 메모리 어레이는 다수의 블록을 포함하며, 블록에는 다수의 스트링이 포함된다. 스트링은 비트라인에 연결되는 드레인 셀렉트 트랜지스터와, 공통 소오스 라인에 연결되는 소오스 셀렉트 트랜지스터와, 셀렉트 트랜지스터들 사이에 직렬로 접속된 다수의 셀들로 이루어진다.
스트링은 메모리 셀이 16개 또는 32개가 포함되는 일정한 사이즈를 갖는다. 이에 따라, 블록 사이즈도 일정하게 고정된다.
난드 플래시 메모리 소자에서 프로그램이나 리드 동작은 페이지 단위로 진행되지만 소거 동작은 블록 단위로 이루어진다. 즉, 소거 동작은 고정된 사이즈의 블록에 포함된 모든 메모리 셀들을 소거한다.
여기서, 블록 사이즈를 줄이고 싶을 경우에는 메모리 에레이와 주변회로에 대한 설계를 변경해야 하기 때문에, 블록 사이즈를 변경하는데 어려움이 있다.
이에 대하여, 본 발명이 제시하는 블록 사이즈를 변경할 수 있는 난드 플래시 메모리 장치는 모든 메모리 블록을 두개의 페이지 그룹으로 나누고, 외부 입력 어드레스 신호에 따라 페이지 그룹을 각각 선택하기 위한 블록 스위치를 메모리 블록마다 2개씩 구비하여, 소거 동작 시 어느 하나의 페이지 그룹에만 소거 전압을 인가하거나 두개의 페이지 그룹에 소거 전압을 모두 인가함으로써, 보다 용이하게 블록 사이즈를 변경할 수 있다.
본 발명의 실시예에 따른 난드 플래시 메모리 장치는 제1 및 제2 페이지 그룹으로 나누어진 메모리 블록과, 제1 및 제2 페이지 그룹과 글로벌 라인 사이에 각각 연결되어 동작 전압을 전달하는 제1 및 제2 스위칭부와, 제1 페이지 그룹 및 제2 페이지 그룹이 각각 동작하거나 동시에 동작하는 것을 결정하는 분할신호를 출력하는 블록분할 선택부와, 분할신호, 페이지선택 어드레스신호 및 소거동작 신호에 따라 제1 선택 신호 및 제2 선택 신호를 동일한 레벨로 출력하거나 서로 다른 레벨로 출력하는 페이지그룹 선택 제어부, 및 제1 선택 신호, 제2 선택 신호 및 블록선택 어드레스신호에 따라 제1 스위칭부 및 제2 스위칭부를 각각 제어하는 제1 및 제2 블록 스위치부를 포함하며, 분할 신호에 따라 소거동작 시 메모리 블록에 포함된 메모리 셀들을 모두 소거하거나 제1 페이지 그룹 또는 제2 페이지 그룹에 포함된 메모리 셀들만 소거한다.
상기에서, 메모리 블록이 다수 개 구비되며, 제1 스위칭부 및 제2 스위칭부와 제1 블록 스위치부 및 제2 블록 스위치부가 메모리 블록의 수만큼 구비된다.
제1 페이지 그룹에는 드레인 셀렉트 라인과, 제1 내지 제16 워드라인이 포함되고, 제2 페이지 그룹에는 제17 내지 제32 워드라인과 소오스 셀렉트 라인이 포함될 수 있다.
페이지그룹 선택 제어부에는 메모리 블록에서 페이지를 선택하기 위한 외부 입력 어드레스 신호 중 최상위 비트에 해당하는 어드레스 신호가 페이지선택 어드 레스신호로 입력될 수 있다.
제1 스위칭부는 제1 페이지 그룹에 포함된 드레인 셀렉트 라인과 제1 내지 제16 워드라인에 각각 연결되어 제1 블록 스위치부에 의해 제어되는 다수의 스위칭 소자를 포함하며, 글로벌 라인으로부터 전달되는 동작 전압을 드레인 셀렉트 라인과 제1 내지 제16 워드라인으로 전달한다.
제2 스위칭부는 제2 페이지 그룹에 포함된 제17 내지 제32 워드라인과 소오스 셀렉트 라인에 각각 연결되어 제2 블록 스위치부에 의해 제어되는 다수의 스위칭 소자를 포함하며, 글로벌 라인으로부터 전달되는 동작 전압을 제17 내지 제32 워드라인과 소오스 셀렉트 라인으로 전달한다.
블록분할 선택부는 전원전압 단자와 접지 전압 단자 사이에 직렬로 접속된 저항소자와 퓨즈를 포함하며, 저항소자와 퓨즈가 접속된 노드에서 분할신호가 출력된다. 이때, 퓨즈의 커팅 상태로 제1 페이지 그룹 및 제2 페이지 그룹이 각각 동작하거나 동시에 동작하는 것이 결정된다. 한편, 저항소자는 전원전압 단자와 퓨즈 사이에 접속되고 게이트가 접지단자에 연결되며, 소정의 온저항값을 갖는 PMOS 트랜지스터로 구현할 수 있다.
페이지그룹 선택 제어부는, 소거동작 신호, 분할신호 및 페이지선택 어드레스신호에 따라 제1 선택신호를 출력하는 제1 난드 게이트와, 페이지선택 어드레스신호를 반전시키는 인버터, 및 소거동작 신호, 분할신호 및 인버터의 반전신호에 따라 제2 선택신호를 출력하는 제2 난드 게이트를 포함한다.
제1 블록 스위치부는, 블록선택 어드레스신호 및 제1 선택신호를 논리조합하 는 논리부와, 논리부의 출력 신호를 반전시키는 인버터와, 인버터와 출력 단자 사이에 접속되며 게이트로 전원전압이 인가되는 제1 NMOS 트랜지스터와, 출력 단자 및 접지 단자 사이에 접속되며 인버터의 출력 신호에 따라 동작하는 제2 NMOS 트랜지스터와, 출력 단자와 고전압 단자 사이에 직렬로 접속되며 프리챠지 동작 시 메모리 블록을 선택하기 위한 블록 선택 신호가 각각 입력되는 제3 및 제4 NMOS 트랜지스터, 및 고전압 단자와 출력 단자 사이에 직렬로 접속된 제1 및 제2 다이오드를 포함한다.
제2 블록 스위치부는, 블록선택 어드레스신호 및 제2 선택신호를 논리조합하는 논리부와, 논리부의 출력 신호를 반전시키는 인버터와, 인버터와 출력 단자 사이에 접속되며 게이트로 전원전압이 인가되는 제1 NMOS 트랜지스터와, 출력 단자 및 접지 단자 사이에 접속되며 인버터의 출력 신호에 따라 동작하는 제2 NMOS 트랜지스터와, 출력 단자와 고전압 단자 사이에 직렬로 접속되며 프리챠지 동작 시 메모리 블록을 선택하기 위한 블록 선택 신호가 각각 입력되는 제3 및 제4 NMOS 트랜지스터, 및 고전압 단자와 출력 단자 사이에 직렬로 접속된 제1 및 제2 다이오드를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상 의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 난드 플래시 메모리 장치의 회로도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 난드 플래시 메모리 장치는 메모리 블록(BLK), 블록분할 선택부(110), 페이지그룹 선택 제어부(120), 제1 및 제2 블록 스위치부(130a 및 130b) 및 스위칭 회로(140)를 포함한다.
한편, 메모리 블록(BLK)은 다수개가 구비되어 메모리 어레이를 구성하며, 제1 및 제2 블록 스위치부(130a 및 130b) 및 스위칭 회로(140)는 메모리 블록(BLK)의 수만큼 각각 구비된다. 페이지그룹 선택 제어부(120)의 제1 선택신호(CS1)는 메모리 블록(BLK)의 수만큼 구비된 모든 제1 블록 스위치부(130a)로 입력되고, 제2 선택신호(CS2)는 메모리 블록(BLK)의 수만큼 구비된 모든 제2 블록 스위치부(130b)로 입력된다.
상기의 구성에 대하여 각각 구체적으로 설명하면 다음과 같다.
메모리 블록(BLK)은 제1 및 제2 페이지 그룹(BLKa 및 BLKb)으로 분할된다. 이하, 이해를 돕기 위하여, 메모리 블록(BLK)이 32개의 페이지를 포함하고, 16개의 페이지씩 2개로 분할되는 경우를 예로써 설명하기로 한다. 이 경우, 제1 페이지 그룹(BLKa)에는 제1 내지 제16 워드라인(WL0 내지 WL15)에 연결되는 16개의 페이지가 포함되며, 드레인 셀렉트 라인(DSL)도 함께 포함된다. 또한, 제2 페이지 그룹(BLKb)에는 제17 내지 제32 워드라인(WL16 내지 WL31)에 연결되는 16개의 페이지가 포함되며, 소오스 셀렉트 라인(SSL)도 함께 포함된다.
스위칭 회로(140)는 제1 스위칭부(140a) 및 제2 스위칭부(140a)를 포함하며, 제1 페이지 그룹(BLKa) 및 제2 페이지 그룹(BLKb)으로 동작 전압을 각각 전달한다. 구체적으로 설명하면, 제1 스위칭부(140a)는 드레인 셀렉트 라인(DSL)과 제1 내지 제16 워드라인(WL0 내지 WL16)에 연결된 다수의 스위칭 소자(N1 내지 N17)로 이루어지며, 글로벌 라인(GDSL, GW0 내지 GW15)으로부터 전달되는 동작 전압을 드레인 셀렉트 라인(DSL)과 제1 내지 제16 워드라인(WL0 내지 WL15)으로 전달한다. 제2 스위칭부(140b)는 제17 내지 제32 워드라인(WL16 내지 WL31)과 소오스 셀렉트 라인(SSL)에 연결된 다수의 스위칭 소자(N18 내지 N34)로 이루어지며, 글로벌 라인(GW16 내지 GW31, GSSL)으로부터 전달되는 동작 전압을 제17 내지 제32 워드라인(WL0 내지 WL16)과 소오스 셀렉트 라인(SSL)으로 전달한다.
상기에서, 메모리 블록(BLK)은 제1 스위칭부(140a) 및 제2 스위칭부(140b)와 워드라인들(WL0 내지 WL31) 간의 접속 상태에 따라 제1 및 제2 페이지 그룹(BLKa 및 BLKb)으로 구분된다.
블록분할 선택부(110)는 메모리 블록(BLK)의 분할 동작 여부에 따라 분할신호(BS)를 출력한다. 예컨대, 블록분할 선택부(110)에 포함된 퓨즈(F1)를 설치하고, 퓨즈(F1)의 커팅 상태로 메모리 블록(BLK)을 분할할 것인지를 결정한다. 이해를 돕기 위해, 퓨즈(F1)가 커팅되면 메모리 블록(BLK)을 분할하는 것으로 판단하고 분할신호(BS)가 하이 레벨로 출력되는 경우를 예로써 설명하기로 한다.
이 경우, 블록분할 선택부(110)는 전원전압 단자와 접지 단자 사이에 직렬로 접속된 저항소자(P1) 및 퓨즈(F1)로 구현할 수 있으며, 저항소자(P1)와 퓨즈(F1)가 연결된 노드가 분할신호(BS)가 출력되는 출력 노드가 된다. 한편, 저항 소자(P1)는 전원전압 단자와 출력 노드 사이에 접속되고 게이트가 접지단자에 연결되며, 소정의 온저항값을 갖는 PMOS 트랜지스터로 구현할 수 있다.
페이지그룹 선택 제어부(120)는 페이지선택 어드레스신호(A<p>), 분할신호(BS) 및 소거동작 신호(Erase)에 따라 제1 및 제2 선택신호(CS1 및 CS2)를 출력한다. 구체적으로 설명하면, 난드 플래시 메모리 장치는 소거 동작 시에만 블록 단위로 동작하기 때문에, 프로그램 동작이나 소거 동작 시에는 메모리 블록(BLK)을 분할할 필요가 없다. 따라서, 소거동작 신호(Erase)가 입력되는 경우에만 2개의 페이지 블록(BLKa 및 BLKb) 중 하나를 선택하기 위한 선택 신호(CS1 및 CS2)를 출력한다. 한편, 선택신호(CS1 및 CS2)는 분할신호(BS)가 로우레벨로 입력되면 메모리 블록(BLK)이 분할되지 않도록 모두 하이레벨로 출력된다. 그리고, 분할신호(BS)가 하이 레벨로 입력되면 제1 및 제2 선택신호(CS1 및 CS2) 중 하나의 신호만이 하이레벨로 출력된다.
여기서, 페이지선택 어드레스신호(A<p>)는 메모리 블록(BLK)에서 페이지를 선택하기 위해 외부에서 입력되는 어드레스 신호 중 하나의 신호로써, 페이지를 선택하기 위한 어드레스 신호 중 최상위 비트에 해당하는 어드레스 신호이다. 이러한 페이지선택 어드레스신호(A<p>)의 레벨에 따라, 제1 선택신호(CS1)가 하이레벨로 출력되어 제1 페이지 그룹(BLKa)이 선택되거나, 제2 선택신호(CS2)가 하이레벨로 출력되어 제2 페이지 그룹(BLKb)이 선택될 수 있다.
이러한 페이지그룹 선택 제어부(120)는 소거동작 신호(Erase), 분할신호(BS) 및 페이지선택 어드레스신호(A<p>)에 따라 제1 선택신호(CS1)를 출력하는 제1 난드 게이트(NAND1)와, 페이지선택 어드레스신호(A<p>)를 반전시키는 인버터(INV1)와, 소거동작 신호(Erase), 분할신호(BS) 및 인버터(INV1)의 반전신호에 따라 제2 선택신호(CS2)를 출력하는 제2 난드 게이트(NAND2)로 구현할 수 있다.
블록선택 회로(130)는 메모리 블록(BLK)마다 한쌍의 블록 스위치부(130a 및 130b)를 구비하며, 블록선택 어드레스신호(A<m:n>), 제1 선택신호(CS1) 및 제2 선택신호(CS2)에 따라 동작 전압이 특정 메모리 블록으로 전달되도록 스위칭 회로(140)를 제어한다. 도면에서는 편의상 2개의 블록 스위치부(130a 및 130b)만 도시되었다. 구체적으로, 블록선택 어드레스신호(A<m:n>)에 따라 한쌍의 블록 스위치부(130a 및 130b)가 동작하며, 제1 선택신호(CS1)에 따라 제1 블록 스위치부(130a)는 스위칭 회로(140)의 제1 스위칭부(140a)를 제어하고, 제2 선택신호(CS2)에 따라 제2 블록 스위치부(130b)는 스위칭 회로(140)의 제2 스위칭부(140b)를 제어한다. 예를 들면, 메모리 블록(BLK)이 분할되어 동작하는 경우, 제1 선택신호(CS1)에 의해 제1 페이지 그룹(BLKa)이 선택되면, 제1 스위칭부(140a)만 동작하여 동작전압(예를 들면, 소거전압)이 제1 페이지 그룹(BLKa)에만 전달된다. 그리고, 제2 선택신호(CS2)에 의해 제2 페이지 그룹(BLKb)이 선택되면, 제2 스위칭부(140b)만 동작하여 동작전압이 제2 페이지 그룹(BLKb)에만 전달된다.
제1 블록 스위치부(130a)나 제2 블록 스위치부(130b)는 동일한 구성으로 이루어지며, 제1 블록 스위치부(130a)를 예로 들어 회로의 구성을 설명하면 다음과 같다.
도 2는 도 1에 도시된 블록 스위치부의 회로도이다.
도 2를 참조하면, 블록 스위치부는 블록선택 어드레스신호(A<m:n>) 및 제1 선택신호(CS1)를 논리조합하는 논리부(131)와, 논리부(131)의 출력 신호를 반전시키는 인버터(INV1)와, 인버터(INV1)와 출력 단자 사이에 접속되며 게이트로 전원전압이 인가되는 제1 NMOS 트랜지스터(N1)와, 출력 단자 및 접지 단자 사이에 접속되며 인버터(INV1)의 출력 신호에 따라 동작하는 제2 NMOS 트랜지스터(N2)와, 고전압 단자(Vpp)와 출력 단자 사이에 직렬로 접속된 제1 및 제2 다이오드(N5 및 N6)와, 고전압 단자(Vpp)와 출력 단자 사이에 직렬로 접속되며 프리챠지 동작 시 블록을 선택하기 위한 블록 선태 신호(GA 및 GB)가 각각 입력되는 제3 및 제4 NMOS 트랜지스터(N3 및 N4)로 구현할 수 있다.
이하, 상기의 구성으로 이루어진 난드 플래시 메모리 장치의 동작을 설명하면 다음과 같다.
프로그램/리드 동작 시
프로그램 동작이나 리드 동작 시에는 소거동작 신호(Erase)가 로우레벨로 입력되기 때문에, 블록분할 선택부(110)의 분할신호(BS)에 상관없이 페이지그룹 선택 제어부(120)에서 제1 선택신호(CS1) 및 제2 선택신호(CS2)가 모두 하이 레벨로 출력된다. 하이레벨의 제1 선택신호(CS1) 및 제2 선택신호(CS2)에 의해, 제1 블록 스위치부(130a) 및 제2 블록 스위치부(130b)가 스위칭부(140)의 제1 스위칭부(140a) 및 제2 스위칭부(140b)를 모두 동작시킨다.
이에 따라, 글로벌 라인(GDSL, GW0 내지 GW31, GSSL)으로부터 전달되는 프로그램 전압이나 리드 전압이 메모리 블록(BLK)의 모든 라인(DSL, WL0 내지 WL31, SSL)으로 전달된다.
이렇듯, 프로그램이나 리드 동작 시에는 메모리 블록의 분할 여부와 상관없이 메모리 장치가 정상적으로 동작한다.
난드 플래시 메모리 장치에서 프로그램이나 리드 동작은 페이지 단위로 동작하기 때문에, 메모리 블록(BLK)을 분할하는 것에 대하여 의미가 없다.
한편, 소거 동작 시에는 메모리 장치가 블록 단위로 동작한다. 이하, 메모리 블록이 분할되지 않고 소거 동작이 이루어지는 경우와 메모리 블록이 분할된 상태로 소거 동작이 이루어지는 경우를 설명하기로 한다.
메모리 블록 비분할 동작 시
메모리 블록(BLK)을 분할하지 않고 동작하는 경우, 블록분할 선택부(110)의 퓨즈(F1)는 연결된 상태를 유지한다. 따라서, 블록분할 선택부(110)는 로우레벨의 분할신호(BS)를 출력한다.
페이지그룹 선택 제어부(120)는 로우레벨의 분할신호(BS)에 따라 제1 선택신호(CS1) 및 제2 선택신호(CS2)를 모두 하이 레벨로 출력한다. 하이레벨의 제1 선택신호(CS1) 및 제2 선택신호(CS2)에 의해, 제1 블록 스위치부(130a) 및 제2 블록 스위치부(130b)가 스위칭부(140)의 제1 스위칭부(140a) 및 제2 스위칭부(140b)를 모두 동작시킨다.
이에 따라, 글로벌 라인(GDSL, GW0 내지 GW31, GSSL)으로부터 전달되는 소거 전압이 메모리 블록(BLK)의 모든 라인(DSL, WL0 내지 WL31, SSL)으로 전달되며, 블록 단위로 소거 동작이 이루어진다.
메모리 블록 분할 동작 시
메모리 블록(BLK)을 분할하여 동작하는 경우, 블록분할 선택부(110)의 퓨즈(F1)는 끊어진 상태를 유지한다. 즉, 메모리 블록(BLK)을 분할하여 동작시키고자 하는 경우, 퓨즈(F1)를 끊는다. 따라서, 블록분할 선택부(110)는 하이레벨의 분할신호(BS)를 출력한다.
페이지그룹 선택 제어부(120)는 하이레벨의 분할신호(BS), 페이지선택 어드레스신호(A<a>), 소거동작 신호(Erase)에 따라 제1 선택신호(CS1) 및 제2 선택신호(CS2)를 출력한다. 이때, 메모리 블록(BLK)에 포함된 다수의 페이지 중 하나의 페이지를 선택하는데 사용되는 어드레스 신호 중 최상위 비트에 해당하는 페이지선택 어드레스신호(A<a>)에 따라 제1 선택신호(CS1) 및 제2 선택신호(CS2)의 출력레벨이 결정된다.
예를 들어, 페이지선택 어드레스신호(A<a>)가 로우레벨이면, 제1 선택신호(CS1)가 하이레벨로 출력되고 제2 선택신호(CS2)가 로우레벨로 출력된다. 이들 선택 신호에 따라 제1 블록 스위치부(130a)는 제1 스위칭부(140a)를 동작시키고, 제2 블록 스위치부(130b)는 제2 스위칭부(140b)를 동작시키지 않는다. 즉, 제1 스위칭부(140a)만 동작한다. 이로 인해, 글로벌 라인(GDSL, GW0 내지 GW15)으로부터 전달 되는 소거 전압이 메모리 블록(BLK)의 제1 페이지 그룹(BLKa)에만 전달되어 제1 페이지 그룹(BLKa)에 포함된 셀들만 소거되며, 소거 동작은 블록 단위보다 작은 페이지 그룹단위로 이루어진다.
반대로, 페이지선택 어드레스신호(A<a>)가 하이레벨이면, 제1 선택신호(CS1)가 로우레벨로 출력되고 제2 선택신호(CS2)가 하이레벨로 출력된다. 이들 선택 신호에 따라 제1 블록 스위치부(130a)는 제1 스위칭부(140a)를 동작시키지 않고, 제2 블록 스위치부(130b)는 제2 스위칭부(140b)를 동작시킨다. 즉, 제2 스위칭부(140b)만 동작한다. 이로 인해, 글로벌 라인(GW16 내지 GW31, GSSL)으로부터 전달되는 소거 전압이 메모리 블록(BLK)의 제2 페이지 그룹(BLKb)에만 전달되어 제2 페이지 그룹(BLKb)에 포함된 셀들만 소거되며, 소거 동작은 블록 단위보다 작은 페이지 그룹단위로 이루어진다.
상술한 바와 같이, 본 발명은 블록 사이즈를 변경할 수 있는 난드 플래시 메모리 장치는 모든 메모리 블록을 두개의 페이지 그룹으로 나누고, 외부 입력 어드레스 신호에 따라 페이지 그룹을 각각 선택하기 위한 블록 스위치를 메모리 블록마다 2개씩 구비하여, 소거 동작 시 어느 하나의 페이지 그룹에만 소거 전압을 인가하거나 두개의 페이지 그룹에 소거 전압을 모두 인가함으로써, 보다 용이하게 블록 사이즈를 변경할 수 있다.

Claims (12)

  1. 제1 및 제2 페이지 그룹으로 나누어진 메모리 블록;
    상기 제1 및 상기 제2 페이지 그룹과 글로벌 라인 사이에 각각 연결되어 동작 전압을 전달하는 제1 및 제2 스위칭부;
    상기 제1 페이지 그룹 및 상기 제2 페이지 그룹이 각각 동작하거나 동시에 동작하는 것을 결정하는 분할신호를 출력하는 블록분할 선택부;
    상기 분할신호, 페이지선택 어드레스신호 및 소거동작 신호에 따라 제1 선택 신호 및 제2 선택 신호를 동일한 레벨로 출력하거나 서로 다른 레벨로 출력하는 페이지그룹 선택 제어부; 및
    상기 제1 선택 신호, 상기 제2 선택 신호 및 블록선택 어드레스신호에 따라 상기 제1 스위칭부 및 상기 제2 스위칭부를 각각 제어하는 제1 및 제2 블록 스위치부를 포함하며,
    상기 분할 신호에 따라 상기 소거동작 시 상기 메모리 블록에 포함된 메모리 셀들을 모두 소거하거나 상기 제1 페이지 그룹 또는 상기 제2 페이지 그룹에 포함된 메모리 셀들만 소거하는 난드 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 블록이 다수 개 구비되며, 상기 제1 스위칭부 및 제2 스위칭부 와 상기 제1 블록 스위치부 및 상기 제2 블록 스위치부가 상기 메모리 블록의 수만큼 구비되는 난드 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 페이지 그룹에는 드레인 셀렉트 라인과, 제1 내지 제16 워드라인이 포함되고, 상기 제2 페이지 그룹에는 제17 내지 제32 워드라인과 소오스 셀렉트 라인이 포함되는 난드 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 페이지그룹 선택 제어부에는 상기 메모리 블록에서 페이지를 선택하기 위한 외부 입력 어드레스 신호 중 최상위 비트에 해당하는 어드레스 신호가 상기 페이지선택 어드레스신호로 입력되는 난드 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 스위칭부는 상기 제1 페이지 그룹에 포함된 드레인 셀렉트 라인과 제1 내지 제16 워드라인에 각각 연결되어 상기 제1 블록 스위치부에 의해 제어되는 다수의 스위칭 소자를 포함하며, 글로벌 라인으로부터 전달되는 동작 전압을 상기 드레인 셀렉트 라인과 상기 제1 내지 상기 제16 워드라인으로 전달하는 난드 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제2 스위칭부는 상기 제2 페이지 그룹에 포함된 제17 내지 제32 워드라인과 소오스 셀렉트 라인에 각각 연결되어 상기 제2 블록 스위치부에 의해 제어되는 다수의 스위칭 소자를 포함하며, 글로벌 라인으로부터 전달되는 동작 전압을 상기 제17 내지 제32 워드라인과 상기 소오스 셀렉트 라인으로 전달하는 난드 플래시 메모리 장치.
  7. 제 1 항에 있어서,
    상기 블록분할 선택부는 전원전압 단자와 접지 전압 단자 사이에 직렬로 접속된 저항소자와 퓨즈를 포함하며, 상기 저항소자와 상기 퓨즈가 접속된 노드에서 상기 분할신호가 출력되는 난드 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 퓨즈의 커팅 상태로 상기 제1 페이지 그룹 및 상기 제2 페이지 그룹이 각각 동작하거나 동시에 동작하는 것이 결정되는 난드 플래시 메모리 장치.
  9. 제 7 항에 있어서,
    상기 저항소자는 상기 전원전압 단자와 상기 퓨즈 사이에 접속되고 게이트가 접지단자에 연결되며, 소정의 온저항값을 갖는 PMOS 트랜지스터로 이루어진 난드 플래시 메모리 장치.
  10. 제 1 항에 있어서, 상기 페이지그룹 선택 제어부는,
    상기 소거동작 신호, 상기 분할신호 및 상기 페이지선택 어드레스신호에 따라 상기 제1 선택신호를 출력하는 제1 난드 게이트;
    상기 페이지선택 어드레스신호를 반전시키는 인버터; 및
    상기 소거동작 신호, 상기 분할신호 및 상기 인버터의 반전신호에 따라 상기 제2 선택신호를 출력하는 제2 난드 게이트를 포함하는 난드 플래시 메모리 장치.
  11. 제 1 항에 있어서, 상기 제1 블록 스위치부는,
    상기 블록선택 어드레스신호 및 제1 선택신호를 논리조합하는 논리부;
    상기 논리부의 출력 신호를 반전시키는 인버터;
    상기 인버터와 출력 단자 사이에 접속되며 게이트로 전원전압이 인가되는 제1 NMOS 트랜지스터;
    상기 출력 단자 및 접지 단자 사이에 접속되며 상기 인버터의 출력 신호에 따라 동작하는 제2 NMOS 트랜지스터;
    상기 출력 단자와 고전압 단자 사이에 직렬로 접속되며 프리챠지 동작 시 상기 메모리 블록을 선택하기 위한 블록 선택 신호가 각각 입력되는 제3 및 제4 NMOS 트랜지스터; 및
    상기 고전압 단자와 상기 출력 단자 사이에 직렬로 접속된 제1 및 제2 다이오드를 포함하는 난드 플래시 메모리 장치.
  12. 제 1 항에 있어서, 상기 제1 블록 스위치부는,
    상기 블록선택 어드레스신호 및 제2 선택신호를 논리조합하는 논리부;
    상기 논리부의 출력 신호를 반전시키는 인버터;
    상기 인버터와 출력 단자 사이에 접속되며 게이트로 전원전압이 인가되는 제1 NMOS 트랜지스터;
    상기 출력 단자 및 접지 단자 사이에 접속되며 상기 인버터의 출력 신호에 따라 동작하는 제2 NMOS 트랜지스터;
    상기 출력 단자와 고전압 단자 사이에 직렬로 접속되며 프리챠지 동작 시 상기 메모리 블록을 선택하기 위한 블록 선택 신호가 각각 입력되는 제3 및 제4 NMOS 트랜지스터; 및
    상기 고전압 단자와 상기 출력 단자 사이에 직렬로 접속된 제1 및 제2 다이오드를 포함하는 난드 플래시 메모리 장치.
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