JP2004213879A - フラッシュメモリー装置及び該装置のプログラム方法 - Google Patents
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Abstract
【解決手段】n×i×2m個のメモリーセルを備えたメモリーセルアレイ、及び2m本のワードラインの各々に連結されたゲートとm本のソースラインの各々に連結されたソースと少なくとも一つのダミービットラインに連結されたドレインを有する2m個のトランジスタを備えたダミーアレイを備えて、プログラム時にn個の入力データに応答してソースラインからビットラインに流れるバイアス電流とソースラインから少なくとも一つのダミービットラインに流れるバイアス電流とを合計した電流が、メモリーセルアレイのn個のメモリーセルがプログラムされる時にソースラインからn本のビットラインに流れるバイアス電流と同一にすることを特徴とする。
【選択図】図2
Description
Claims (30)
- ソースラインと、
nビットデータワードを出力するために動作するデータ入力回路と、
nビットデータワードのコンプリメント(complement)を出力するために動作するダミーデータ入力回路と、
前記ソースラインに連結され、前記nビットデータワードに応答して前記ソースラインから電流を流れさせるために動作するn個のメモリーセルを備えるメモリーセルアレイと、
前記ソースラインに連結され、前記nビットデータワードのコンプリメントに応答して前記ソースラインから電流を流れさせるために動作するn個のダミーメモリーセルを備えるダミーメモリーセルアレイとを備え、
前記ソースラインから電流を流れさせるメモリーセルとダミーメモリーセルの総数がn個になるように構成されたことを特徴とする集積回路メモリー装置。 - 前記n個のメモリーセルと前記n個のダミーメモリーセルの各々がスプリットゲートフラッシュメモリーセルであることを特徴とする請求項1に記載の集積回路メモリー装置。
- 前記n個のメモリーセルと前記n個のダミーメモリーセルは、
各ソース端子によって前記ソースラインに共通に連結されていることを特徴とする請求項1に記載の集積回路メモリー装置。 - 前記n個のメモリーセルは、n個のドレイン端子を通して前記nビットデータワードに各々連結され、前記n個のダミーメモリーセルは、n個のダミードレイン端子を通して前記nビットデータワードのコンプリメントに連結されていることを特徴とする請求項1に記載の集積回路メモリー装置。
- ソースラインと、
前記ソースラインに連結され、前記nビットデータワードに応答して前記ソースラインから電流を流れさせために動作するn個のメモリーセルを備えるメモリーセルアレイと、
前記nビットデータワードに応答して前記ソースラインから電流を流れさせために動作するダミーメモリーセル回路とを備え、
プログラム動作期間に、前記メモリーセルアレイと前記ダミーメモリーセル回路から流れる総電流が前記n個のメモリーセルのうちの一つによって流れる電流のn倍であることを特徴とする集積回路メモリー装置。 - 前記n個のメモリーセルの各々がスプリットゲートフラッシュメモリーセルであることを特徴とする請求項5に記載の集積回路メモリー装置。
- 前記n個のメモリーセルは、各ソース端子によって前記ソースラインに共通に連結されていることを特徴とする請求項5に記載の集積回路メモリー装置。
- 前記装置は、
前記nビットデータワードに応答してn個の出力電圧を発生するデータ入力回路をさらに備え、
前記n個のメモリーセルがn個のドレイン端子を通してn個の出力電圧を受けることを特徴とする請求項5に記載の集積回路メモリー装置。 - 前記ダミーメモリーセル回路が、
前記nビットデータワードに応答してダミービットラインに出力電圧を発生する電流追加回路と、
前記ダミービットライン上の出力電圧に応答して前記ソースラインから電流を流れさせために動作するダミーメモリーセルとを備えることを特徴とする請求項5に記載の集積回路メモリー装置。 - ソースラインと、
前記ソースラインに連結され、nビットデータワードに応答して前記ソースラインから電流を流れさせためのn個のメモリーセルを備えるメモリーセルアレイと、
前記ソースラインに連結され、nビットデータワードに応答して前記ソースラインから電流を流すために動作するn/y個のダミーメモリーセルを備えるダミーメモリーセル回路とを備え、
前記n/y個のダミーメモリーセルの各々から流れる各々の電流の大きさが、ほぼ0から前記nメモリーセルの一つによって流れる電流のy倍までの範囲であることを特徴とする集積回路メモリー装置。 - 前記n個のメモリーセルの各々と前記n/y個のダミーメモリーセルの各々は、スプリットゲートメモリーセルであることを特徴とする請求項10に記載の集積回路メモリー装置。
- 前記nメモリーセルは、
各ソース端子によって前記ソースラインに共通に連結されていることを特徴とする請求項10に記載の集積回路メモリー装置。 - 前記nビットデータワードに応答してn出力電圧を発生するデータ入力回路をさらに備え、
前記n個のメモリーセルが各nドレイン端子を通して前記nビットデータワードを受けるることを特徴とする請求項10に記載の集積回路メモリー装置。 - 前記ダミーメモリーセル回路は、
前記nビットデータワードに応答して少なくとも一つのダミービットラインに出力電圧を発生する入力回路と、
前記出力電圧に応答して前記ソースラインから前記少なくとも一つのダミービットラインに電流を流れさせるために動作する少なくとも一つのダミーメモリーセルを備えるダミーメモリーセルアレイとを備えることを特徴とする請求項10に記載の集積回路メモリー装置。 - n個のメモリーセルを備えるメモリーセルアレイがソースラインから電流を流れさせるように前記メモリーセルアレイにnプログラミング電圧を印加する段階と、
ダミーメモリーセル回路が前記ソースラインから電流を流すために前記ダミーメモリーセル回路に少なくとも一つのプログラミング電圧を印加する段階とを含み、
プログラム動作期間に、前記メモリーセルアレイと前記ダミーメモリーセルアレイによって流れる総電流が前記n個のメモリーセルの一つによって流れる電流のn倍であることを特徴とする集積回路メモリー装置を動作する方法。 - nビットデータワードに応答して前記n個のプログラミング電圧を発生する段階と、
前記nビットデータワードに応答して前記少なくとも一つのプログラミング電圧を発生する段階とをさらに備えることを特徴とする請求項15に記載の集積回路メモリー装置を動作する方法。 - n本からなるグループの各々がi本のビットラインで構成されたn×i本のビットラインの各々に連結されたドレインと2m本のワードライン各々に連結されたゲートとm本のソースラインの各々に連結されたソースを有するn×i×2m個のメモリーセルを備えたメモリーセルアレイと、
前記2m本のワードラインの各々に連結されたゲートと前記m本のソースラインの各々に連結されたソースと少なくとも一つのダミービットラインに連結されたドレインを有する少なくとも2m個のトランジスタを備えたダミーアレイとを備え、
プログラム時にn個の入力データに応答して前記ソースラインから前記ビットラインに流れるバイアス電流と前記ソースラインから前記少なくとも一つのダミービットラインに流れるバイアス電流とを合せた電流が、前記メモリーセルアレイのn個のメモリーセルがプログラムされる時に前記ソースラインから前記n本のビットラインに流れるバイアス電流と同一にするように構成されたことを特徴とするフラッシュメモリー装置。 - n本からなるグループの各々がi本のビットラインで構成されたn×i本のビットラインの各々に連結されたドレインと2m本のワードラインの各々に連結されたゲートとm本のソースラインの各々に連結されたソースを有するn×i×2m個のメモリーセルを備えたメモリーセルアレイと、
プログラム時にn個の入力データに応答して前記メモリーセルアレイの選択されたソースラインから選択されたビットラインにバイアス電流を流すプログラム回路と、
前記2m本のワードラインの各々に連結されたゲートと前記m本のソースラインの各々に連結されたソースと少なくとも一つのダミービットラインに連結されたドレインを有する少なくとも2m個のトランジスタを備えたダミーアレイと、
プログラム時に前記n個の入力データに応答して前記ダミーアレイの前記選択されたソースラインから前記少なくとも一つのダミービットラインにバイアス電流を流すダミープログラム回路とを備えることを特徴とするフラッシュメモリー装置。 - プログラム時に前記選択されたソースラインから前記選択されたビットラインに流れるバイアス電流と前記選択されたソースラインから前記少なくとも一つのダミービットラインに流れるバイアス電流とを合せた電流が、前記メモリーセルアレイのn個のメモリーセルがプログラムされる時に前記選択されたソースラインから前記n本のビットラインに流れるバイアス電流と同一であることを特徴とする請求項18に記載のフラッシュメモリー装置。
- 前記n×i×2m個のメモリーセルの各々は、
スプリットゲートフラッシュメモリーセルであることを特徴とする請求項18に記載のフラッシュメモリー装置。 - 前記ダミーアレイは、
n本のダミービットラインの各々に連結されたドレインと前記2m本のワードラインの各々に連結されたゲートと前記m本のソースラインの各々に連結れたソースを有するn×2m個のダミーメモリーセルを備えることを特徴とする請求項18に記載のフラッシュメモリー装置。 - 前記n×2m個のダミーメモリーセルの各々は、
スプリットゲートフラッシュメモリーセルであることを特徴とする請求項21に記載のフラッシュメモリー装置。 - 前記ダミープログラム回路は、前記n個の入力データに応答して前記n本のダミービットラインの各々にデータを入力するn個のデータ入力回路を備え、
前記n個のデータ入力回路の各々は、
電源電圧が印加されるソースと前記入力データが印加されるゲートと前記ダミービットラインに連結されたドレインを有する第1プルアップトランジスタと、
前記ダミービットラインに連結されたドレインと前記入力データが印加されるゲートを有する第1プルダウントランジスタと、
前記第1プルダウントランジスタのソースに連結されたドレインと接地電圧が印加されるソースを有し、プログラム時に発生するバイアス電圧に応答して前記バイアス電流を流れさせるバイアス電流発生トランジスタと、
消去、リード、及びスタンバイ時に発生する制御信号に応答して前記ダミービットラインを接地電圧レベルにリセットするリセットトランジスタとを備えることを特徴とする請求項21に記載のフラッシュメモリー装置。 - 前記ダミーアレイは、
n/y本のダミービットラインの各々に連結されたドレインと前記2m本のワードラインの各々に連結されたゲートと前記m本のソースラインの各々に連結れたソースを有するn/y×2m個のダミーメモリーセルを備えることを特徴とする請求項18に記載のフラッシュメモリー装置。 - 前記n/y×2m個のダミーメモリーセルの各々は、
スプリットゲートフラッシュメモリーセルであることを特徴とする請求項24に記載のフラッシュメモリー装置。 - 前記ダミープログラム回路は、前記n個の入力データの所定個数ずつの入力データに応答して前記n/y本のダミービットラインの各々にデータを入力するn/y個のグループのデータ入力回路を備え、
前記n/y個のグループのデータ入力回路の各々は、
前記所定個数の入力データを論理和を演算する論理和ゲートと、
電源電圧が印加されるソースと前記論理和ゲートの出力信号が印加されるゲートと前記ダミービットラインに連結されたドレインを有する第1プルアップトランジスタと、
前記ダミービットラインに連結されたドレインと前記所定個数の入力データが各々印加されるゲートを有する所定個数の第1プルダウントランジスタと、
前記所定個数の第1プルダウントランジスタのそれぞれのソースに連結されたドレインと接地電圧が印加されるソースを有し、プログラム時に発生するバイアス電圧に応答して前記バイアス電流を流す所定個数のバイアス電流発生トランジスタと、
消去、リード、及びスタンバイ時に発生する制御信号に応答して前記ダミービットラインを接地電圧レベルにリセットするリセットトランジスタとを備えることを特徴とする請求項24に記載のフラッシュメモリー装置。 - 前記ダミーアレイは、
一つのダミービットラインに連結されたドレインと前記2m本のワードラインの各々に連結されたゲートと前記m本のソースラインの各々に連結されたソースを有する2m個のトランジスタを備えることを特徴とする請求項18に記載のフラッシュメモリー装置。 - 前記2m個のトランジスタの各々は、NMOSトランジスタであって、前記NMOSトランジスタそれぞれのゲートオキサイド厚さが厚いことを特徴とする請求項27に記載のフラッシュメモリー装置。
- 前記ダミープログラム回路は、
前記ダミービットラインに連結されたソースと前記n個の入力データを組み合わせた信号が印加されるゲートを有するプルアップトランジスタと、
前記プルアップトランジスタのドレインに連結されたドレインと前記n個の入力データが各々印加されるゲートを有するn個のプルダウントランジスタと、
前記n個のプルダウントランジスタのそれぞれのソースに連結されたドレインとプログラム時に発生するバイアス電圧が印加されるゲートと接地電圧が印加されるソースを有するn個のバイアス電流発生トランジスタと、
消去、リード、及びスタンバイ時に発生する制御信号に応答して前記ダミービットラインを接地電圧レベルにリセットするリセットトランジスタとを備えることを特徴とする請求項27に記載のフラッシュメモリー装置。 - n本からなるグループの各々がi本のビットラインで構成されたn×i本のビットラインの各々に連結されたドレインと2m本のワードラインの各々に連結されたゲートとm本のソースラインの各々に連結されたソースを有するn×i×2m個のメモリーセルを備えたメモリーセルアレイのプログラム方法において、
前記2m本のワードラインの各々に連結されたゲートと前記m本のソースラインの各々に連結されたソースと少なくとも一つのダミービットラインに連結されたドレインを有する少なくとも2m個のトランジスタを構成して、
プログラム時にn個の入力データに応答して前記メモリーセルアレイの選択されたソースラインからn−x(xは0からnまでの整数)本の選択されたビットラインにバイアス電流を流して、
プログラム時に前記n個の入力データに応答して前記選択されたソースラインから少なくとも一つのダミービットラインに流れるバイアス電流が、前記メモリーセルアレイのx個のメモリーセルがプログラムされる時に前記選択されたソースラインから前記x本の選択されたビットラインに流れるバイアス電流と同一の大きさで流れるようにすることを特徴とするフラッシュメモリー装置のプログラム方法。
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