JP2008117489A - 半導体記憶装置 - Google Patents

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Abstract

【課題】データ“０”と“１”との信号差が大きく、歩留まりの高い半導体記憶装置を提供する。
【解決手段】ソース層Ｓ、ドレイン層Ｄ、および該ソース層と該ドレイン層との間に設けられたフローティングボディＢを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルＭＣと、メモリセルのゲートに接続され第１の方向に延びるワード線ＷＬと、メモリセルのドレイン層に接続され第１の方向とは異なる第２の方向に延びるビット線ＢＬと、メモリセルのソース層に接続され第１の方向に延びるソース線ＳＬと、ビット線に接続され選択されたメモリセルに記憶されたデータを検出するセンスアンプＳ／Ａと、多数キャリア数が少ないことを示すバイナリデータをメモリセルに書き込むときに、メモリセルにチャネルが形成されるようにワード線に電圧を印加し、かつ逆方向にソース線の電圧を遷移させるドライバＷＬＤ，ＳＬＤとを備える。
【選択図】図５

Description

本発明は半導体記憶装置に関し、例えば、電界効果トランジスタのフローティングボディに多数キャリアを蓄積することによってデータを記憶するＦＢＣ(Floating Body Cell)メモリに関する。
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。ボディ内の正孔（多数キャリア）の数が少ない状態をデータ“０”とし、多い状態をデータ“１”とする。
従来、ｎ型ＦＥＴをメモリセルとするＦＢＣメモリ装置において、データ“０”をメモリセルに書き込むために、ワード線およびソース線を同一の負電圧に引き下げていた。これにより、ボディ−ソース間の接合部に順バイアスを印加し、ボディに蓄積されていた正孔をソースに排出していた（非特許文献１）。ソース線およびワード線を同一の負電圧にする理由は、ソース−ドレイン間に電流が流れないように、メモリセルにチャネルが形成されることを回避するためである。これにより、書き込みの低電流化を図っている。
データ“０”をメモリセルに書き込むために、ワード線およびビット線を高電圧にする手法がある（非特許文献２）。この手法では、ワード線の電圧をビット線の電圧よりも高く設定することによって、トランジスタを線形領域で動作させる。これにより、インパクトイオン化を生じさせることなく、ボディの電位を上昇させ、ボディ−ソース間の接合部に順バイアスを印加する。この順バイアスによってボディに蓄積されていた正孔をソースに排出する。
これら従来の手法では、ソース−ボディ間の接合部に掛かる順バイアスが大きくない。このため、従来の手法は、ボディに正孔が多く残存してしまう、という欠点を有する。ボディに残存する正孔が多い場合、データ“０”を格納するメモリセル（以下、“０”セルともいう）の閾値電圧Ｖｔｈ０とデータ“１”を格納するメモリセルセル（以下、“１”セルともいう）の閾値電圧Ｖｔｈ１との差ΔＶｔｈ ＝Ｖｔｈ０−Ｖｔｈ１が小さくなる。
一般に、半導体記憶装置内には多数のメモリセルが存在しており、それらのメモリセルの閾値電圧にはバラツキが必ず存在する。閾値電圧差ΔＶｔｈ が小さいほど、閾値電圧のバラツキの影響により、センスアンプで検出不可能な不良メモリセルの数が多くなる。
P.Malinge et al., "An 8Mbit DRAM Design Using a 1TBulk Cell"2005 Symposium on VLSI Circuits Digest of Technical Papers, pp.358-361, June 2005 P.Fazan et al., "A Simple 1-Transistor Capacitor-Less Memory Cell for High Performance Embedded DRAMs " in Proc. IEEE Custom Integrated Circuits Conf.(CICC), Sep. 2002, pp.99-102
データ“０”と“１”との信号差が大きく、歩留まりの高い半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、ソース層、ドレイン層、および、該ソース層と該ドレイン層との間に設けられた電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、前記メモリセルのゲートに接続され、第１の方向に延びるワード線と、前記メモリセルのドレイン層に接続され、前記第１の方向とは異なる第２の方向に延びるビット線と、前記メモリセルのソース層に接続され、前記第１の方向に延びるソース線と、前記ビット線に接続され、該ビット線と前記ワード線とによって選択された前記メモリセルに記憶されたデータを検出するセンスアンプと、多数キャリア数が少ないことを示すバイナリデータを前記メモリセルに書き込むときに、前記メモリセルにチャネルが形成されるように前記ワード線に電圧を印加し、かつ、該ワード線の電圧の遷移方向とは逆方向に前記ソース線の電圧を遷移させるドライバとを備えている。
本発明による半導体記憶装置は、データ“０”と“１”との信号差が大きく、歩留まりを改善することができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成を示す図である。ＦＢＣメモリ装置１００は、メモリセルＭＣと、ダミーセルＤＣと、ワード線ＷＬＬｉ、ＷＬＲｉ（ｉは整数）（以下、ＷＬともいう）と、ダミーワード線ＤＷＬＬ，ＤＷＬＲ（以下、ＤＷＬともいう）と、ビット線ＢＬＬｉ、ＢＬＲｉ（以下、ＢＬともいう）と、センスアンプＳ／Ａｉ（以下、Ｓ／Ａともいう）と、イコライジング線ＥＱＬと、イコライジングトランジスタＴＥＱと、平均化線ＡＶＬ、ＡＶＲ（以下、ＡＶともいう）と、平均化トランジスタＴＡＶと、ソース線ＳＬＬｉ、ＳＬＲｉ（以下、ＳＬともいう）と、ロウデコーダＲＤと、ワード線ドライバＷＬＤと、ソース線ドライバＳＬＤとを備えている。
メモリセルＭＣは、マトリクス状に二次元配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＬＷは、第１の方向としてロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。ワード線ＷＬは、センスアンプＳ／Ａの左右に２５６本ずつ設けられており、図１では、ＷＬＬ０〜ＷＬＬ２５５およびＷＬＲ０〜ＷＬＲ２５５で示されている。ビット線ＢＬは、第２の方向としてカラム方向に延伸し、メモリセルＭＣのドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右に１０２４本ずつ設けられている。図１では、ＢＬＬ０〜ＢＬＬ１０２３およびＢＬＲ０〜ＢＬＲ１０２３で示されている。隣接する２つのメモリセルＭＣの対は、ドレインを共有している。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
ソース線ＳＬは、ワード線ＷＬと平行に第１の方向に延伸しており、メモリセルＭＣのソースに接続されている。ソース線ＳＬは、ワード線と同じくセンスアンプＳ／Ａの左右に２５６本ずつ設けられている。図１では、ソース線ＳＬは、ＳＬＬ０〜ＳＬＬ２５５およびＳＬＲ０〜ＳＬＲ２５５で示されている。ソース線ＬＳは、ワード線ＷＬに対応して設けられている。
ダミーセルＤＣは、ダミーワード線ＤＷＬの延伸する方向（ロウ方向）に向かって配列されている。データの読出し／書込み動作に先立って、ダミーセルＤＣは、その配列方向に沿って逆極性のデータ“０”およびデータ“１”を交互に記憶する。ダミーセルＤＣへのデータ書込みは、通常、電源投入直後に行われる。極性とは、データの論理値“０”または“１”を示す。逆極性のデータを格納するダミーセルＤＣは同数ずつ設けられている。ダミーセルＤＣは、メモリセルＭＣのデータを検出するときに基準電流Ｉｒｅｆを生成するために用いられる。基準電流Ｉｒｅｆは、“０”セルに流れる電流と“１”セルに流れる電流とのほぼ中間の電流である。
ダミーワード線ＤＷＬは、ロウ（ｒｏｗ）方向に延伸し、ダミーセルＤＣのゲートに接続されている。ダミーワード線ＤＷＬは、センスアンプＳ／Ａの左右に１本ずつ設けられている。
イコライジング線ＥＱＬは、イコライジングトランジスタＴＥＱのゲートに接続されている。イコライジングトランジスタＴＥＱは、読出し／書込み動作前後のプリチャージ期間において、ビット線ＢＬをイコライジングラインＥＱＬに接続することによって各ビット線ＢＬの電圧を一定電圧に固定する。
平均化線ＡＶは、平均化トランジスタＴＡＶのゲートに接続されている。平均化トランジスタＴＡＶはビット線ＢＬ間に接続されており、メモリセルアレイ内の全ビット線ＢＬを短絡することができる。平均化トランジスタＴＡＶは、データの読出し時に逆極性のダミーセルＤＣを短絡させることによって、ダミーセルＤＣに流れる電流を平均化する。これにより、基準電流Ｉｒｅｆが生成される。
尚、センスアンプＳ／Ａ、ロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤについては後述する。センスアンプコントローラＳＡＣおよびＤＱバッファＤＱＢは、従来のそれらと同様でよいので、その説明を省略する。
図２は、図１の破線枠Ｂ内の８つのメモリセルＭＣをより詳細に示す平面図である。図３は、図２に示す３−３線に沿った断面図である。メモリセルＭＣのソース層Ｓは、ソース線コンタクトＳＬＣを介してソース線ＳＬに接続する。ソース線コンタクトＳＬＣは各メモリセルＭＣ毎に設けられている。即ち、ソース線ＳＬは、カラム方向（第２の方向）に配列されているメモリセルＭＣに対応して設けられている。一方、メモリセルＭＣのドレイン層Ｄは、ビット線コンタクトＢＬＣを介してビット線ＢＬに接続されている。ビット線コンタクトＢＬＣは、カラム方向に隣接する２つのメモリセルＭＣに共通に接続されている。これにより、ビット線コンタクトＢＬＣの個数を低減させ、メモリセルアレイの占有面積を小さくすることができる。カラム方向に隣接する２つのメモリセルＭＣは対を成し、隣接する２つのメモリセル対は、ソース領域において素子分離領域ＳＴＩにより分離されている。
メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース層Ｓおよびドレイン層Ｄが設けられている。ボディＢは、ソースＳとドレインＤとの間のＳＯＩ層３０に形成される。ボディＢは、ソース層Ｓおよびドレイン層Ｄとは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディＢは、ソース層Ｓ、ドレイン層Ｄ、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩによって囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディＢ内の多数キャリアの数によってバイナリデータ（０，１）を記憶することができる。ボディＢ内の多数キャリア（ホール）数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。従って、本実施形態において、多数キャリア数が少ないことを示すバイナリデータを書き込む動作とは、データ“０”をメモリセルＭＣに書き込む動作である。
図４は、センスアンプＳ／Ａｉ（ｉ＝０〜１０２３）の構成を示す回路図である。センスアンプＳ／Ａｉ（以下、Ｓ／Ａ）は、左右に設けられた１本ずつのビット線ＢＬＬｉ（以下、ＢＬＬ）およびＢＬＲｉ（以下、ＢＬＲ）に接続されており、各ビット線対ＢＬＬｉ、ＢＬＲｉに対応して設けられている。本実施形態では、このようにオープンビット線構成を採用している。よって、データ読出し時には、ビット線対ＢＬＬｉ、ＢＬＲｉのうち一方がデータを伝達し、他方が基準信号を伝達する。
センスアンプＳ／Ａは、一対のセンスノードＳＮＬｉ（以下、ＳＮＬ）およびＳＮＲｉ（以下、ＳＮＲ）を含む。センスノードＳＮＬは、トランスファゲートＴＧＬを介してビット線ＢＬＬに接続されている。トランスファゲートＴＧＬおよびＴＧＲは、信号Φｔによってオン／オフ制御される。トランスファゲートＴＧＬおよびＴＧＲは、データ検出終了後にオフに切り換えられ、データ書込み時にはオフ状態を維持するトランジスタである。
フィードバックトランジスタＴＦＢＬは、フィードバック線ＦＢＬとビット線ＢＬＬとの間に接続されている。トランジスタＴＦＢＬのゲートは、センスノードＳＮＬに接続されている。従って、トランジスタＴＦＢＬはセンスノードＳＮＬの電圧によってオン／オフ制御される。フィードバックトランジスタＴＦＢＲは、フィードバック線ＦＢＲとビット線ＢＬＲとの間に接続されている。トランジスタＴＦＢＲのゲートは、センスノードＳＮＬに接続されている。従って、トランジスタＴＦＢＲはセンスノードＳＮＲの電圧によってオン／オフ制御される。フィードバックトランジスタＴＦＢＬおよびＴＦＢＲは、データ書込み時にオンに切り換えられるトランジスタである。トランジスタＴＦＢＬおよびＴＦＢＲはｐ型トランジスタである。従って、センスノードＳＮＬ、ＳＮＲが低電圧である場合に、トランジスタＴＦＢＬ、ＴＦＢＲは、高電圧であるフィードバック線ＦＢＬ、ＦＢＲをビット線ＢＬＬ、ＢＬＲに接続する。逆に、センスノードＳＮＬ、ＳＮＲが高電圧である場合に、トランジスタＴＦＢＬ、ＴＦＢＲは、フィードバック線ＦＢＬ、ＦＢＲをビット線ＢＬＬ、ＢＬＲに接続しない。これの理由は次の通りである。
例えば、ビット線ＢＬＬ上のデータ“１”を検出し、このデータをリストアする場合、Ｎ型メモリセルＭＣの閾値電圧は基準電流により生じる電圧より低くなるので、センスノードＳＮＬの電位はセンスノードＳＮＲの電位よりも低くなる。一方、データ“１”をメモリセルＭＣへ書き戻すためにはビット線ＢＬＬへ高電位を与えなければならない。従って、データ“１”をリストアするために、トランジスタＴＦＢＬは、高電圧であるフィードバック線ＦＢＬをビット線ＢＬＬに接続する必要がある。これにより、“１”セルにデータ“１”を書き戻すことができる。尚、本実施形態では、データ“０”の書込みは、センスアンプＳ／Ａを用いることなく、ソース線ＳＬを用いて行われるので、後で説明する。
トランジスタＴＳＬＬはソース電圧線ＶＳＬとビット線ＢＬＬとの間に接続され、トランジスタＴＳＬＲはソース電圧線ＶＳＬとビット線ＢＬＲとの間に接続されている。トランジスタＴＳＬＬ、ＴＳＬＲの各ゲートは、ソースドライブ線ＳＤＲＶＬ、ＳＤＲＶＲに接続されている。トランジスタＴＳＬＬ、ＴＳＬＲは、データ“０”の書込み時に、ビット線ＢＬＬ、ＢＬＲをソース電位ＶＳＬにすることにより、非選択メモリセルに対するディスターブを回避するために設けられている。
センスアンプＳ／Ａは、クロスカップル型ダイナミックラッチ回路（以下、ラッチ回路という）ＲＣ１およびＲＣ２を含む。ラッチ回路ＲＣ１は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｐ型トランジスタＴＰ１およびＴＰ２からなる。トランジスタＴＰ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＰ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＰ１およびＴＰ２の各ゲートは、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。ラッチ回路ＲＣ２は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｎ型トランジスタＴＮ１およびＴＮ２からなる。トランジスタＴＮ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＮ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＮ１およびＴＮ２の各ゲートも、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。ラッチ回路ＲＣ１およびＲＣ２は、信号ＳＡＰおよびＢＳＡＮの活性化によってそれぞれ駆動される。
尚、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。
ｐ型トランジスタＴＰ３は、センスノードＳＮＬとＳＮＲとの間に接続されており、信号ＢＳＨＯＲＴによって制御される。トランジスタＴＰ３は、読出し／書込み動作前にセンスノードＳＮＬおよびＳＮＲを短絡することによってセンスノードＳＮＬおよびＳＮＲをイコライジングする。尚、ｐ型トランジスタＴＰ３をｎ型トランジスタに代え、信号ＢＳＨＯＲＴの反転信号ＳＨＯＲＴをそのｎ型トランジスタのゲートに入力してもよい。
ｎ型トランジスタＴＮ４およびＴＮ５は、それぞれＤＱ線とセンスノードＳＮＬとの間に接続され、ＢＤＱ線とセンスノードＳＮＲとの間に接続されている。トランジスタＴＮ４およびＴＮ５の各ゲートは、カラム選択線ＣＳＬｉ（以下、ＣＳＬ）に接続されている。ＤＱ線およびＢＤＱ線は、図１に示すＤＱバッファＤＱＢに接続されている。ＤＱバッファＤＱＢは、Ｉ／Ｏパッドと接続されており、データの読出し時にはメモリセルＭＣからのデータを外部へ出力するために一時的に格納し、また、データの書込み時には外部からのデータをセンスアンプＳ／Ａへ伝達するために一時的に格納する。従って、カラム選択線ＣＳＬは、外部へデータを読み出し、あるいは、外部からデータを書き込むときに選択的に活性化され、センスノードＳＮＬおよびＳＮＲがＤＱバッファＤＱＢに接続することを可能とする。
図５は、ロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの構成を示す回路図である。ロウデコーダＲＤおよびワード線ドライバＷＬＤは、従来のそれらと同様でよい。本実施形態では、ロウデコーダＲＤおよびワード線ドライバＷＬＤに対して、さらに、ソース線ドライバＳＬＤが付加されている。尚、図５は、センスアンプＳ／Ａの左側にあるロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの一部を示す。センスアンプＳ／Ａの右側にあるロウデコーダＲＤ等は、図５に示すそれらに対して単に左右対称であり、自明であるので、その説明を省略する。
ソース線ドライバＳＬＤは、ＮＡＮＤゲートＧ１、インバータＩｎ１、ｎ型トランジスタＴＮ１０、ＴＮ１１を備えている。ソース線ＳＬＬｉは、トランジスタＴＮ１０を介して第１のソース電圧ＶＳＬ（接地電位）に接続されており、トランジスタＴＮ１１を介して第１のソース電圧ＶＳＬよりも低い第２のソース電圧ＶＳＬＬに接続されている。ＮＡＮＤゲートＧ１は、ワード線ＷＬＬｉとソースドライブ線ＳＤＲＶＬとを入力し、その演算結果を出力する。ＮＡＮＤゲートＧ１の出力信号はトランジスタＴＮ１０のゲートに入力され、その反転信号がトランジスタＴＮ１１のゲートに入力される。選択ワード線に対応するトランジスタＴＮ１０、ＴＮ１１のいずれかがオンし、電源ＶＳＬまたはＶＳＬＬが選択ソース線ＳＬＬに接続される。このように、ソース線ドライバＳＬＤは、選択ワード線に印加される電圧に応じてこの選択ワード線に対応する選択ソース線に電圧を印加する。
ソースドライブ線ＳＤＲＶＬは、データ“０”をメモリセルＭＣに書き込むときに駆動される信号線である。第１のソース電圧ＶＳＬは、プリチャージ電位である。第２のソース電圧ＶＳＬＬは、データ“０”を書き込む時にソース線ＳＬに印加する電圧であり、電圧ＶＳＬよりも低電位である。
尚、ＶＷＬＨがワード線ＷＬの高レベル電圧であり、ＶＷＬＬがワード線ＷＬの低レベル電圧である。トランジスタＴＮ１０、ＴＮ１１が正常にオン／オフの動作をするためには、ＶＳＬ＜ＶＷＬＨであり、かつ、ＶＳＬＬ＞ＶＷＬＬであることが必要である。
図６は、本実施形態によるＦＢＣメモリ装置のデータ読出し動作を示すタイミング図である。本実施形態では、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＲから基準信号を受け取り、メモリセルアレイＭＣＡＬ内のデータを検出する。メモリセルアレイＭＣＡＲ内のデータを検出する動作は、メモリセルアレイＭＣＡＬ内のデータ検出動作から自明であるので、その説明を省略する。
ｔ１までプリチャージ状態である。プリチャージ状態では、イコライジング線ＥＱＬおよび信号Φｔがともに活性状態である。よって、ビット線ＢＬＬ、ＢＬＲおよびセンスノードＳＮＬ、ＳＮＲがＶＳＬに固定されている。
ｔ１において、イコライジング線ＥＱＬが不活性になり、プリチャージ状態から読出し動作へ移行する。ここでは、ワード線ＷＬＬ０が選択的に活性化される。このとき、ダミーワード線ＤＷＬＲが活性化されて、平均化線ＡＶＬが不活性化される。平均化線ＡＶＬ、ＡＶＲはプリチャージ時には共に活性状態であり、平均化線ＡＶＬが不活性になることによって、平均化線ＡＶＲのみが活性状態を維持する。これにより、ビット線ＢＬＲｉが短絡し、ダミーセルＤＣに流れる電流が平均化され、基準電流が生成される。
さらに、信号ＢＳＨＯＲＴを高レベルに不活性化し、センスノードＳＮＬとＳＮＲとの間を切断する。それとともに、信号ＳＡＰを活性化する。これにより、高レベルの電圧ＶＢＬＨがセンスノードＳＮＬ、ＳＮＲに接続され、負荷電流がビット線ＢＬＬを介してメモリセルＭＣへ流れ、ビット線ＢＬＲを介してダミーセルＤＣへ流れる。ｔ１〜ｔ２に示すように、この負荷電流によって、センスノードＳＮＬ、ＳＮＲの電位は上昇する。トランジスタＴＰ１、ＴＰ２からなるクロスカップルの正帰還によって、センスノードＳＮＬとＳＮＲとの間に電位差（信号差）が生じる。
その後、信号差がセンスノードＳＮＬとＳＮＲとの間で充分な大きさに発展した時点（ｔ２）で、信号Φｔを低レベルに不活性化し、信号ＢＳＡＮを活性化する。信号Φｔを不活性にすることによって、センスノードＳＮＬ、ＳＮＲをそれぞれビット線ＢＬＬ、ＢＬＲから切断する。信号ＢＳＡＮを活性化することによって、ラッチ回路ＲＣ２がセンスノードＳＮＬとＳＮＲとの間に生じた信号差を増幅し、ラッチする。
信号Φｔが不活性化された直後、ソースドライブ線ＳＤＲＶＬを高レベルに活性化する。ソースドライブ線ＳＤＲＶＬは、ソース線ドライバＳＬＤの駆動のタイミングを決定する。よって、ソースドライブ線ＳＤＲＶＬの活性化は、図５に示すソース線ドライバＳＬＤを駆動するとともに、図４に示すトランジスタＴＳＬＬをオンに切り換える。図５において、ソース線ドライバＳＬＤが駆動されると、選択ワード線ＷＬＬ０に対応するソース線ＳＬＬ０が低レベルの電圧ＶＳＬＬに接続される。選択ソース線ＳＬＬ０以外の非選択のソース線ＳＬＬｉは、接地電位ＶＳＬに接続されている。即ち、図６に示すように、選択ソース線ＳＬＬ０は、接地電位よりも低いレベルの電圧ＶＳＬＬになる。また、図４において、トランジスタＴＳＬＬがオンになると、接地電位ＶＳＬはビット線ＢＬＬｉに接続される。つまり、図６に示すように、ｔ２〜ｔ３において、選択ワード線ＷＬＬ０に接続された全メモリセルＭＣのゲートＧには高レベルのＶＷＬＨが印加され、それらのソース層Ｓには負電圧ＶＳＬＬが印加され、並びに、それらのドレインＤには接地電位ＶＳＬが印加される。これにより、選択ワード線ＷＬＬ０に接続された全メモリセルＭＣにデータ“０”が書き込まれる。
ソースドライブ線ＳＤＲＶＬが非活性にされた後、ｔ３〜ｔ４において、フィードバック信号ＦＢＬが高レベルに活性化される。図４に示すフィードバックトランジスタＴＦＢＬはセンスノードＳＮＬが低レベルであるときにオンする。上述の通り、データ“１”をラッチしている場合に、センスノードＳＮＬは低レベルになる。これにより、データ“１”をラッチしているセンスアンプＳ／Ａに設けられたトランジスタＴＦＢＬのみがオンし、高レベルの信号ＦＢＬをビット線ＢＬＬに接続する。その結果、データ“０”の書込み前に “１”セルであったメモリセルＭＣのみにデータ“１”が書き込まれる。
このように、センスアンプＳ／Ａは、ｔ２〜ｔ４において一旦、選択ワード線ＷＬＬ０に接続された全メモリセルＭＣにデータ“０”を書き込み、次に、“１”セルであったメモリセルＭＣにデータ“１”を書き戻す。このリストア動作は、チャージポンピング現象を回避するために実行される。チャージポンピング現象は次のような現象である。メモリセルがＮ型ＦＥＴである場合、メモリセルＭＣをオン状態にしたときに反転層内の電子の一部がゲート絶縁膜７０とボディＢとの界面にある界面準位にトラップされる。ボディＢに蓄積されていた正孔はこの電子と再結合して消滅する。よって、選択メモリセルのデータの読出し／書込み時に非選択メモリセルのオン／オフが繰り返されると、データ“１”を記憶する非選択メモリセルのボディＢに蓄積されていた正孔が徐々に減少してしまう。その結果、非選択メモリセルのデータ“１”の状態はデータ “０”に変化してしまう。これをチャージポンピング現象という。
ｔ４において、カラム選択線ＣＳＬｉが選択的に活性化される。これにより、選択されたカラムのセンスアンプＳ／ＡにラッチされていたデータがＤＱバッファＤＱＢへ伝達される。ＤＱバッファＤＱＢに格納されたデータは、出力データとしてＦＢＣメモリ装置の外部へ出力される。
ｔ５以降、ＦＢＣメモリ装置はプリチャージ状態に戻る。
図７は、本実施形態によるＦＢＣメモリ装置のノーマルデータ書込み動作を示すタイミング図である。ノーマルデータ書込み動作では、ｔ１５において、書込み用のデータが外部からＤＱバッファＤＱＢへ入力される。従って、ｔ１〜ｔ１５の動作は、図６に示すデータ読出し動作ｔ１〜ｔ５と同じである。
ｔ１５の近傍においてフィードバック線ＦＢＬが不活性化された直後、ソースドライブ線ＳＤＲＶＬが再度活性化される。フィードバック線ＦＢＬが不活性になることにより、ビット線ＢＬＬがセンスアンプＳ／Ａから切断される。ソースドライブ線ＳＤＲＶＬが活性化させることによって、低レベルの電圧ＶＳＬＬが選択ソース線ＳＬＬ０に印加される。これにより、センスアンプＳ／Ａは、ｔ３〜ｔ４においてデータがリストアされた全メモリセルＭＣにデータ“０”を書き込む。ｔ１５〜ｔ１６において、信号Φｔおよびフィードバック線ＦＢＬはともに不活性状態であるので、センスアンプＳ／Ａは、ＤＱバッファＤＱＢを介して外部からの書込み用のデータを格納し、そのデータをラッチし続ける。即ち、ｔ１５〜ｔ１６がセンスアンプＳ／Ａへのデータ書込み期間である。
ｔ１６において、ソースドライブ線ＳＤＲＶＬを不活性にし、その直後にフィードバック線ＦＢＬを再度活性化させる。これにより、ｔ１６〜ｔ１７において、センスアンプＳ／Ａにラッチされていた書込み用のデータ（本実施形態ではデータ“１”のみ）がビット線ＢＬＬを介してメモリセルＭＣへ書き込まれる。尚、図７では、“１”セルにデータ“０”が書き込まれる。上述の通り、データ“０”の書込みは、センスアンプＳ／Ａを用いることなく、ソース線ＳＬを用いて実行される。即ち、データ“０”は、ｔ１５〜ｔ１６において既に書き込み済みである。従って、ｔ１６以降では、データ“１”のみが書き込まれるため、図７ではビット線ＢＬＬの充電動作は行われない。
図８は、本実施形態によるＦＢＣメモリ装置の高速データ書込み動作を示すタイミング図である。高速データ書込み動作では、ｔ２２〜ｔ２３において、データ“０”の書込み動作中にカラム選択線ＣＳＬｉが活性化され、書込み用のデータが外部からＤＱバッファＤＱＢへ入力される。このときに、データ書込み動作が開始する。従って、ｔ１〜ｔ２２の動作は、図６に示すｔ１〜ｔ２の動作と同じである。
高速データ書込み動作では、ソースドライブ線ＳＤＲＶＬの活性化中のｔ２３においてカラム選択線ＣＳＬｉが活性化される。これにより、選択ワード線ＷＬＬ０および選択ソース線ＳＬＬ０に接続された全メモリセルＭＣにデータ“０”が書き込まれると同時に、外部からの書込みデータがＤＱバッファＤＱＢを介してセンスアンプＳ／Ａに書き込まれる。
その後、ｔ２４においてフィードバック線ＦＢＬが活性化され、データ“１”をラッチしているセンスアンプＳ／Ａは、ビット線ＢＬＬを介してデータ“１”をメモリセルＭＣへ書き込む。
ｔ２〜ｔ３におけるデータ“０”の書込み時の動作を詳細に説明する。
図９は、本実施形態によるデータ“０”の書込み時におけるメモリセルＭＣの各部の電位を示すグラフである。尚、このグラフは、“１”セルにデータ“０”を書き込む動作を示している。
“１”セルのデータ保持時（ｔ２ａ以前）では、ワード線ＷＬＬは、低レベルＶＷＬＬに維持され、ソース線ＳＬＬおよびビット線ＢＬＬは、接地電位ＶＳＬに維持されている。これにより、ボディ電位は負電位となり、ホールを保持することができる。
次に、ｔ２ｂにおいて、ワード線ドライバＷＬＤが選択ワード線ＷＬＬを高レベルＶＷＬＨに活性化する。これにより、メモリセルＭＣのボディＢの表面にチャネルが形成される。また、ゲート−ボディの容量カップリングによって、ボディ電位が接地電位ＶＳＬよりも高電位ＶＢ１に持ち上がる。
その後、ｔ２ｃにおいて、選択ワード線ＷＬＬに対応する選択ソース線ＳＬＬを低レベルの電位ＶＳＬＬに下げる。即ち、ソース線ドライバＳＬＤは、選択ワード線ＷＬＬの電圧の遷移方向とは逆方向に選択ソース線ＳＬＬの電圧を遷移させる。よって、ソース−ボディ間の接合部に印加される順バイアスは比較的大きい。このバイアスによって、ボディＢ内のホールがソースＳへ排出される。即ち、本実施形態では、データ“０”の書込み時における選択ワード線ＷＬＬの電位の遷移方向を、選択ソース線ＳＬＬの電位の遷移方向とは逆方向にすることによって、ゲート−ボディの容量カップリングを利用し、ソース−ボディ間の順バイアスを増大させている。尚、ビット線ＢＬは、ワード線の高電位ＶＷＬＨとソース線の低電位ＶＳＬＬとの間の接地電位ＶＳＬに維持されている。
データ“０”の書込み終了後、ｔ２ｄにおいてワード線ＷＬＬを低レベルＶＷＬＬに戻し、ｔ２ｅにおいてソース線ＳＬＬをＶＳＬに戻す。ボディＢ内のホールが充分に排出されているので、 この“０”セルのボディ電位は低レベルに維持される。換言すると、データ“０”の書込み時におけるワード線ＷＬＬの電位が高い（ＶＷＬＨ）ので、ワード線ＷＬＬを低レベルＶＷＬＬに戻したときに、ゲート−ボディの容量カップリングによってボディ電位が低くなる。よって、本実施形態では、“１”セルのボディ電位と“０”セルのボディ電位との差（信号差）ΔＶｔｈを大きくすることができる。また、順バイアスを増大させることによって、ボディからホールを充分に排出することができるとともに、データ“０”の書込み期間を短縮することができる。
一般に、ゲート−ボディの容量カップリングは大きいが、ドレイン−ボディの容量カップリングおよびソース−ボディの容量カップリングはゲート−ボディの容量カップリングに比べてかなり小さい。従って、本実施形態は、選択ワード線ＷＬＬの電位の遷移方向と選択ソース線ＳＬＬの電位の遷移方向とを逆にすることによって、順バイアスを増大させることができる。即ち、本実施形態は、ゲート−ボディの容量カップリングが大きいことを利用しつつ、さらにソース−ボディの容量カップリングが小さいことをも利用して、順バイアスを増大させている。
図１０および図１１は、それぞれ非特許文献１および非特許文献２によるデータ“０”の書込み時におけるメモリセルの各部の電位を示すグラフである。図１０では、データ“０”の書込み期間においてワード線ＷＬＬが低電位ＶＷＬＬを維持している。ゲート−ボディの容量カップリングを利用しないため、順バイアスが比較的小さくなる。従って、ボディからのホールの排出に長時間掛かる。あるいは、ボディから排出されるホールの量が少なくなる。換言すると、データ“０”の書込み時において選択ワード線ＷＬＬの電位が低レベルＶＷＬＬを維持するので、データ“０”の書込み後、ゲート−ボディの容量カップリングを利用してボディ電位を低下させることができない。その結果、データ“０”の書込み後、“０”セルのボディ電位と“１”セルのボディ電位との差ΔＶｔｈが比較的小さくなる。
図１１では、ソース線ＳＬＬの電位を接地電位ＶＳＬに維持したまま、選択ワード線ＷＬＬおよびビット線ＢＬＬの電位を高レベルにすることによって、データ“０”を書き込む。上述のように、ゲート−ボディの容量カップリングは大きいが、ドレイン−ボディの容量カップリングおよびソース−ボディの容量カップリングはそれに比べてかなり小さい。従って、ソース線ＳＬＬの電位を接地電位ＶＳＬに維持している場合には、選択ワード線ＷＬＬおよびビット線ＢＬＬの電位をともに高レベルにしたとしても、順バイアスを大きくすることができない。その結果、やはり、データ“０”の書込み後、“０”セルのボディ電位と“１”セルのボディ電位との差ΔＶｔｈが比較的小さくなる。尚、図１１に示すデータ“０”の書込み期間に、ソース線ＳＬＬを負電位に下げた場合、メモリセルＭＣは５極管状態となり、大量の電流が流れ、ホールが発生するという不具合を生じる。
図１２は、他のソース線ドライバＳＬＤの構成を示す回路図である。ロウデコーダＲＤおよびワード線ドライバＷＬＤの構成は、図５に示すものと同様である。図１２のソース線ドライバＳＬＤは、各ソース線ＳＬＬと各ＮＡＮＤゲートＧ１との間に接続されたインバータＩｎ２およびＩｎ３を備えている。インバータＩｎ２は、第１のソース電圧ＶＳＬ（接地電位）と第２のソース電圧ＶＳＬＬとの間に直列に接続されたｎ型トランジスタＴＮ１２およびｐ型トランジスタＴＰ１２を備えている。インバータＩｎ３は、第１のソース電圧ＶＳＬ（接地電位）と第２のソース電圧ＶＳＬＬとの間に直列に接続されたｎ型トランジスタＴＮ１３およびｐ型トランジスタＴＰ１３を備えている。ｎ型トランジスタＴＮ１２およびｐ型トランジスタＴＰ１２の各ゲートは、共通にゲートＧ１の出力に接続されている。ｎ型トランジスタＴＮ１３およびｐ型トランジスタＴＰ１３の各ゲートは、共通にｎ型トランジスタＴＮ１２とｐ型トランジスタＴＰ１２との間のノードに接続されている。ｎ型トランジスタＴＮ１３とｐ型トランジスタＴＰ１３との間のノードは、ソース線ＳＬＬに接続されている。このソース線ドライバＳＬＤの動作は、図５に示すソース線ドライバＳＬＤの動作と同様である。従って、その説明は省略する。
図５および図１２に示すソース線ドライバＳＬＤでは、ＶＳＬはＶＷＬＨよりも小さく、かつ、ＶＳＬＬがＶＷＬＬより大きくなければならない。図５のゲートＧ１およびインバータＩｎ１の電源は、ＶＷＬＨおよびＶＷＬＬであるので、ＶＳＬがＶＷＬＨよりも大きいと、トランジスタＴＮ１０が正常にオンしないからである。また、ＶＳＬＬがＶＷＬＬより小さいと、トランジスタＴＮ１１が正常にオフしないからである。さらに、図１２のゲートＧ１の電源もＶＷＬＨおよびＶＷＬＬであるので、ＶＳＬがＶＷＬＨよりも大きいと、トランジスタＴＰ１２が正常にオフしないからである。ＶＳＬＬがＶＷＬＬより小さいと、トランジスタＴＮ１２が正常にオフしないからである。従って、ＶＷＬＬ＜ＶＳＬＬ＜ＶＳＬ＜ＶＷＬＨである必要がある。
例えば、ＶＳＬＬがＶＷＬＬよりも小さい場合、図１３に示すようなレベルシフタＬＳが必要になる。ロウデコーダＲＤおよびワード線ドライバＷＬＤの構成は、図５に示すものと同様である。図１３のソース線ドライバＳＬＤは、レベルシフタＬＳおよびインバータＩｎ３を備えている。レベルシフタＬＳは、選択ワード線ＷＬＬの電位がＶＷＬＬである場合に、これをＶＳＬＬに変換してインバータＩｎ３に伝達するように構成されている。レベルシフタＬＳは、ソースドライブ線ＳＤＲＶＬとＶＳＬＬとの間に直列に接続されたｐ型トランジスタＴＰ１４、ｎ型トランジスタＴＮ１４、並びに、ソースドライブ線ＳＤＲＶＬと電源ＶＳＬＬとの間に直列に接続されたｐ型トランジスタＴＰ１５、ｎ型トランジスタＴＮ１５を含む。トランジスタＴＰ１４のゲートはワード線ＷＬＬと接続されている。トランジスタＴＰ１５のゲートはワード線ＷＬＬの信号の反転信号を受ける。トランジスタＴＮ１４のゲートは、トランジスタＴＰ１５とＴＮ１５との間のノードに接続され、トランジスタＴＮ１５のゲートは、トランジスタＴＰ１４とＴＮ１４との間のノードに接続されている。このような構成により、選択ワード線ＷＬＬの電位がＶＷＬＨである場合には、レベルシフタＬＳは、ソースドライブ線ＳＤＲＶＬの電圧（選択時にＶＷＬＨ）をインバータＩｎ３出力する。選択ワード線ＷＬＬの電位がＶＷＬＬである場合には、レベルシフタＬＳは、ＶＳＬＬをインバータＩｎ３に出力する。このように、ＶＳＬＬがＶＷＬＬよりも小さい場合であっても、図１３に示すソース線ドライバＳＬＤを用いることによって、ソース線ＳＬを正常に駆動させることができる。
ＶＳＬがＶＷＬＨより大きい場合も、図１３に示すレベルシフタＬＳを応用することによって対処することができる。その場合のレベルシフタの構成は図１３に示すレベルシフタＬＳから自明であるので、その説明を省略する。また、ワード線ＷＬＬおよびソース線ＳＬＬに接続されたロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤを説明したが、ワード線ＷＬＲおよびソース線ＳＬＲｎｉも同様のロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤが接続される。ただし、この場合、ソースドライブ線ＳＤＲＶＬ、ＢＳＤＲＶＬに代えてＳＤＲＶＲ、ＢＳＤＲＶＲが用いられる。
図１４〜図１７は、メモリセルアレイＭＣＡＬ、ロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの位置関係を示すレイアウト図である。メモリセルアレイＭＣＡＲ、ロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの位置関係は、図１４〜図１７に示すＭＣＡＬをＭＣＡＲにすればよい。従って、メモリセルアレイＭＣＡＲについての説明は省略する。図１４〜図１７のレイアウトは、あくまでも一例であり、その他、種々のレイアウトが可能である。
図１４では、メモリセルアレイＭＣＡＬの一側辺にロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤを配置している。この場合、図５および図１２に示した回路をそのまま適用することができる。
図１５では、メモリセルアレイＭＣＡＬの一側辺にロウデコーダＲＤおよびワード線ドライバＷＬＤを配置し、この側辺と反対側の他の側辺にソース線ドライバＳＬＤを配置している。このレイアウトでは、ソース線ＳＬは、メモリセルアレイＭＣＡＬに関してワード線ＷＬと反対側から駆動される。
図１６では、ロウデコーダＲＤがロウ方向に配列された複数のメモリセルアレイに対して共通に用いられ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤが各メモリセルアレイの中央部に配置されている。共通のロウデコーダＲＤは、複数のワード線ドライバＷＬＤおよび複数のソース線ドライバＳＬＤのそれぞれに接続されている。
図１７では、図１６に示すレイアウトにおいてソース線ドライバＳＬＤをメモリセルアレイＭＣＡの両側辺に配置されている。図１７に示すワード線ドライバＷＬＤおよびロウデコーダＲＤのレイアウトは、図１６に示すレイアウトと同様でよい。このレイアウトでは、ソース線ＳＬは、メモリセルアレイＭＣＡＬに関してワード線ＷＬと反対側から駆動される。
図１６および図１７では、２つのメモリセルアレイＭＣＡＬがロウ方向に配列されているが、３つ以上のメモリセルアレイＭＣＡＬが配列されてもよい。この場合、ロウデコーダＲＤは、やはり共通に用いられるが、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤは、各メモリセルアレイＭＣＡＬに対応して設けられる。
（第２の実施形態）
図１８は、第２の実施形態に従ったＦＢＣメモリ装置の構成を示す図である。このＦＢＣメモリ装置は、いわゆる、２セル／ビット構成を有する。隣接する２本のビット線ＢＬＬ、ＢＢＬＬが１つのビット線対として１つのセンスアンプＳ／Ａに接続されている。ビット線対ＢＬＬ、ＢＢＬＬに対応するビット線対ＢＬＲ、ＢＢＬＲも同じセンスアンプＳ／Ａに接続されている。ビット線対ＢＬＬ、ＢＢＬＬおよびビット線対ＢＬＲ、ＢＢＬＲは、それぞれ１ビットのデータを格納する。センスアンプＳ／Ａは、ビット線対ＢＬＬ、ＢＢＬＬの一方をリファレンスとして他方のデータを検出する。あるいは、センスアンプＳ／Ａは、ビット線対ＢＬＲ、ＢＢＬＲの一方をリファレンスとして他方のデータを検出する。従って、ビット線対ＢＬＬ、ＢＢＬＬは互いに逆極性のデータを伝達し、ビット線対ＢＬＲ、ＢＢＬＲも互いに逆極性のデータを伝達する。逆極性のデータは、データ“１”とデータ“０”のように論理値が反対のデータ（相補データ）を意味する。或るワード線ＷＬＬとビット線対ＢＬＲ、ＢＢＬＲとの交点に設けられた２つのメモリセルＭＣは、互いに逆極性のデータを格納している。即ち、この２つのメモリセルＭＣによって１ビットのデータが格納される。ビット線対ＢＬＬ、ＢＢＬＬの一方をリファレンスとして他方のデータを検出するので、第２の実施形態では、ダミーセルＤＣ、ダミーワード線ＤＷＬ、平均化トランジスタＴＡＶおよび平均化線ＡＶＬ、ＡＶＲが不要である。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
図１９は、第２の実施形態におけるセンスアンプＳ／Ａの構成を示す回路図である。センスアンプＳ／Ａは、ビット線対ＢＬＬｉ、ＢＢＬＬｉに対応したセンスノード対ＳＮｉ、ＢＳＮｉを有する。センスノード対ＳＮｉ、ＢＳＮｉの間に接続されたラッチ回路ＲＣ１、ＲＣ２、トランジスタＴＰ３は、第１の実施形態のそれらと同様でよい。ラッチ回路ＲＣ１、ＲＣ２、トランジスタＴＰ３以外のセンスアンプＳ／Ａの構成は、ほぼ左右対称である。従って、ビット線対ＢＬＬ、ＢＢＬＬｉの側について説明し、ビット線対ＢＬＲｉ、ＢＢＬＲｉの側については説明を省略する。
センスノードＳＮは、トランスファゲートＴＧＬ１を介してビット線ＢＬＬに接続されている。センスノードＢＳＮは、トランスファゲートＴＧＬ２を介してビット線ＢＢＬＬに接続されている。トランスファゲートＴＧＬ１およびＴＧＬ２は、信号ΦｔＬによってオン／オフ制御される。トランスファゲートＴＧＬ１およびＴＧＬ２は、データ検出終了後にオフに切り換えられ、データ書込み時にはオフ状態に維持される。
フィードバックトランジスタＴＦＢＬ１は、フィードバック線ＦＢＬとビット線ＢＬＬとの間に接続されている。フィードバックトランジスタＴＦＢＬ２は、フィードバック線ＦＢＬとビット線ＢＢＬＬとの間に接続されている。トランジスタＴＦＢＬ１およびＴＦＢＬ２のゲートは、それぞれセンスノードＳＮおよびＢＳＮに接続されている。フィードバックトランジスタＴＦＢＬ１およびＴＦＢＬ２は、データ書込み時にオンに切り換えられるトランジスタである。トランジスタＴＦＢＬ１およびＴＦＢＬ２はｐ型トランジスタである。この理由は、第１の実施形態で説明したとおりである。
トランジスタＴＳＬＬ１はソース電圧線ＶＳＬとビット線ＢＬＬとの間に接続され、トランジスタＴＳＬＬ２はソース電圧線ＶＳＬとビット線ＢＢＬＬとの間に接続されている。トランジスタＴＳＬＬ１、ＴＳＬＬ２の各ゲートは、ソースドライブ線ＳＤＲＶＬに接続されている。トランジスタＴＳＬＬ１、ＴＳＬＬ２は、データ“０”の書込み時に、ビット線ＢＬＬ、ＢＢＬＬをソース電位ＶＳＬにすることにより、非選択メモリセルに対するディスターブを回避するために設けられている。
ロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤは、第１の実施形態におけるそれらと同様の構成でよい。
図２０は、第２の実施形態によるＦＢＣメモリ装置のデータ読出し動作を示すタイミング図である。第２の実施形態では、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＬ内のデータを検出する。メモリセルアレイＭＣＡＲ内のデータを検出する動作は、メモリセルアレイＭＣＡＬ内のデータ検出動作から自明であるので、その説明を省略する。
ｔ３１までプリチャージ状態である。プリチャージ状態では、イコライジング線ＥＱＬＬ、ＥＱＬＲおよび信号ΦｔＬ、ΦＲがともに活性状態である。よって、ビット線対ＢＬＬ、ＢＢＬＬおよびビット線対ＢＬＲ、ＢＢＬＲ、センスノード対ＳＮ、ＢＳＮがＶＳＬに固定されている。
ｔ３１において、イコライジング線ＥＱＬＬが不活性になり、プリチャージ状態から読出し動作へ移行する。ここでは、ワード線ＷＬＬ０が選択的に活性化される。このとき、信号ΦｔＲを不活性化して、ビット線対ＢＬＲ、ＢＢＬＲをセンスアンプＳ／Ａから切断する。さらに信号ＢＳＨＯＲＴを高レベルに不活性化し、センスノードＳＮとＢＳＮとの間を切断する。それとともに、信号ＳＡＰを活性化する。これにより、高レベルの電圧ＶＢＬＨがセンスノードＳＮ、ＢＳＮに接続され、負荷電流がビット線ＢＬＬ、ＢＢＬＬを介してメモリセルＭＣへ流れる。ｔ３１〜ｔ３２に示すように、この負荷電流によって、センスノードＳＮ、ＢＳＮの電位は上昇する。センスノード対ＳＮ、ＢＳＮは逆極性のデータを伝達するので、ラッチ回路ＲＣ１の正帰還によって、センスノードＳＮとＢＳＮとの間に電位差（信号差）が生じる。
その後、信号差がセンスノードＳＮとＢＳＮとの間で充分な大きさに発展した時点（ｔ３２）で、信号ΦｔＬを低レベルに不活性化し、信号ＢＳＡＮを活性化する。信号ΦｔＬを不活性にすることによって、センスノード対ＳＮ、ＢＳＮをそれぞれビット線対ＢＬＬ、ＢＢＬＬから切断する。信号ＢＳＡＮを活性化することによって、ラッチ回路ＲＣ２がセンスノード対ＳＮ、ＢＳＮとの間に生じた信号差を増幅し、ラッチする。
信号ΦｔＬが不活性化された直後、ソースドライブ線ＳＤＲＶＬを高レベルに活性化する。ソースドライブ線ＳＤＲＶＬは、ソース線ドライバＳＬＤの駆動のタイミングを決定する。ソースドライブ線ＳＤＲＶＬの活性化は、ソース線ドライバＳＬＤを駆動するとともに、図１９に示すトランジスタＴＳＬＬをオンに切り換える。ソース線ドライバＳＬＤが駆動されると、選択ソース線ＳＬＬ０が接地電位よりも低いレベルの電圧ＶＳＬＬに接続される。また、図１９において、トランジスタＴＳＬＬがオンになると、接地電位ＶＳＬはビット線対ＢＬＬ、ＢＢＬＬに接続される。つまり、ｔ３２〜ｔ３３において、選択ワード線ＷＬＬ０に接続された全メモリセルＭＣのゲートＧには高レベルのＶＷＬＨが印加され、それらのソース層Ｓには負電圧ＶＳＬＬが印加され、並びに、それらのドレインＤには接地電位ＶＳＬが印加される。これにより、選択ワード線ＷＬＬ０に接続された全メモリセルＭＣにデータ“０”が書き込まれる。
ソースドライブ線ＳＤＲＶＬが非活性にされた後、ｔ３３〜ｔ３４において、フィードバック信号ＦＢＬが高レベルに活性化される。図１９に示すフィードバックトランジスタＴＦＢＬ１、ＴＦＢＬ２は、それぞれセンスノードＳＮ、ＢＳＮが低レベルであるときにオンする。センスノードＳＮ、ＢＳＮは逆極性のデータをラッチしているので、フィードバックトランジスタＴＦＢＬ１、ＴＦＢＬ２のいずれか一方がオンする。センスノードＳＮがデータ“１”、センスノードＢＳＮがデータ“０”をラッチしている場合に、センスノードＳＮは低レベル、センスノードＢＳＮは高レベルになる。これにより、トランジスタＴＦＢＬ１のみがオンし、高レベルの信号ＦＢＬがビット線ＢＬＬに接続される。その結果、データ“０”の書込み前に “１”セルであったメモリセルＭＣのみにデータ“１”が書き込まれる。このように、センスアンプＳ／Ａは、ｔ３２〜ｔ３４においてデータをメモリセルＭＣへリストアする。その後、ｔ３４〜ｔ３５の動作は、図６に示すｔ４〜ｔ５の動作と同様である。
図２１は、第２の実施形態によるＦＢＣメモリ装置のノーマルデータ書込み動作を示すタイミング図である。ノーマルデータ書込み動作では、ｔ４５において、書込み用のデータが外部からＤＱバッファＤＱＢへ入力される。従って、ｔ３１〜ｔ４５の動作は、図２０に示すデータ読出し動作ｔ３１〜ｔ３５と同じである。さらに、ｔ４５〜ｔ４７の書込み動作は、図７に示すｔ１５〜ｔ１７の書込み動作と同様である。
図２２は、第２の実施形態によるＦＢＣメモリ装置の高速データ書込み動作を示すタイミング図である。高速データ書込み動作では、ｔ５２〜ｔ５３において、データ“０”の書込み動作中にカラム選択線ＣＳＬｉが活性化され、書込み用のデータが外部からＤＱバッファＤＱＢへ入力される。従って、ｔ３１〜ｔ５２の動作は、図２０に示すデータ読出し動作ｔ３１〜ｔ３２と同じである。さらに、ｔ５２〜ｔ５６の書込み動作は、図８に示すｔ２５〜ｔ２６の書込み動作と同様である。このように、本発明は、２セル／ビット構成のＦＢＣメモリ装置にも適用可能である。
（第３の実施形態）
第１および第２の実施形態では、隣接するメモリセルＭＣはドレインＤを共有していた。ソースＳは、各メモリセルＭＣごとに設けられており、従って、ソース線コンタクトＳＬＣは、各メモリセルＭＣごとに設けられていた。第３の実施形態では、隣接するメモリセルＭＣはソースＳ、ソース線ＳＬを共有している。従って、ソース線コンタクトＳＬＣは、隣接するメモリセルＭＣに共有されている。
図２３は、第３の実施形態に従ったＦＢＣメモリ装置の構成を示す図である。第３の実施形態では、隣接するメモリセルＭＣがソース線ＳＬを共用している。第３の実施形態のその他の構成は、図１に示した構成と同様でよい。ダミーセルＤＣおよびイコライジングトランジスタＴＥＱは、メモリセルアレイのいずれの端に配置してもよい。
図２４は、８つのメモリセルＭＣをより詳細に示す平面図である。図２５は、図２４に示す２５−２５線に沿った断面図である。メモリセルＭＣのドレイン層Ｄは、ビット線コンタクトＢＬＣを介してビット線ＢＬに接続される。ビット線コンタクトＢＬＣはカラム方向に隣接する２つのメモリセルＭＣに共用されている。メモリセルＭＣのソース層Ｓは、ソース線コンタクトＳＬＣを介してソース線ＳＬに接続されている。ソース線コンタクトＳＬＣも、カラム方向に隣接する２つのメモリセルＭＣに共用されている。従って、図２５に示すようにビット線ＢＬに沿った断面において、素子分離領域ＳＴＩは現れない。その他のメモリセルＭＣの構成は、図３を参照して説明した構成と同様である。
非特許文献１に記載の手法では、全ワード線の電位を負電位に維持したまま、選択ソース線の電位を負電位に低下させていた。この場合、ソース線を共通にすると、隣接する非選択メモリセルからもホールを引き抜いてしまう。従って、隣接するメモリセルのソース間には素子分離領域を設け、かつ、ソース線を別々に配線しなければならなかった。
これに対し、第３の実施形態では、選択ワード線ＷＬＬの電位を高レベル電位ＶＷＬＨに上げる。非選択ワード線の電位は低レベル電位ＶＷＬＬのままである。従って、選択ソース線ＳＬＬがカラム方向に隣接するメモリセルＭＣに共通であっても、ゲート−ボディの容量カップリングにより、選択メモリセルのボディ電位は、非選択メモリセルのボディ電位よりも高くなる。従って、ソース線ＳＬＬがカラム方向に隣接するメモリセルＭＣに共通であっても、一方のメモリセルＭＣに選択的にデータ“０”を書き込むことができる。
第３の実施形態では、隣接するメモリセルＭＣのソース層Ｓ間に素子分離領域ＳＴＩが不要になるので、その分メモリセルのサイズが小さくなる。また、隣接するメモリセルＭＣは、ソース線ＳＬを共用するので、ソース線ＳＬの本数が少なくて済む。さらに、隣接するメモリセルＭＣは、ソース線コンタクトＳＬＣを共用するので、ソース線コンタクトＳＬＣの個数が少なくて済む。従って、第３の実施形態によるＦＢＣメモリセル装置は、より高密度化が可能となる。
図２６は、第３の実施形態におけるソース線ドライバＳＬＤの構成を示す回路図である。図２６に示すロウデコーダＲＤおよびワード線ドライバＷＬＤは、図５に示すそれらと同様でよい。ソース線ドライバＳＬＤは、隣接する２本のワード線の間に１つおきに設けられている。図２６では、ソース線ドライバＳＬＤは、ワード線ＷＬＬｎとＷＬＬｎ＋１との間、および、ワード線ＷＬＬｎ＋２とＷＬＬｎ＋３との間にそれぞれ接続されている。
ソース線ドライバＳＬＤは、隣接する２本のワード線上の信号を入力し、そのＯＲ演算結果をゲートＧ１へ出力するＯＲゲートＧ２を備えている。第３の実施形態によるソース線ドライバＳＬＤのその他の構成は、図５に示すソース線ドライバＳＬＤの構成と同様でよい。このように構成することによって、隣接するワード線のいずれかが活性化されたときに、それらのワード線間に存在するソース線が活性化される。
尚、ＯＲゲートＧ２以外のソース線ドライバＳＬＤの構成は、図１２に示すソース線ドライバＳＬＤの構成であってもよい。また、第３の実施形態に図１３に示すレベルシフタＬＳを適用する場合には、ＯＲゲートＧ２の出力をトランジスタＴＰ４のゲートに与え、その反転出力をトランジスタＴＰ５のゲートに与えればよい。
図２７は、第３の実施形態によるＦＢＣメモリ装置のデータ読出し動作を示すタイミング図である。第３の実施形態では、ワード線ＷＬＬ２を選択している。それに伴い、ｔ２〜ｔ３において、隣接するワード線ＷＬＬ２およびＷＬＬ３に共通のソース線ＳＬＬ２，３が選択されている。第３の実施形態のその他の読出し動作は、図６に示す読出し動作と同様である。
図２８は、第３の実施形態によるＦＢＣメモリ装置のノーマルデータ書込み動作を示すタイミング図である。ノーマルデータ書込み動作も、ｔ２〜ｔ３において、隣接するワード線ＷＬＬ２およびＷＬＬ３に共通のソース線ＳＬＬ２，３が選択されている。第３の実施形態のその他のノーマル書込み動作は、図７に示す動作と同様である。
図２９は、第３の実施形態によるＦＢＣメモリ装置の高速データ書込み動作を示すタイミング図である。高速データ書込み動作も、ｔ２〜ｔ３において、隣接するワード線ＷＬＬ２およびＷＬＬ３に共通のソース線ＳＬＬ２，３が選択されている。第３の実施形態のその他の高速書込み動作は、図８に示す動作と同様である。
（第３の実施形態の変形例）
第３の実施形態では、選択ワード線ＷＬＬ２とソース線を共通にする非選択ワード線ＷＬＬ３は、他の非選択ワード線ＷＬＬ０、ＷＬＬ１、ＷＬＬ４〜ＷＬＬ２５５と同電位（データ保持の電位）に維持されている。非選択ワード線の電位がＶＷＬＬよりも高いＶＷＬＭに設定されている場合、非選択ワード線ＷＬＬ３に接続されたメモリセルＭＣがディスターブを受ける場合がある。そこで、本変形例では、選択ワード線ＷＬＬ２とソース線を共通にする非選択ワード線ＷＬＬ３の電位を、他の非選択ワード線の電位よりも低くする。このために、本変形例は、従来と異なるワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路を備えている。
本変形例のメモリセルアレイは、図２３に示す構成と同様である。
図３０は、本変形例によるロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの構成を示す回路図である。ワード線ドライバＷＬＤにおいて、ワードドライブ線の反転信号ＢＷＤＲＶｉがゲートに入力されているｎ型トランジスタＴＮ１６のソースは、ＶＷＬＬではなく、ワードドライブ線ＷＤＲＶｉに接続されている。これにより、アドレスＸＡｉ、ＸＢｊ、ＸＣｋによって選択されたデコーダに関連する４本のワード線のうち、３本の非選択ワード線のレベルは、ワードドライブ線ＷＤＲＶｉの電圧レベルに制御される。
ソース線ドライバＳＬＤの構成は、第３の実施形態のそれと同様でよい。
図３１は、ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路を示す回路図である。Ａ０Ｒ、Ａ１Ｒは、１つのロウデコーダＲＤに接続された４本のワード線のいずれかを選択するアドレスである。例えば、（Ａ０Ｒ，Ａ１Ｒ）が（０，０）、（１，０）、（０，１）、（１，１）である場合に、ワードドライブ線ＷＤＲＶ０、ＷＤＲＶ１、ＷＤＲＶ２、ＷＤＲＶ３がそれぞれ活性化される。
ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路は、Ａ０Ｒ、Ａ１Ｒ、ＢＡ０ＲまたはＢＡ１Ｒのうちいずれか２つのアドレスを入力し、そのＮＡＮＤ演算結果を出力するＮＡＮＤゲートＧ１０〜Ｇ１３と、ＮＡＮＤゲートＧ１０〜Ｇ１３の出力を反転してワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３のそれぞれに送るインバータＩｎ１０〜Ｉｎ１３とを備えている。インバータＩｎ１０〜Ｉｎ１３は、高電位の電源として高レベルのワード線電位ＶＷＬＨ（選択ワード線の電位）に接続されている。さらに、インバータＩｎ１０〜Ｉｎ１３は、低電位の電源として、第１の低電位ＶＷＬＬにｎ型トランジスタＴＮ３０〜ＴＮ３３を介してそれぞれ接続され、第２の低電位ＶＷＬＭにｎ型トランジスタＴＮ２０〜ＴＮ２３を介してそれぞれ接続されている。第２の低電位ＶＷＬＭは、ＶＷＬＨよりもかなり低いが、第１の低電位ＶＷＬＬよりも幾分高い電圧である。
トランジスタＴＮ２０〜ＴＮ２３のゲートには、ソースを共用するワード線対ｎ、ｎ＋１を選択するアドレスＡ１Ｒまたはその反転信号ＢＡ１Ｒが印加される。これにより、選択されたワード線対に対応するトランジスタＴＮ２０、ＴＮ２１（またはＴＮ２２、ＴＮ２３）がオフになり、非選択のワード線対に対応するトランジスタＴＮＴＮ２２、ＴＮ２３（または２０、ＴＮ２１）がオンになる。従って、非選択ワード線対には、第２の低電位ＶＷＬＭが印加される。
トランジスタＴＮ３０〜ＴＮ３３の各ゲートは、それらに対応するワードドライブ線と対を成すワードドライブ線に接続されている。これにより、選択ワード線とソース線を共通にする非選択ワード線には、第１の低電位ＶＷＬＬが印加される。即ち、この駆動回路は、選択ワード線には高電位ＶＷＬＨを印加し、選択ワード線とソースを共用する非選択ワード線には第１の低電位ＶＷＬＬを印加し、さらに、それ以外の非選択ワード線には第２の低電位ＶＷＬＭを印加する。
尚、ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路は、選択ワード線とソースを共用する非選択ワード線の電位を通常のデータ保持の電位から低下させる構成であればよく、図３１に示した構成に限定されない。
データ“０”の書込み時に、選択ワード線とソース線を共有している隣接の非選択ワード線の保持レベルがＶＷＬＭからＶＷＬＬへ低下する。よって、この非選択ワード線に“１”セルが接続されていても、ゲート−ボディの容量カップリングによってその“１”セルのボディ電位が低下しているので、強い順バイアスがソース−ボディ間のｐｎ接合に印加されることがない。その結果、データ“０”の書込みによる隣接メモリセルへのディスターブを回避することができる。
図３２〜図３４は、それぞれ本変形例のデータ読出し動作、ノーマル書込み動作および高速書込み動作を示すタイミング図である。これらのデータ読出し動作、ノーマル書込み動作および高速書込み動作は、基本的に図２７〜図２９に示す動作と同様である。ただし、選択ワード線ＷＬＬ２とソースＳＬＬ２，３を共用する非選択ワード線ＷＬＬ３には、第１の低電位ＶＷＬＬが印加され、並びに、その他の非選択ワード線ＷＬＬ０、ＷＬＬ１、ＷＬＬ４〜ＷＬＬ２５５には、第２の低電位ＶＷＬＭが印加されている点で図２７〜図２９に示す動作と異なる。
（第４の実施形態）
図３５は、第４の実施形態に従ったＦＢＣメモリ装置の構成を示す図である。このＦＢＣメモリ装置は、第３の実施形態を、いわゆる、２セル／ビット構成に適用した形態である。即ち、第４の実施形態は、第３の実施形態と第２の実施形態との組合せである。従って、隣接する２本のビット線ＢＬＬ、ＢＢＬＬが１つのビット線対として１つのセンスアンプＳ／Ａに接続されている。センスアンプＳ／Ａは、ビット線対ＢＬＬ、ＢＢＬＬの一方をリファレンスとして他方のデータを検出する。あるいは、センスアンプＳ／Ａは、ビット線対ＢＬＲ、ＢＢＬＲの一方をリファレンスとして他方のデータを検出する。従って、第４の実施形態では、ダミーセルＤＣ、ダミーワード線ＤＷＬ、平均化トランジスタＴＡＶおよび平均化線ＡＶＬ、ＡＶＲが不要である。第４の実施形態のその他の構成は、第３の実施形態の構成と同様でよい。
図３６〜図３８は、それぞれ第４の実施形態によるＦＢＣメモリ装置の読出し動作、ノーマル書込み動作および高速書込み動作を示すタイミング図である。これらのデータ読出し動作、ノーマル書込み動作および高速書込み動作は、基本的に図２０〜図２２に示す動作と同様である。ただし、ｔ３２〜ｔ３３では、図２７に示すｔ２〜ｔ３のように、選択ワード線ＷＬＬ２と、これに隣接する非選択ワード線ＷＬＬ３とに共通のソース線ＳＬＬ２，３を低レベルＶＳＬＬに駆動する。
第４の実施形態は、第２および第３の実施形態の両方の効果を有する。
（第４の実施形態の変形例）
第４の実施形態では、選択ワード線ＷＬＬ２とソース線を共通にする非選択ワード線ＷＬＬ３は、他の非選択ワード線ＷＬＬ０、ＷＬＬ１、ＷＬＬ４〜ＷＬＬ２５５と同電位に維持されている。非選択ワード線の電位がＶＷＬＬよりも高いＶＷＬＭに設定されている場合、非選択ワード線ＷＬＬ３に接続されたメモリセルＭＣがディスターブを受ける場合がある。そこで、本変形例では、選択ワード線ＷＬＬ２とソース線を共通にする非選択ワード線ＷＬＬ３の電位を、他の非選択ワード線の電位よりも低くする。即ち、本変形例は、第３の実施形態の変形例に２セル／ビット構成を適用した形態である。
従って、本変形例のセンスアンプＳ／Ａの構成は図３５に示す構成と同様であるが、その他の構成は、第３の実施形態の変形例と同様である。即ち、本変形例によるロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの構成は、図３０に示す回路図と同様である。また、本変形例は、図３１に示すワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路を備えている。
図３９〜図４１は、それぞれ本変形例によるＦＢＣメモリ装置の読出し動作、ノーマル書込み動作および高速書込み動作を示すタイミング図である。これらのデータ読出し動作、ノーマル書込み動作および高速書込み動作は、基本的に図３６〜図３８に示す動作と同様である。ただし、選択ワード線ＷＬＬ２とソースＳＬＬ２，３を共用する非選択ワード線ＷＬＬ３には、第１の低電位ＶＷＬＬが印加され、並びに、その他の非選択ワード線ＷＬＬ０、ＷＬＬ１、ＷＬＬ４〜ＷＬＬ２５５には、第２の低電位ＶＷＬＭが印加されている点で図２７〜図２９に示す動作と異なる。
（第５の実施形態）
第５の実施形態によるＦＢＣメモリ装置は、インパクトイオン化によりデータ“１”を書き込むのではなく、いわゆるＧＩＤＬ（Gate Induced Drain Leakage)を用いてデータ“１”を書き込む。第５の実施形態によるＦＢＣメモリ装置の構成は、第１の実施形態によるＦＢＣメモリ装置の構成と同様でよい。
図４２は、第５の実施形態によるＦＢＣメモリ装置の読出し動作を示すタイミング図である。ｔ１〜ｔ３の動作は、図６に示すｔ１〜ｔ３の動作と同様である。その後、データ“１”を書き戻す場合、ワード線ＷＬＬ０の電位を低レベルＶＷＬＬに下げ、その直後に、選択ビット線ＢＬＬｉの電位を高レベルＶＢＬＨへ立ち上げる。これによって、選択メモリセルＭＣのドレイン電位を基準とすると、ゲート電位が大きく負の方向に設定される。その結果、選択メモリセルＭＣのみにＧＩＤＬによる電流（band-to-band tunneling current）が流れ、その選択メモリセルＭＣにデータ“１”がリストアされる。このように、本発明は、ＧＩＤＬでデータ“１”の書込みを行うＦＢＣメモリ装置に対しても適用することができる。
（第６の実施形態）
第６の実施形態によるＦＢＣメモリ装置は、高速かつランダムなデータ読出しサイクルを実行する。
図４３は、第６の実施形態によるＦＢＣメモリ装置の高速サイクル読出し（fast cycle read）を示すタイミング図である。通常、読出しサイクルにおけるデータリストア動作は、チャージポンピング現象によって失われる数個程度の少数の正孔を“１”セルに補給すれば足りる。従って、第６の実施形態では、フィードバック線ＦＢＬを短期間だけ活性化し、選択ビット線ＢＬＬの電位を短期間だけ高レベルＶＢＬＨに設定する。この期間は、高々数個の正孔を“１”セルへ補給するために必要な期間でよい。さらに、“０”セルはチャージポンピング現象を受けないので、ソースドライブ線ＳＤＲＶＬを活性化させる必要はない。即ち、ソース線を低レベルに駆動する必要が無い。このことも、読出しサイクルを高速化する上で非常に有利な点である。書込みサイクルにおいては、依然としてソース線を低レベルに駆動する必要はある。しかし、マイクロプロセッサのキャッシュ等に応用する場合においては、読出しサイクルの頻度が高いため、ランダムな読出しサイクルの速度が速いことは非常に有利である。
第６の実施形態における書込み動作は、他の実施形態の書込み動作と同様でよい。このように、本発明は、高速サイクル読出しを行うＦＢＣメモリ装置にも適用することができる。
第１〜第６の実施形態において、ソース線ドライバＳＬＤおよびワード線ドライバＷＬＤは共通のロウデコーダＲＤに接続されていた。しかし、ロウデータＲＤの他に、ＦＢＣメモリ装置は、ソース線ドライバＳＬＤ専用のソース線デコーダＳＬＤＥＣを備えてもよい。図４４は、ソース線デコーダＳＬＤＥＣの一例を示す図である。ソース線デコーダＳＬＤＥＣは、ワード線の電位ＶＷＬＬ、ＶＷＬＨとは関係なく、ソース電位ＶＳＬ、ＶＳＬＬを電源として用いている。従って、ソース線ドライバＳＬＤ専用のソース線デコーダＳＬＤＥＣを設けることによって、ワード線電位とソース電位との上下関係に関わらず、図１３に示すようなレベルシフタＬＳは不要となる。換言すると、ソース電位ＶＳＬ、ＶＳＬＬの設定の自由度が増す。
さらに、第１〜第６の実施形態では、ソース線ドライバＳＬＤは、ワード線ＷＬＬに接続され、ワード線ＷＬＬの駆動信号に基づいて動作していた。しかし、図４６のように、ソース線ドライバＳＬＤは、ワード線ドライバＷＬＤと並列にロウデコーダＲＤに接続され、ロウデコーダＲＤからの信号によってソース線ＳＬＬを駆動するように構成されてもよい。この場合、ソース線ドライバＳＬＤは、ワードドライブ線ＷＤＲＶｉとは別個のソースドライブ線ＳＤＲＶｉに基づいてソース線を駆動する。
図４６では、ロウデコーダＲＤの出力ノードがワード線ドライバＷＬＤとソース線ドライバＳＬＤとで異なっている。しかし、図４７に示すように、ロウデコーダＲＤの出力ノードＮ１は、ワード線ドライバＷＬＤとソース線ドライバＳＬＤとで共通にしてもよい。
図４８（Ａ）および図４８（Ｂ）は、図４６および図４７に示すロウデコーダＲＤ、ワード線ドライバＷＬＤ、ソース線ドライバＳＬＤのレイアウトを示す図である。
図４８（Ａ）では、メモリセルアレイＭＣＡＬの一側辺にロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの全てが配置されている。ワード線ドライバＷＬＤとソース線ドライバＳＬＤとの距離が近いので、ロウデコーダＲＤからワード線ドライバＷＬＤまでの配線、および、ロウデコーダＲＤからソース線ドライバＳＬＤまでの配線が別個である構成（図４６）に適用することができる。
図４８（Ｂ）では、ソース線ドライバＳＬＤがワード線ドライバＷＬＤとはメモリセルアレイＭＣＡＬに関して反対側に配置されている。ワード線ドライバＷＬＤとソース線ドライバＳＬＤとの距離が比較的遠いので、ロウデコーダＲＤからワード線ドライバＷＬＤまでの配線、および、ロウデコーダＲＤからソース線ドライバＳＬＤまでの配線が共通である構成（図４７）に適用することが有利である。
図４９では、図４６に示したロウデコーダＲＤとソース線ドライバＳＬＤとの間にレベルシフタＬＳを接続している。図４６および図４７に示したソース線ドライバＳＬＤは、ソース線の低電位ＶＳＬＬがワード線の低電位ＶＷＬＬよりも低い場合に正確に動作しないおそれがある。従って、ロウデコーダＲＤの出力がＶＷＬＬである場合に、レベルシフタＬＳがＶＷＬＬをＶＳＬＬへ変換して、ＶＳＬＬをソース線ドライバＳＬＤへ出力する。これにより、ＶＳＬＬがＶＷＬＬよりも低い場合であっても、ソース線ドライバＳＬＤは正常に動作することができる。レベルシフタＬＳの高レベル側の電源は、ワード線の高電位ＶＷＬＨまたはソース線の高電位ＶＳＬのいずれでもよい。レベルシフタＬＳの高レベル側の電源がＶＷＬＨである場合、ロウデコーダＲＤの出力がＶＷＬＨのときに、レベルシフタＬＳは、ＶＷＬＨをそのままソース線ドライバＳＬＤへ出力する。レベルシフタＬＳの高レベル側の電源がＶＳＬである場合、ロウデコーダＲＤの出力がＶＷＬＨのときに、レベルシフタＬＳは、ＶＷＬＨをＶＬＳへ変換して、ＶＳＬをソース線ドライバＳＬＤへ出力する。
尚、図４７に示すロウデコーダＲＤとソース線ドライバＳＬＤとの間にレベルシフタＬＳを設けてもよい。これにより、図４７に示すソース線ドライバＳＬＤは、ＶＳＬＬがＶＷＬＬよりも低い場合、および／または、ＶＳＬがＶＷＬＨよりも高い場合に、正常に動作することができる。
第１の実施形態に従ったＦＢＣメモリ装置の構成を示す図。 図１の破線枠Ｂ内の８つのメモリセルＭＣをより詳細に示す平面図。 図２に示す３−３線に沿った断面図。 センスアンプＳ／Ａｉ（ｉ＝０〜１０２３）の構成を示す回路図。 ロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの構成を示す回路図。 第１の実施形態によるＦＢＣメモリ装置のデータ読出し動作を示すタイミング図。 第１の実施形態によるＦＢＣメモリ装置のノーマルデータ書込み動作を示すタイミング図。 第１の実施形態によるＦＢＣメモリ装置の高速データ書込み動作を示すタイミング図。 第１の実施形態によるデータ“０”の書込み時におけるメモリセルＭＣの各部の電位を示すグラフ。 非特許文献１によるデータ“０”の書込み時におけるメモリセルの各部の電位を示すグラフ。 非特許文献２によるデータ“０”の書込み時におけるメモリセルの各部の電位を示すグラフ。 他のソース線ドライバＳＬＤの構成を示す回路図。 さらに他のソース線ドライバＳＬＤの構成を示す回路図。 メモリセルアレイＭＣＡＬ、ロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの位置関係を示すレイアウト図。 メモリセルアレイＭＣＡＬ、ロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの位置関係を示すレイアウト図。 メモリセルアレイＭＣＡＬ、ロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの位置関係を示すレイアウト図。 メモリセルアレイＭＣＡＬ、ロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの位置関係を示すレイアウト図。 第２の実施形態に従ったＦＢＣメモリ装置の構成を示す図。 第２の実施形態におけるセンスアンプＳ／Ａの構成を示す回路図。 第２の実施形態によるＦＢＣメモリ装置のデータ読出し動作を示すタイミング図。 第２の実施形態によるＦＢＣメモリ装置のノーマルデータ書込み動作を示すタイミング図。 第２の実施形態によるＦＢＣメモリ装置の高速データ書込み動作を示すタイミング図。 第３の実施形態に従ったＦＢＣメモリ装置の構成を示す図。 ８つのメモリセルＭＣをより詳細に示す平面図。 図２４に示す２５−２５線に沿った断面図。 第３の実施形態におけるソース線ドライバＳＬＤの構成を示す回路図。 第３の実施形態によるＦＢＣメモリ装置のデータ読出し動作を示すタイミング図。 第３の実施形態によるＦＢＣメモリ装置のノーマルデータ書込み動作を示すタイミング図。 第３の実施形態によるＦＢＣメモリ装置の高速データ書込み動作を示すタイミング図。 第３の実施形態の変形例によるロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの構成を示す回路図。 ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路を示す回路図。 第３の実施形態の変形例のデータ読出し動作を示すタイミング図。 第３の実施形態の変形例のノーマル書込み動作を示すタイミング図。 第３の実施形態の変形例の高速書込み動作を示すタイミング図。 第４の実施形態に従ったＦＢＣメモリ装置の構成を示す図。 第４の実施形態によるＦＢＣメモリ装置の読出し動作を示すタイミング図。 第４の実施形態によるＦＢＣメモリ装置のノーマル書込み動作を示すタイミング図。 第４の実施形態によるＦＢＣメモリ装置の高速書込み動作を示すタイミング図。 第４の実施形態の変形例によるＦＢＣメモリ装置の読出し動作を示すタイミング図。 第４の実施形態の変形例によるＦＢＣメモリ装置のノーマル書込み動作を示すタイミング図。 第４の実施形態の変形例によるＦＢＣメモリ装置の高速書込み動作を示すタイミング図。 第５の実施形態によるＦＢＣメモリ装置の読出し動作を示すタイミング図。 第６の実施形態によるＦＢＣメモリ装置の高速サイクル読出しを示すタイミング図。 ソース線デコーダＳＬＤＥＣの一例を示す図。 メモリセルアレイＭＣＡＬ、ロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの位置関係を示すレイアウト図。 ロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの構成を示す回路図。 ロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの構成を示す回路図。 メモリセルアレイＭＣＡＬ、ロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの位置関係を示すレイアウト図。 ロウデコーダＲＤ、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤの構成を示す回路図。
符号の説明
Ｓ…ソース層
Ｄ…ドレイン層
Ｂ…フローティングボディ
ＭＣ…メモリセル
ＷＬ…ワード線
ＢＬ…ビット線
ＳＬ…ソース線
Ｓ／Ａ…センスアンプ
ＲＤ…ロウデコーダ
ＷＬＤ…ワード線ドライバ
ＳＬＤ…ソース線ドライバ
ＬＳ…レベルシフタ

Claims (5)

  1. ソース層、ドレイン層、および、該ソース層と該ドレイン層との間に設けられた電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、
    前記メモリセルのゲートに接続され、第１の方向に延びるワード線と、
    前記メモリセルのドレイン層に接続され、前記第１の方向とは異なる第２の方向に延びるビット線と、
    前記メモリセルのソース層に接続され、前記第１の方向に延びるソース線と、
    前記ビット線に接続され、該ビット線と前記ワード線とによって選択された前記メモリセルにデータを書き込むセンスアンプと、
    多数キャリア数が少ないことを示すバイナリデータを前記メモリセルに書き込むときに、前記メモリセルにチャネルが形成されるように前記ワード線に電圧を印加し、かつ、該ワード線の電圧の遷移方向とは逆方向に前記ソース線の電圧を遷移させるドライバとを備えた半導体記憶装置。
  2. 多数キャリア数が少ないことを示すバイナリデータを前記メモリセルに書き込むときに、前記ドライバは、前記ソース層と前記フローティングボディとの間の接合部に順バイアスを印加するように前記ソース線に電圧を印加することを特徴とする請求項１に記載の半導体記憶装置。
  3. 複数の前記メモリセルが二次元配置され、
    前記ソース層を前記ソース線に接続し、各メモリセル毎に設けられたソース線コンタクトをさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記ドライバは、前記ワード線に電圧を印加するワード線ドライバと、前記ワード線に接続され、前記ワード線に印加される電圧に応じて該ワード線に対応する前記ソース線に電圧を印加するソース線ドライバとを含むことを特徴とする請求項１に記載の半導体記憶装置。
  5. 前記ソース線ドライバは、前記ワード線に印加される電圧を変換して、前記ソース線に印加する電圧を出力するレベルシフタを含むことを特徴とする請求項４に記載の半導体記憶装置。
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