JP2008052876A - 半導体記憶装置 - Google Patents

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Abstract

【課題】回路規模を増大させることなく、シリアルアクセスを行うときの消費電流を低減した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ソースとドレインとの間に流れる電流によってデータが書き込まれるメモリセルＭＣと、メモリセルに接続されたワード線ＷＬと、メモリセルのドレインに接続されたビット線ＢＬと、読み出されたデータまたは書き込むべきデータをラッチするセンスアンプＳ／Ａと、センスアンプからビット線を接続または切断する複数のトランスファゲートであって、ワード線のうち活性化されたワード線に接続された複数のメモリセルへ連続的にデータを書き込むシリアルアクセスの期間において、該複数のメモリセルに対応する複数のセンスアンプがデータをラッチした後に、複数のトランスファゲートが該複数のセンスアンプと該複数のセンスアンプに対応する複数のビット線とを接続するトランスファゲートＴＧＬ２、ＴＧＲ２とを備えている。
【選択図】図１

Description

本発明は、半導体記憶装置に係り、例えば、ソースとドレインとの間に電流を流すことによってデータが書き込まれる半導体記憶装置に関する。
近年、ＤＲＡＭ（Dynamic Random Access Memory)に代わるメモリと期待されている半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリ、ＭＲＡＭ (Magnetic Random Access Memory)、ＰＲＡＭ (Phase Change Random Access Memory)などがある。ＤＲＡＭは、データ書込み時にメモリセルに電流を流さないが、ＦＢＣメモリ、ＭＲＡＭおよびＰＲＡＭは、メモリセルに電流を流すことによってデータを書き込む。例えば、ＦＢＣメモリは、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに電流を流す。これによって、ＦＢＣメモリは、ボディに蓄積される多数キャリアの数を制御し、多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。
このようにＦＢＣは、データ書込み時に電流を消費する。従来のＦＢＣメモリでは、バーストモードなどのシリアルアクセスを行う場合に、そのシリアルアクセスを行っている期間中、センスアンプは、ラッチデータに基づいて書込みバイアスをメモリセルに印加し続ける。このため、従来のＦＢＣメモリでは、消費電流が大きいという問題があった。
この問題に対処するために、データ書込み時に選択されたカラムのビット線のみをセンスアンプに接続し、このビット線に接続された選択メモリセルのみに電流を流すという方式がある。しかし、この方式では、選択ビット線のみをセンスアンプに接続するために追加の回路が必要となるため、センスアンプの回路規模が大きくなるという問題が生じる（特許文献１参照）。
特開２００５−３３２４９５号公報
センスアンプの回路規模を増大させることなく、データ書込みまたはデータ書戻し時にシリアルアクセスを行うときの消費電流を低減した半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、ゲート、ソースおよびドレインを有し、前記ソースと前記ドレインとの間に流れる電流によってデータが書き込まれる複数のメモリセルと、前記メモリセルのゲートに接続された複数のワード線と、前記メモリセルのドレインに接続された複数のビット線と、前記ビット線を介して前記メモリセルのデータを検出し、前記ビット線を介して前記メモリセルへデータを書き込み、並びに、読み出されたデータまたは書き込むべきデータをラッチする複数のセンスアンプと、前記センスアンプから前記ビット線を接続または切断する複数のトランスファゲートであって、前記ワード線のうち活性化されたワード線に接続された複数の前記メモリセルへ連続的にデータを書き込むシリアルアクセスの期間において、該複数のメモリセルに対応する複数の前記センスアンプがデータをラッチした後に、前記複数のトランスファゲートが該複数のセンスアンプと該複数のセンスアンプに対応する複数の前記ビット線とを接続するトランスファゲートとを備えている。
本発明による半導体記憶装置は、センスアンプの回路規模を増大させることなく、データ書込みまたはデータ書戻し時にシリアルアクセスを行うときの消費電流を低減することができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、本発明に係る実施形態に従ったＦＢＣメモリ装置の構成を示すブロック図である。ＦＢＣメモリ装置は、センスアンプＳ／Ａと、センスアンプＳ／Ａの両側に設けられたメモリセルアレイＭＣＡＬ，ＭＣＡＲとを備えている。ロウデコーダＲＤがメモリセルアレイＭＣＡのワード線を選択し、カラムデコーダＣＤがメモリセルアレイＭＣＡのビット線を選択する。ロウアドレスバッファＲＡＢは外部からロウアドレスを受け取り、これを一時的に格納し、ロウデコーダＲＤへ出力する。カラムアドレスバッファＣＡＢは外部からカラムアドレスを受け取り、これを一時的に格納し、カラムデコーダＣＤへ出力する。ＤＱバッファＤＱＢは、センスアンプＳＡと入出力部との間に接続されている。ＤＱバッファＤＱＢは、センスアンプＳＡからの読出しデータを入出力データＩ／Ｏとして外部へ出力するために一時的に格納し、あるいは、外部からの書込みデータをセンスアンプＳＡへ送るために一時的に格納する。センスアンプコントローラＳＡＣは、センスアンプＳ／Ａを制御する。メモリコントローラＭＣは、外部からのコマンド信号を受けてＦＢＣメモリ装置内の各部を制御する。
本実施形態によるＦＢＣメモリ装置は、センスアンプコントローラＳＡＣとメモリセルコントローラＭＣとの間にバースト長カウンタＢＬＣをさらに備えている。バースト長カウンタＢＬＣは、バーストモードにおけるカラムへのアクセス回数をカウントするように構成されている。ここで、バーストモードは、或るカラムアドレスを指定することによって、そのアドレスから連続した複数のカラムアドレスにアクセスし、データをシリアルに読み出し／書き込むモードである。バーストモードにおいて、活性化されたワード線に接続された複数のメモリセル（複数のカラム）へ連続的にアクセスすることをシリアルアクセスという。バースト長は、或るバーストモードにおいて、センスアンプＳ／Ａへ連続して書き込むデータの数、あるいは、センスアンプＳ／Ａから連続して読み出すデータの数である。
バースト長カウンタＢＬＣは、アクセス回数が予め設定されたバースト長に等しくなった場合に、第１の信号としての最終カラム信号ＬＡＳＴＣＯＬを活性化させる。換言すると、バースト長カウンタＢＬＣは、連続するカラムに対応するセンスアンプＳ／Ａへ連続してデータを書き込んだ回数、あるいは、センスアンプＳ／Ａから連続してデータを読み出した回数がバースト長に等しくなった場合に、最終カラム信号ＬＡＳＴＣＯＬを活性化させる。
最終カラム信号ＬＡＳＴＣＯＬが不活性であるときには、データは、選択されたカラムに対応するセンスアンプＳ／Ａにラッチされる。このとき、選択されたカラムのビット線は、未だセンスアンプＳ／Ａから切断されている。アクセス回数がバースト長になるまで、ビット線はセンスアンプＳ／Ａから切断されており、かつ、センスアンプＳ／Ａは、データをラッチした状態を維持する。
最終カラム信号ＬＡＳＴＣＯＬが活性になると、バースト長カウンタＢＬＣは、センスアンプコントローラＳＡＣを制御し、シリアルアクセスによって選択されたカラムに対応する複数のビット線を含むビット線を、それらに対応する複数のセンスアンプＳ／Ａに接続する。これにより、シリアルアクセスによってラッチされたデータを含むデータを、これらのカラムに対応する複数のメモリセルへ書き込む、あるいは、書き戻すことができる。
ＡＮＤゲートＧ１０は、バースト開始信号ＢＳＴおよびクロック信号ＣＬＫを入力し、これらの信号の論理積をバーストクロックＢＣＬＫとして出力する。バーストモードが開始するとバースト開始信号ＢＳＴが立ち上がり、ＡＮＤゲートＧ１０は、クロック信号ＣＬＫをバーストクロックＢＣＬＫとしてバースト長カウンタＢＬＣへ通過させる。バースト長カウンタＢＬＣは、或るバーストモードでのバーストクロックＢＣＬＫをカウントすることによって、シリアルアクセスの回数を知ることができる。バースト長カウンタＢＬＣの構成については、図５を参照して後で詳細に説明する。
尚、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。
図２は、メモリセルアレイＭＣＡＬ、ＭＣＡＲの内部構成を示す回路図である。ＦＢＣメモリ装置は、メモリセルＭＣと、第１のダミーセルＤＣ０と、第２のダミーセルＤＣ１と、ワード線ＷＬＬｉ、ＷＬＲｉ（ｉは整数）（以下、ＷＬともいう）と、ダミーワード線ＤＷＬＬ，ＤＷＬＲ（以下、ＤＷＬともいう）と、ビット線ＢＬＬｉ、ＢＬＲｉ（以下、ＢＬともいう）と、センスアンプＳ／Ａｉ（以下、Ｓ／Ａともいう）と、イコライジング線ＥＱＬＬ，ＥＱＬＲ（以下、ＥＱＬともいう）と、イコライジングトランジスタＴＥＱＬ、ＴＥＱＲ（以下、ＴＥＱともいう）と、平均化線ＡＶＧＬ、ＡＶＧＲ（以下、ＡＶＧともいう）と、平均化トランジスタＴＡＶＬ、ＴＡＶＲ（以下、ＴＡＶともいう）とを備えている。
メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。ワード線ＷＬは、センスアンプＳ／Ａの左右に２５６本ずつ設けられており、図２では、ＷＬＬ０〜ＷＬＬ２５５およびＷＬＲ０〜ＷＬＲ２５５で示されている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右に１０２４本ずつ設けられている。図２では、ＢＬＬ０〜ＢＬＬ１０２３およびＢＬＲ０〜ＢＬＲ１０２３で示されている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
データの読出し／書込み動作に先立って、ダミーセルＤＣ０およびＤＣ１は互いに逆極性のデータ“０”およびデータ“１”をそれぞれ記憶する。ダミーセルＤＣ０およびＤＣ１へのデータ書込みは、通常、電源投入直後に行われる。極性とは、データの論理値“０”または“１”を示す。ダミーセルＤＣ０およびＤＣ１は、メモリセルＭＣのデータを検出するときに基準電位Ｖｒｅｆを生成するために用いられる。基準電位Ｖｒｅｆは、データ“０”の検出電位とデータ“１”の検出電位とのほぼ中間の電位である。センスアンプＳ／Ａ内のカレントミラー回路（図４参照）がビット線ＢＬを介して電流をメモリセルＭＣへ流す。これにより、メモリセルＭＣのデータがセンスアンプＳ／Ａ内のセンスノードに伝達される。センスアンプＳ／Ａ内のセンスノード電位が基準電位Ｖｒｅｆよりも高いか、低いかによって、センスアンプＳ／Ａはデータの論理値“０”または“１”を識別する。
ダミーセルＤＣ０およびダミーセルＤＣ１は、ワード線ＷＬの延伸する方向（ロウ方向）に向かって交互に配列されている。ダミーセルＤＣ０およびダミーセルＤＣ１は同数設けられている。
ダミーワード線ＤＷＬは、ロウ方向に延伸し、ダミーセルＤＣのゲートに接続されている。ダミーワード線ＤＷＬは、センスアンプＳ／Ａの左右に１本ずつ設けられており、図２では、ＤＷＬＬおよびＤＷＬＲで示されている。
イコライジング線ＥＱＬは、イコライジングトランジスタＴＥＱのゲートに接続されている。イコライジングトランジスタＴＥＱは、ビット線ＢＬとグランドとの間に接続されている。イコライジングでは、ビット線ＢＬをグランドに接続することによって各ビット線ＢＬの電位を接地電位に等しくする。
平均化線ＡＶＧは、平均化トランジスタＴＡＶのゲートに接続されている。平均化トランジスタＴＡＶは隣り合う２つのビット線ＢＬ間に接続され、互いに直列に接続されている。平均化トランジスタＴＡＶは、データの読出し時にダミーセルＤＣ０およびダミーセルＤＣ１をそれぞれ同数短絡させることによって、ダミーセルＤＣ０およびＤＣ１に流れる電流を平均化し、基準電位Ｖｒｅｆを生成する。基準電位Ｖｒｅｆを用いることによって、カレントミラー回路がデータ“１”の電流とデータ“０”の電流との間の中間電流を精度良く生成することができる。
図３は、メモリセルＭＣおよびダミーセルＤＣの構造を示す断面図である。尚、ダミーセルＤＣは、メモリセルＭＣと同様の構成を有する。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。ボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって、その一部または全部が囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディ５０内の多数キャリアの数によってデータを記憶することができる。
例えば、メモリセルＭＣがＮ型ＭＩＳＦＥＴであるとする。また、ボディ５０に蓄積されたホールが多い状態をデータ“１”とし、ホールが少ない状態をデータ“０”と定義する。
データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。
データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまう危険性があるからである。
図４は、センスアンプＳ／Ａｉ（以下、Ｓ／Ａともいう）の構成を示す回路図である。センスアンプＳ／Ａは、左右に設けられた１本ずつのビット線ＢＬＬｉおよびＢＬＲｉ（以下、ＢＬともいう）に接続されており、各ビット線対ＢＬＬｉおよびＢＬＲｉに対応して設けられている。このように本実施形態では、オープンビット線構成を採用している。よって、データ読出し時には、ビット線対ＢＬＬｉおよびビット線対ＢＬＲｉのうち一方がデータを伝達し、他方が基準電位を伝達する。
センスアンプＳ／Ａは、一対のセンスノードＳＮＬｉ（以下、ＳＮＬともいう）およびＳＮＲｉ（以下、ＳＮＲともいう）を含む。センスノードＳＮＬは、トランスファゲートＴＧＬ１を介してビット線ＢＬＬｉに接続され、トランスファゲートＴＧＲ２を介してビット線ＢＬＲｉに接続されている。センスノードＳＮＲは、トランスファゲートＴＧＬ２を介してビット線ＢＬＬに接続され、トランスファゲートＴＧＲ１を介してビット線ＢＬＲに接続されている。
トランスファゲートＴＧＬ１およびＴＧＲ１は、信号Φｔによってオン／オフ制御される。トランスファゲートＴＧＬ２は、信号ＦＢＬおよびＢＦＢＬによってオン／オフ制御される。トランスファゲートＴＧＲ２は、信号ＦＢＲおよびＢＦＢＲによってオン／オフ制御される。
例えば、データ読出し動作では、センスアンプＳ／Ａは、メモリセルＭＣのデータを読み出し、ＤＱバッファＤＱＢを介してこのデータを外部へ出力するとともに、このデータをメモリセルＭＣへ書き戻す。ビット線ＢＬＬ上のデータ“１”を読み出す場合、Ｎ型メモリセルＭＣの閾値電圧は基準電位より低くなるので、センスノードＳＮＬの電位はセンスノードＳＮＲの電位よりも低くなる。一方、データ“１”をメモリセルＭＣへ書き戻すためには、ビット線ＢＬＬへ高電位を与えなければならない。そこで、トランスファゲートＴＧＬ２をオンさせることによって、高電位であるセンスノードＳＮＲをビット線ＢＬＬに接続する。
センスアンプＳ／Ａは、クロスカップル型ダイナミックラッチ回路（以下、ラッチ回路という）ＲＣ１およびＲＣ２を含む。ラッチ回路ＲＣ１は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｐ型トランジスタＴＰ１およびＴＰ２からなる。トランジスタＴＰ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＰ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＰ１およびＴＰ２の各ゲートは、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。ラッチ回路ＲＣ２は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｎ型トランジスタＴＮ１およびＴＮ２からなる。トランジスタＴＮ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＮ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＮ１およびＴＮ２の各ゲートも、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。ラッチ回路ＲＣ１およびＲＣ２は、信号ＳＡＰおよびＢＳＡＮの活性化によってそれぞれ駆動される。
センスアンプＳ／Ａは、ｐ型トランジスタＴＰ３〜ＴＰ８をさらに含む。トランジスタＴＰ３〜ＴＰ８は、カレントミラー型電流負荷回路を構成し、センスノードＳＮＬとＳＮＲとに等しい電流を流すように構成されている。トランジスタＴＰ３およびＴＰ４は、負荷信号ＢＬＯＡＤＯＮによって制御され、電源ＶＢＬＨと上記カレントミラーとの間をスイッチングするスイッチング素子として機能する。ここで、ＶＢＬＨは、データ“１”をメモリセルＭＣに書き込むときにビット線ＢＬに与える高電位を示す。トランジスタＴＰ７およびＴＰ８は、それぞれ信号ＣＭＬおよびＣＭＲによって制御され、トランジスタＴＰ５およびＴＰ６のゲートをそれぞれセンスノードＳＮＬおよびＳＮＲに接続する。これにより、トランジスタＴＰ５およびＴＰ６は、基準電位に基づく電流をセンスノードＳＮＬとＳＮＲとに等しく流すことができる。
ｎ型トランジスタＴＮ３は、センスノードＳＮＬとＳＮＲとの間に接続されており、信号ＳＨＯＲＴによって制御される。トランジスタＴＮ３は、読出し／書込み動作前にセンスノードＳＮＬおよびＳＮＲとを短絡することによってセンスノードＳＮＬおよびＳＮＲをイコライジングする。
ｎ型トランジスタＴＮ４は、ＤＱ線とセンスノードＳＮＬとの間に接続され、ｎ型トランジスタＴＮ５はＢＤＱ線とセンスノードＳＮＲとの間に接続されている。トランジスタＴＮ４およびＴＮ５の各ゲートは、カラム選択線ＣＳＬｉ（以下、ＣＳＬともいう）に接続されている。ＤＱ線およびＢＤＱ線は、ＤＱバッファＤＱＢに接続されている。ＤＱバッファＤＱＢは、図１で説明したとおり、Ｉ／Ｏパッドと接続されており、データの読出し時にはメモリセルＭＣからのデータを外部へ出力するために一時的に格納し、また、データの書込み時には外部からのデータをセンスアンプＳ／Ａへ伝達するために一時的に格納する。従って、カラム選択線ＣＳＬは、外部へデータを読み出し、あるいは、外部からデータを書き込むときに活性化され、センスノードＳＮＬおよびＳＮＲがＤＱバッファに接続することを可能とする。リフレッシュ時には、カラム選択線ＣＳＬは非活性状態を維持する。
図５および図６は、バースト長カウンタＢＬＣの内部構成を示す回路図である。図５に示す加算回路ＡＣがバーストクロック信号ＢＣＬＫの立ち上がり回数をカウントする。加算回路ＡＣは、図８に示す半加算器ＨＡを複数個連結させることによって構成されている。加算回路ＡＣは、各半加算器ＨＡからのキャリーＣｋ（ｋ＝２，４，６，１６，３２，６４）を信号ＡＣＴｉとして出力する。パワーオンリセット信号ＢＰＲＳＴは、電源投入当初においては低レベル（ＬＯＷ）であり、全ての半加算器ＨＡおよびキャリーＣｉを低レベルに初期化する。電源投入後しばらくすると、パワーオンリセット信号ＢＰＲＳＴは高レベル（ＨＩＧＨ）となり、半加算器ＨＡ内のラッチ機能を活性状態にする。
図６に示すゲート回路ＧＣは、加算回路ＡＣからの信号ＡＣＴｉを用いて最終カラム信号ＬＡＳＴＣＯＬを出力するように構成されている。ゲート回路ＧＣはバースト長を設定する機能を有する。
ＡＮＤゲートからなるゲート群ＧＧ１は、信号ＡＣＴｉを入力し、信号ＢＬｊ（ｊ＝４，８，１６，３２，６４）を出力する。信号ＡＣＴｉと信号ＢＬｊとの関係は、次の通りである。ＡＣＴ２およびＡＣＴ４が１（高レベル）である場合、ＢＬ４が１（高レベル）になる。ＡＣＴ２〜ＡＣＴ８が１（高レベル）である場合、ＢＬ４およびＢＬ８が１（高レベル）になる。ＡＣＴ２〜ＡＣＴ１６が１（高レベル）である場合、ＢＬ４〜ＢＬ１６が１（高レベル）になる。ＡＣＴ２〜ＡＣＴ３２が１（高レベル）である場合、ＢＬ４〜ＢＬ３２が１（高レベル）になる。ＡＣＴ２〜ＡＣＴ６４が１（高レベル）である場合、ＢＬ４〜ＢＬ６４が１（高レベル）になる。
ＡＮＤゲートからなるゲート群ＧＧ２は、信号ＢＬｊと信号ＢＬｊＳＥＬとを入力して、それらの論理積を出力する。信号ＢＬｊＳＥＬは、フューズｆｊによって生成される信号である。フューズｆｊの構成は、図７に示されている。ノードＮｆは、高抵抗素子を介して電源ＶＢＬＨに接続されており、光学フューズを介して接地されている。光学フューズの抵抗は、高抵抗素子のそれよりも非常に低い。このため、フューズｆｊをブロウする前には、信号ＢＬｊＳＥＬは低レベルである。一方、フューズｆｊをブロウすると、信号ＢＬｊＳＥＬは高レベルになる。信号ＢＬｊＳＥＬが高レベルになることによって、それぞれに対応する信号ＢＬｊが有効となる。例えば、フューズＦ１６をブロウした場合、信号ＢＬ１６ＳＥＬが高レベルとなり、その他のＢＬｊＳＥＬは低レベルのままである。従って、信号ＢＬ１６が有効となり、信号ＢＬ４、ＢＬ８、ＢＬ３２およびＢＬ６４は無効となる。これは、バースト長を“１６（４ビット）”に設定したことを意味する。この場合、カラムアクセス数が１６未満のときには、ゲート群ＧＧ２は、いずれも低レベルを出力している。カラムアクセス数が１６に達すると、ゲート群ＧＧ２のうち、信号ＢＬ１６を入力するＡＮＤゲートのみが高レベル信号を出力する。これにより、ＯＲゲートＧ２０が高レベル信号を出力し、ＡＮＤゲートＧ３０が信号ＢＣＬＫを有効にする。このとき、ゲートＧ３０から出力される信号ＢＣＬＫが最終カラム信号ＬＡＳＴＣＯＬとなる。
図５および図６に示すバースト長カウンタＢＬＣは、バースト長を“２（１ビット）〜６４（６ビット）”まで設定可能である。しかし、図５に示す半加算器ＨＡの個数を増加させ、かつ、それに伴い図６に示すゲート群ＧＧ１、ＧＧ２内のゲート数およびフューズ数を増加させることによって、バースト長は、１２８（７ビット）以上に設定可能である。
図８は、半加算器ＨＡの内部構成を示す図である。ＮＡＮＤゲートＧ４０は、電源投入後、パワーオンリセット信号ＢＰＲＳＴが高レベルとなった後、インバータとして機能する。半加算器ＨＡは、前段の半加算器からのキャリーＣｉ−１が高レベルになるときには動作しない。半加算器ＨＡは、キャリーＣｉ−１が低レベルになったときにキャリーＣｉを立ち上げまたは立ち下げる。キャリーバーＢＣｉは、キャリーＣｉの反転信号である。
図９は、第１の実施形態によるＦＢＣメモリ装置のデータ書込み時の動作を示すタイミング図である。本実施形態では、４つのカラム０〜３のセンスアンプＳ／Ａ０〜Ｓ／Ａ３に対してバーストモードで連続的にデータを書き込む。従って、バースト長の設定は、“４（２ビット）”であるので、図６のフューズＦ４のみがブロウされる。バースト長の設定は、ＦＢＣメモリ装置の製造時に予め行われる。図７に示したフューズによるプログラム方式に代えて、不揮発性メモリまたは揮発性メモリによるプログラム方式を採用してもよい。これにより、バースト長の設定は、ＦＢＣメモリ装置を製品へ組み込むとき、あるいは、そのような製品の使用前に設定することができる。
データ書込み動作では、メモリセルＭＣのデータをセンスアンプＳ／Ａへ読み出し、そのデータをＤＱバッファＤＱＢからの書込みデータに更新し、さらに、センスアンプＳ／Ａからこの書込みデータをメモリセルＭＣへ書き込む。本実施形態において、ワード線ＷＬＬ０が活性化されるものと仮定している。センスアンプＳ／Ａは、ビット線ＢＬＬを介して書込みデータをメモリセルＭＣへ書き込むものとする。
まず、ロウアクティブ信号ＢＲＡＳが活性（ＬＯＷ）になることによって、プリチャージが終了し、ワード線ＷＬＬおよびダミーワード線ＤＷＬＲの選択が可能になる。ｔ１において、信号ＥＱＬＬおよびＥＱＬＲをＬＯＷにすることによって、図２に示すイコライジングトランジスタＴＥＱＬ、ＴＥＱＲを閉じる。これにより、グランド（ＶＳＬ）に短絡していたビット線ＢＬＬｉおよびＢＬＲｉを全て高インピーダンス状態にする。これと同時に、信号ＳＨＯＲＴをＬＯＷにすることによってセンスノード対ＳＮＬｉとＳＮＲｉとの間を切断する。さらに、ｔ１において、信号ＡＶＧＬをＬＯＷに立ち下げることによって、図２に示す平均化トランジスタＴＡＶＬをオフ状態にする。これにより、メモリセルアレイＭＣＡＬ内のビット線ＢＬＬｉが相互に分離される。一方、信号ＡＶＧＲはＨＩＧＨを維持しているので平均化トランジスタＴＡＶＲはオン状態である。これにより、メモリセルアレイＭＣＡＲ内のビット線ＢＬＲｉは接続されたままである。
信号ＣＭＬを高レベルにすることによって、トランジスタＴＰ７がオフする。信号ＣＭＲを低レベルのままとすることによって、センスノードＳＮＲｉとトランジスタＴＰ６のゲートとの接続を維持する。
ｔ１において、信号ＦＢＬ、ＦＢＲはＬＯＷである。よって、トランスファゲートＴＧＬ２、ＴＧＲ２がオフになっている。ビット線ＢＬＬｉとセンスノードＳＮＲｉとは切断され、ビット線ＢＬＲｉとセンスノードＳＮＬｉも切断される。しかし、信号ΦｔはＨＩＧＨであるので、ビット線ＢＬＬｉおよびセンスノードＳＮＬｉは接続を維持し、ビット線ＢＬＲｉおよびセンスノードＳＮＲｉも接続を維持する。
信号ＢＬＯＡＤＯＮがＬＯＷであるので、カレントミラーが電源ＶＢＬＨからセンスノードＳＮＲｉ、ＳＮＲｉおよびビット線ＢＬＬｉ、ＢＬＲｉを経由してメモリセルＭＣおよびダミーセルＤＣへ等しい電流を流す。この電流によって、センスノード対ＳＮＬｉとＳＮＲｉとの間に電位差（信号差）が現れる。
その信号の電位がある一定値を超えたとき（ｔ２）に、信号ΦｔをＬＯＷにする。これにより、ビット線ＢＬＬｉ、ＢＬＲｉとセンスノードＳＮＬｉ、ＳＮＲｉとが切断される。
ｔ２において、信号ＳＡＰおよびＢＳＡＮが活性化される。これにより、ラッチ回路ＲＣ１およびＲＣ２は、センスノードＳＮＬｉおよびＳＮＲｉに伝達された信号を増幅し、この増幅された信号をセンスノードＳＮＬｉおよびＳＮＲｉにラッチする。このように、データの読出しは、カラム０〜３について同時に実行される。
ｔ３において、ラッチの終了直後、カラム０においてカラム選択線ＣＳＬ０が活性化される。これにより、ｔ３〜ｔ４において、書込みデータがセンスアンプＳ／Ａ０へ伝達され、センスアンプＳ／Ａ０内にラッチされていたデータを更新する。例えば、カラム０では、選択メモリセルＭＣはデータ“０”を格納しており、書込みデータが“１”である。従って、ｔ３〜ｔ４において、センスノードＳＮＬ０の信号レベルおよびセンスノードＳＮＲ０の信号レベルが逆転している。センスアンプＳ／Ａ０が書込みデータをラッチした後に、ｔ４において、カラム選択線ＣＳＬ０が不活性になる。
ｔ４〜ｔ５においてはカラム１が選択され、ｔ３〜ｔ４におけるカラム０と同様に、センスアンプＳ／Ａ１が書込みデータをラッチする。ｔ５〜ｔ６においてはカラム２が選択され、センスアンプＳ／Ａ２が書込みデータをラッチする。さらに、ｔ６〜ｔ８においてはカラム３が選択され、センスアンプＳ／Ａ３が書込みデータをラッチする。
ここで、カラム３が選択されるまで、信号ＦＢＬおよびＢＦＢＬは、不活性状態を維持している点に注目されたい。信号ＦＢＬおよびＢＦＢＬが不活性状態を維持している期間の間、センスアンプＳ／Ａ０〜Ｓ／Ａ３は、それぞれビット線ＢＬＬ０〜ＢＬＬ３と接続されず、書込みデータをラッチした状態を維持する。
ｔ７〜ｔ８において、信号ＦＢＬおよびＢＦＢＬが活性化されている。これにより、センスアンプＳ／Ａ０〜Ｓ／Ａ３は、それらに対応するビット線ＢＬと接続され、書込みデータをメモリセルＭＣへ書き込む。
図１のバースト長カウンタＢＬＣからの最終カラム信号ＬＡＳＴＣＯＬが活性化されることによって、センスアンプコントローラＳＡＣは信号ＦＢＬおよびＢＦＢＬを活性化する。
従来のＦＢＣメモリ装置では、バーストモードにおいて、カラム０の選択時（ｔ３）からカラム３の選択時（ｔ８）まで信号ＦＢＬおよびＢＦＢＬを活性化していた。この場合、全カラムにおいて、ｔ３〜ｔ８の期間の間、センスアンプＳ／Ａからビット線へ電流が流れ続けている。
一方、本実施形態では、カラム３が選択された直後のｔ７〜ｔ８においてのみ、信号ＦＢＬおよびＢＦＢＬが活性化される。即ち、センスアンプＳ／Ａ０〜Ｓ／Ａ３が書込みデータを保持した後に、トランスファゲートＴＧＬ２がセンスアンプＳ／Ａ０〜Ｓ／Ａ３とビット線ＢＬＬ０〜ＢＬＬ３とをそれぞれ接続する。よって、データの書込みに用いられるバイアス電流は、ｔ７〜ｔ８の期間においてのみ、全カラムのセンスアンプからビット線へ流せば足りる。その結果、本実施形態によれば、バーストモードにおけるデータ書込み時の消費電流を低減することができる。
図１０は、バーストモードにおけるバースト長カウンタＢＬＣの動作を示すタイミング図である。図１０を参照して、カラム０〜３へのシリアルアクセスの回数をカウントする手法について説明する。クロック信号ＣＬＫは、ＦＢＣメモリ装置のアクセス動作のタイミングを決定する。バーストモードでは、バースト開始信号ＢＳＴが活性化される。バースト開始信号ＢＳＴが活性化されると、図１のＡＮＤゲートＧ１０はクロック信号ＣＬＫをクロックＢＫＬＣとしてバースト長カウンタＢＬＣへ送る。バースト長カウンタＢＬＣは、クロック信号ＢＣＬＫのパルス数をカウントする。本実施形態では、バースト長は、“４（２ビット）”であるので、バースト長カウンタＢＬＣは、クロック信号ＢＣＬＫの４つ目のパルスをカウントしたときに、最終カラム信号ＬＡＳＴＣＯＬを活性化する。
最終カラム信号ＬＡＳＴＣＯＬが活性化されると、センスアンプコントローラＳＡＣがセンスアンプＳ／Ａを制御して信号ＦＢＬ、ＢＦＢＬを活性化させる。これにより、図４のトランスファゲートＴＧＬ２が全カラムのビット線をそれらに対応するセンスノードに接続する。このときに、センスノードにラッチされていたデータは、ビット線に接続されたメモリセルＭＣへ書き込まれる。
尚、最終カラム信号ＬＡＳＴＣＯＬが活性化されてから、信号ＦＢＬ、ＢＦＢＬが活性化されるまでの期間は、バースト長カウンタＢＬＣとセンスアンプコントローラＳＡＣとの間に遅延回路を設けることで変更可能である。これにより、カラム３におけるデータ書込みと同時にトランスファゲートＴＧＬ２をオン状態にすることができる。その結果、無駄なパワーを消費することなく、カラム０〜カラム３のメモリセルＭＣにデータを同時に書き込むことができる。
このように、本実施形態では、バーストモードにおいて、センスアンプのトランスファゲートＴＧＬ２は、センスノードとビット線とを非常に短時間だけ接続するに過ぎない。よって、本実施形態によるＦＢＣメモリ装置は、バーストモードにおけるデータ書込み時の消費電流を低減することができる。また、本実施形態では、選択ビット線をセンスアンプに接続するための回路が不要であるので、センスアンプＳ／Ａの回路規模の増大を抑制することができる。
本実施形態では、図６に示すフューズおよびゲート群ＧＧ２を用いることによってバースト長をプログラムすることができる。バースト長が既知の製品においては、フューズおよびゲート群ＧＧ２のゲート数を省略することによって、バースト長を固定してもよい。この場合、ゲート群ＧＧ１のゲート数によってバースト長は決定される。
このバースト長のプログラム方式は、不揮発性あるいは揮発性の記憶素子を用いてもよい。この場合、ＦＢＣメモリ装置を製品へ組み込むとき、あるいは、メモリの電源を投入した直後製品の使用前に、この不揮発性の記憶素子に所望のバースト長を記憶させてもよい。
（第２の実施形態）
第１の実施形態では、シリアルアクセスの回数が所定値に達したときにトランスファゲートＴＧＬ２を活性化させていた。第２の実施形態は、バーストモードでのシリアルアクセスの回数によらず、センスアンプＳ／Ａへのデータの書込みが終了した時点でトランスファゲートＴＧＬ２を活性化させる。データの書込みが終了した時点は、第２の信号としての信号ＢＲＡＳが不活性になった時点である。センスアンプコントローラＳＡＣは、信号ＢＲＡＳが不活性になったときに信号ＦＢＬ、ＢＦＢＬを活性化すればよい。従って、第２の実施形態によるＦＢＣメモリ装置は、図１のバースト長カウンタＢＬＣおよびゲートＧ１０は不要である。
図１１は、第２の実施形態によるＦＢＣメモリ装置のデータ書込み時の動作を示すタイミング図である。第２の実施形態では、信号ＢＲＡＳが不活性になったときに信号ＦＢＬ、ＢＦＢＬを活性化するので、バースト長は任意でよい。さらに、バースト長は、読出し／書込み動作のサイクルごとに変更してもよい。信号ＢＲＡＳの不活性化は、データの読出し／書込みが終了し、プリチャージ状態になることを意味する。
第２の実施形態におけるｔ１〜ｔ６の動作は、第１の実施形態におけるｔ１〜ｔ６の動作と同様でよい。次に、ｔ１７において最後のカラム３のセンスアンプＳ／Ａ３が書込みデータをラッチした後に、ロウアドレス信号ＢＲＡＳが不活性化される。
ｔ１８において、ロウアドレス信号ＢＲＡＳの不活性化に伴い、信号ＦＢＬ、ＢＦＢＬが活性化される。これにより、バーストモードにおいて、全カラムのセンスアンプのトランスファゲートＴＧＬ２は、全カラムのセンスノードと全カラムのビット線とをそれぞれ同時に接続することができる。よって、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態では、バースト長カウンタＢＬＣおよびゲートＧ１０が不要となるので、ＦＢＣメモリ装置全体のサイズを小さくすることができる。
尚、信号ＢＲＡＳの不活性化後、信号ＦＢＬ、ＢＦＢＬが活性化されるまでの期間は、遅延回路をメモリコントローラＭＣに設けることによって変更可能である。
第２の実施形態は、信号ＢＲＡＳの不活性化後、直ちにワード線ＷＬＬ０を不活性化させず、メモリセルＭＣへのデータ書込みの終了後にワード線ＷＬＬ０を不活性化させる装置に適用され得る。
（第３の実施形態）
図１２は、本発明に係る第３の実施形態に従ったセンスアンプＳ／Ａの回路図である。第３の実施形態によるセンスアンプＳ／Ａｉは、ラッチ回路ＲＣ１に代えて、ＰＭＯＳトランジスタＴＰ１０〜ＴＰ１３により構成された第１のラッチ回路ＲＣ１０および第２のラッチ回路ＲＣ１１を備え、ラッチ回路ＲＣ２に代えて、ＮＭＯＳトランジスタＴＮ１０〜ＴＮ１３により構成された第３のラッチ回路ＲＣ１２および第４のラッチ回路ＲＣ１３を備えている。第３の実施形態によるセンスアンプＳ／Ａのその他の構成は、第１の実施形態によるセンスアンプＳ／Ａの構成と同様でよい。
トランジスタＴＰ１０およびＴＰ１１は、センスノードＳＮＬとＳＮＲとの間に直列に接続されている。トランジスタＴＰ１２およびＴＰ１３は、センスノードＳＮＬとＳＮＲとの間に直列に接続されている。トランジスタＴＰ１０およびＴＰ１２のゲートはセンスノードＳＮＲに共通に接続されている。トランジスタＴＰ１１およびＴＰ１３のゲートはセンスノードＳＮＬに共通に接続されている。即ち、トランジスタＴＰ１０、ＴＰ１２およびトランジスタＴＰ１１、ＴＰ１３の各ゲートは、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。
トランジスタＴＮ１０およびＴＮ１１は、センスノードＳＮＬとＳＮＲとの間に直列に接続されている。トランジスタＴＮ１２およびＴＮ１３は、センスノードＳＮＬとＳＮＲとの間に直列に接続されている。トランジスタＴＮ１０およびＴＮ１２のゲートはセンスノードＳＮＲに共通に接続されている。トランジスタＴＮ１１およびＴＮ１３のゲートはセンスノードＳＮＬに共通に接続されている。即ち、トランジスタＴＮ１０、ＴＮ１２およびトランジスタＴＮ１１、ＴＮ１３の各ゲートは、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。
トランジスタＴＰ１０とＴＰ１１との間のノードには、信号ＳＡＰ＿ＲＥＡＤが入力される。トランジスタＴＰ１２とＴＰ１３との間のノードには、信号ＳＡＰ＿ＷＲＩＴＥが入力される。トランジスタＴＮ１０とＴＮ１１との間のノードには、信号ＢＳＡＮ＿ＲＥＡＤが入力される。トランジスタＴＮ１２とＴＮ１３との間のノードには、信号ＢＳＡＮ＿ＷＲＩＴＥが入力される。
通常、センスノードにラッチされているデータ電圧は、ラッチ回路内のトランジスタによって電圧降下してメモリセルＭＣへ伝達される。ラッチされたデータの電圧降下を回避するためには、ラッチ回路内のトランジスタのサイズ（Ｗ／Ｌ）を大きくする必要がある。ラッチ回路内のトランジスタのサイズ（Ｗ／Ｌ）が大きいほど、そのトランジスタの電流駆動能力は大きくなる。しかし、一方で、ラッチ回路内のトランジスタのサイズ（Ｗ／Ｌ）が大きいと、メモリセルＭＣからの読出しデータをラッチする時間およびＤＱバッファからの書込みデータをラッチする時間が長くなる。これは、読出し／書込み動作のサイクルタイムを長期化させる。さらに、読出しデータのラッチ時間が長くなることは、メモリセルＭＣへの貫通電流が多くなることを意味する。ここで、ＷおよびＬは、それぞれチャンネル幅およびチャンネル長を示す。
そこで、第３の実施形態では、センスアンプＳ／Ａがデータをラッチするときには、ラッチ回路ＲＣ１０（またはＲＣ１２）のみを用いる。ここで、センスアンプＳ／Ａは、読出し動作ではメモリセルＭＣからのデータをラッチし、書込み動作ではＤＱバッファＤＱＢからのデータをラッチする。これにより、データのラッチ時には、サイクルタイムを短縮することができ、尚且つ、貫通電流を低く抑えることができる。さらに、書込み動作においてセンスアンプＳ／Ａは、データを高速でラッチすることができる。又、トランジスタＴＮ４、ＴＮ５のサイズ（Ｗ／Ｌ）を小さくすることができる。センスアンプＳ／Ａへの書込み速度が向上するので、ＦＢＣメモリ装置は高速バーストモードに対応することができる。
一方、センスアンプＳ／ＡがデータをメモリセルＭＣへ書き込むときには、ラッチ回路ＲＣ１０およびＲＣ１１の両方（またはＲＣ１２およびＲＣ１３の両方）を用いる。これにより、メモリセルＭＣへのデータ書込み時に、センスアンプＳ／Ａは、充分大きな電流駆動能力でデータをメモリセルＭＣへ書き込むことができ、尚且つ、サイクルタイムを短縮することができる。
尚、トランジスタＴＰ１０とＴＰ１１とのサイズは等しく、トランジスタＴＰ１２とＴＰ１３とのサイズも等しい。一方、トランジスタＴＰ１０、ＴＰ１１とトランジスタＴＰ１２、ＴＰ１３とのサイズは等しくてもよいが、異なっていても差し支えない。上記効果を高めるために、トランジスタＴＰ１２およびＴＰ１３のサイズ（Ｗ／Ｌ）は、トランジスタＴＰ１０およびＴＰ１１のサイズ（Ｗ／Ｌ）よりも大きいことが好ましい。また、トランジスタＴＮ１０とＴＮ１１とのサイズは等しく、トランジスタＴＮ１２とＴＮ１３とのサイズも等しい。一方、トランジスタＴＮ１０、ＴＮ１１とトランジスタＴＮ１２、ＴＮ１３とのサイズは等しくてもよいが、異なっていても差し支えない。上記効果を高めるために、トランジスタＴＮ１２およびＴＮ１３のサイズ（Ｗ／Ｌ）は、トランジスタＴＮ１０およびＴＮ１１のサイズ（Ｗ／Ｌ）よりも大きいことが好ましい。
図１３は、第３の実施形態によるＦＢＣメモリ装置のデータ書込み時の動作を示すタイミング図である。第３の実施形態では、バースト長は予め設定されている。
データをセンスアンプＳ／Ａへ読み出すときには、信号ＳＡＰ＿ＲＥＡＤおよびＢＳＡＮ＿ＲＥＡＤを活性化する（ｔ２２）。これにより、ラッチ回路ＲＣ１０およびＲＣ１２のみによって、データがラッチされる。ｔ２３〜ｔ２４において、ＤＱバッファＤＱＢからのデータをセンスアンプＳ／Ａへ書き込むときには、ラッチ回路ＲＣ１０およびＲＣ１２のみが、データをラッチする。これにより、センスアンプＳ／Ａは、小さい消費電流で高速にデータを書き込むことができる。
ｔ２７において、センスアンプＳ／ＡからメモリセルＭＣへデータを書き込むときには、信号ＳＡＰ＿ＲＥＡＤおよびＢＳＡＮ＿ＲＥＡＤだけでなく、信号ＳＡＰ＿ＷＲＩＴＥおよびＢＳＡＮ＿ＷＲＩＴＥを活性化する。これにより、ラッチ回路ＲＣ１０およびＲＣ１２だけでなく、ラッチ回路ＲＣ１１およびＲＣ１３を介して、データが書き込まれる。これにより、センスアンプＳ／Ａは、充分に大きな電流駆動能力でデータをメモリセルＭＣへ書き込むことができる。
第３の実施形態のその他の動作は、第１の実施形態のその他の動作と同様であるので、その説明を省略する。
尚、信号ＳＡＰ＿ＷＲＩＴＥおよびＢＳＡＮ＿ＷＲＩＴＥは、信号ＦＢＬおよびＢＦＢＬと同様に、最終カラム信号ＬＡＳＴＣＯＬの活性化に基づいて動作させればよい。
（第４の実施形態）
第４の実施形態は、第２の実施形態と第３の実施形態との組合せである。第４の実施形態は、第２の実施形態と同様に、バーストモードでのシリアルアクセスの回数によらず、センスアンプＳ／Ａへのデータの書込みが終了した時点（信号ＢＲＡＳが不活性された時点）でトランスファゲートＴＧＬ２を活性化させる。従って、第４の実施形態によるＦＢＣメモリ装置は、バースト長カウンタＢＬＣおよびゲートＧ１０が不要である。第４の実施形態のその他の構成は、第３の実施形態の構成と同様でよい。信号ＳＡＰ＿ＷＲＩＴＥおよびＢＳＡＮ＿ＷＲＩＴＥは、信号ＦＢＬおよびＢＦＢＬと同様に、信号ＢＲＡＳが不活性になったときに活性化される。
図１４は、第４の実施形態によるＦＢＣメモリ装置のデータ書込み時の動作を示すタイミング図である。第４の実施形態では、信号ＢＲＡＳが不活性になったときに信号ＦＢＬ、ＢＦＢＬを活性化するので、バースト長は任意でよい。さらに、バースト長は、読出し／書込み動作のサイクルごとに変更してもよい。
第４の実施形態におけるｔ２１〜ｔ２６の動作は、第３の実施形態におけるｔ２１〜ｔ２６の動作と同様よい。次に、ｔ３７において最後のカラム３のセンスアンプＳ／Ａ３が書込みデータをラッチした後に、ロウアドレス信号ＢＲＡＳが不活性化される。
ｔ３８において、ロウアドレス信号ＢＲＡＳの不活性化に伴い、信号ＦＢＬ、ＢＦＢＬおよび信号ＳＡＰ＿ＷＲＩＴＥ、ＢＳＡＮ＿ＷＲＩＴＥが活性化される。これにより、ラッチ回路内のトランジスタのサイズを変更することができるので、第４の実施形態は、第３の実施形態と同様の効果を得ることができる。
（第５の実施形態）
第１から第４の実施形態は、ダミーセルおよびカレントミラー回路を用いて基準電位およびそれぞれに基づく電流を生成していた。第５の実施形態は、ダミーセルおよびカレントミラー回路の無い実施形態である。基準電位は、メモリセルアレイの外部から供給される。
図１５は、第５の実施形態によるメモリセルアレイＭＣＡＬ、ＭＣＡＲの内部構成を示す回路図である。第５の実施形態では、平均化トランジスタＴＡＶＬ、ＴＡＶＲ、信号線ＡＶＧＬ、ＡＶＧＲ、ダミーセルＤＣ１、ＤＣ０が無く、基準トランジスタＴＲＥＦ、信号線ＶＦＥＦが追加されている。第５の実施形態のその他の構成は、図２に示す第１の実施形態の構成と同様でよい。
信号線ＶＲＥＦは、メモリセルアレイの外部で生成された基準電位Ｖｒｅｆを伝播する。基準トランジスタＴＲＥＦは、信号線ＶＲＥＦとビット線ＢＬとの間に接続され、基準電位Ｖｒｅｆをビット線ＢＬへ伝達することができる。
図１６は、第５の実施形態によるセンスアンプＳ／Ａの構成を示す回路図である。第５の実施形態は、センスアンプＳ／Ａ内にカレントミラー回路が省略されている。第５の実施形態のその他の構成は、図４に示す第１の実施形態の構成と同様でよい。
第５の実施形態によるＦＢＣメモリ装置の動作は、第１の実施形態のそれとほぼ同様である。ただし、第５の実施形態ではカレントミラー回路が無いので、信号ＢＬＯＡＤＯＮが無い。また、平均化トランジスタを動作させる信号ＡＶＧＬ、ＡＶＧＲが無い。
第５の実施形態は、第２から第４の実施形態に容易に適用することができる。このとき、平均化トランジスタＴＡＶＬ、ＴＡＶＲ、信号線ＡＶＧＬ、ＡＶＧＲ、ダミーセルＤＣ１、ＤＣ０を省略し、基準トランジスタＴＲＥＦ、信号線ＶＦＥＦを追加すればよい。
第５の実施形態は、第１から第４の実施形態のいずれかと組み合わせることによって、そのそれぞれの効果を得ることができる。さらに、第５の実施形態は、カレントミラー回路およびダミーセルＤＣを有さないので、メモリ装置のサイズを小さくすることができる。
（第６の実施形態）
第６の実施形態は、いわゆる、ツインセル（Twin Cell）方式を第１の実施形態に適用した実施形態である。ツインセル方式は、２セル／ビット方式とも呼ばれている。この方式は、ペアを成す２つのメモリＭＣに逆極性のデータを格納し、これにより１ビットデータを記憶する方式である。センスアンプＳ／Ａは、互いに逆極性のデータの一方を基準とし、他方のデータを検出する。従って、ツインセル方式では、ダミーセルＤＣ、基準電位線ＶＲＥＦ、基準トランジスタＴＲＥＦが不要である。本実施形態では、図１７に示すように、データ“１”を格納するメモリセルＭＣとデータ“０”を格納するメモリセルＭＣとがセンスアンプＳ／Ａの両側に設けられている。
第６の実施形態によるセンスアンプＳ／Ａの構成は、図１６に示す構成と同様であるので、その説明を省略する。ただし、図１６の括弧で示すように、ツインセル方式では、ビット線およびセンスノードの呼び方を変更する。
図１８は、第６の実施形態によるＦＢＣメモリ装置の動作を示すタイミング図である。第６の実施形態では、読出し／書込み時に、互いに逆極性のデータを読み出すために、ｔ４１の直後にワード線ＷＬＬ０、ＷＬＲ０をともに立ち上げている。また、書込み時に、ビット線ＢＬｉおよびＢＢＬｉに互いに逆極性のデータを伝達する必要がある。従って、信号ＦＢＬ、ＢＦＢＬおよび信号ＦＢＲ、ＢＦＢＲがともにｔ４７〜ｔ４８において活性化されている。
第６の実施形態は、第１の実施形態と同様の効果を得ることができる。第６の実施形態に示すツインセル方式をそのまま第２から第４の実施形態に適用することができる。従って、第６の実施形態は、第２から第４の実施形態のいずれかと組み合わせることによって、そのそれぞれの効果を得ることができる。
（第７の実施形態）
図１９は、第７の実施形態によるＦＢＣメモリの構成を示す回路図である。第７の実施形態は、ツインセル方式の他の実施形態であり、フォールデッドビット線タイプの実施形態である。フォールデッドビット線タイプの場合、破線円で示すように、ペアを成すメモリセルＭＣは、互いに隣接するように構成される。
図２０は、第７の実施形態によるセンスアンプＳ／Ａｉの構成を示す回路図である。フォールデッドビット線タイプの場合、トランスファゲートが左右２つずつ増える。トランスファゲートＴＧＬ１０、ＴＧＲ１０は、センスノードＳＮとビット線ＢＬＬｉ、ＢＬＲｉとの間にそれぞれ接続されている。トランスファゲートＴＧＬ１１、ＴＧＲ１１は、センスノードＢＳＮとビット線ＢＢＬＬｉ、ＢＢＬＲｉとの間にそれぞれ接続されている。トランスファゲートＴＧＬ１２、ＴＧＲ１２は、センスノードＢＳＮとビット線ＢＬＬｉ、ＢＬＲｉとの間にそれぞれ接続されている。トランスファゲートＴＧＬ１３、ＴＧＲ１３は、センスノードＳＮとビット線ＢＢＬＬｉ、ＢＢＬＲｉとの間にそれぞれ接続されている。ビット線ＢＬＬｉおよびＢＢＬＬｉの一方が他方の基準となり、ビット線ＢＬＲｉおよびＢＢＬＲｉの一方が他方の基準となる。
第７の実施形態では、ペアを成すメモリセルＭＣは、互いに隣接するように構成され得る。ペアを成すメモリセルＭＣの距離が近いと、それらの電気的特性が揃うので、データがより正確に読み出すことができる。第７の実施形態は、第１から第４の実施形態に適用することができる。従って、第７の実施形態は、第１から第４の実施形態のいずれかと組み合わせることによって、そのそれぞれの効果を得ることができる。
（第８の実施形態）
図２１は、第８の実施形態によるＦＢＣメモリ装置の構成を示す回路図である。第８の実施形態もまた、フォールデッドビット線タイプのメモリ装置である。しかし、センスアンプＳ／Ａｉが１つのビット線対（１カラム）ごとにメモリセルアレイの左右に交互に配置されている。この構成は、いわゆる、ダブルエンド型センスアンプと呼ばれている。
第８の実施形態では、隣接するセンスアンプの間の間隔が広いので、センスアンプ回路のレイアウトを設計しやすい。
上記実施形態は、データ書込み時の動作だけでなく、データ読出し時に実行されるセンスアンプＳ／ＡからメモリセルＭＣへの書戻し動作にも同様に適用することができる。尚、データの“書込み”は、データ書込み時における“書込み”だけでなく、データ読出し時における“書戻し”も含むものとする。
上記実施形態では、チャージポンピング現象に対する対策がバーストモードにおける最後のカラムの選択時に見かけ上行われている。これにより、データの読出し直後に行っていたチャージポンピング現象に対処するための正孔の補給(replenish)が不要となる。
チャージポンピング現象は、読出し／書込み時に非選択メモリセルに蓄積されていた正孔が徐々に減少してしまう現象である。チャージポンピング現象が繰り返されると、非選択メモリセルのデータ“１”の状態がデータ “０”に変化してしまう。これに対処するためには、データ“１”の非選択メモリセルに正孔を補給する動作が必要となる。
上記実施形態において、チャージポンピング対策としての正孔補給は、バーストモードにおける最後のカラムの選択時に、バーストモード中に選択された全てのカラムに対して同時に行われる。従って、上記実施形態は、データ読出し時にもチャージポンピング対策を行う方式よりも、消費電流が低減する。
上記実施形態は、ＦＢＣメモリ装置だけでなく、データの書込み時に、ソース−ドレイン間に電流を流すことによってデータをメモリセルに書き込むメモリ装置に適用することができる。例えば、ＭＲＡＭ （Magnetic Random Access Memory、ＰＲＡＭ （Phase Change Random Access Memory）に適用可能である。
尚、高速なカラムアクセスを可能にするために、ＭＲＡＭ等においてワード線に沿ったメモリセルのデータをセンスアンプにラッチする必要がある。これは、いわゆる、センスアンプキャッシュと呼ばれている。センスアンプキャッシュは、或るページ内のデータへのアクセス（カラムアドレスの変更）を高速にすることができる。センスアンプキャッシュにおいてページを開いている期間、メモリセルとセンスアンプとが接続されていると、メモリセルにＤＣ電流が流れ続ける。従って、或るロウ（ページ）のデータをセンスアンプへ転送してした後は、消費電流の低減のために、メモリセルとセンスアンプとは切断することが好ましい。
読出し動作の場合、一旦、ページが読み出された後、メモリセルとセンスアンプとは切断されたままでも構わない。しかし、書込み動作の場合、各サイクルで選択されたカラムのメモリセルとセンスアンプとを接続し、その都度、メモリセルにデータを書き込む（方策１）か、あるいは、上記実施形態のように、バーストモードのシリアルアクセス時には、単にセンスアンプを書き換え、シリアルアクセスの終了後に、全カラムのメモリセルとセンスアンプとを接続する（方策２）必要がある。消費電力および高速動作のためには、方策２が好ましい。
本発明に係る実施形態に従ったＦＢＣメモリ装置の構成を示すブロック図。 メモリセルアレイＭＣＡＬ、ＭＣＡＲの内部構成を示す回路図。 メモリセルＭＣおよびダミーセルＤＣの構造を示す断面図。 センスアンプＳ／Ａｉの構成を示す回路図。 バースト長カウンタＢＬＣの内部構成を示す回路図。 バースト長カウンタＢＬＣの内部構成を示す回路図。 フューズｆｊの構成を示す図。 半加算器ＨＡの内部構成を示す図。 第１の実施形態によるＦＢＣメモリ装置のデータ書込み時の動作を示すタイミング図。 バーストモードにおけるバースト長カウンタＢＬＣの動作を示すタイミング図。 第２の実施形態によるＦＢＣメモリ装置のデータ書込み時の動作を示すタイミング図。 本発明に係る第３の実施形態に従ったセンスアンプＳ／Ａの回路図。 第３の実施形態によるＦＢＣメモリ装置のデータ書込み時の動作を示すタイミング図。 第４の実施形態によるＦＢＣメモリ装置のデータ書込み時の動作を示すタイミング図。 第５の実施形態によるメモリセルアレイＭＣＡＬ、ＭＣＡＲの内部構成を示す回路図。 第５の実施形態によるセンスアンプＳ／Ａの構成を示す回路図。 第６の実施形態によるＦＢＣメモリの構成を示す回路図。 第６の実施形態によるＦＢＣメモリ装置の動作を示すタイミング図。 第７の実施形態によるＦＢＣメモリの構成を示す回路図。 第７の実施形態によるセンスアンプＳ／Ａｉの構成を示す回路図。 第８の実施形態によるＦＢＣメモリ装置の構成を示す回路図。
符号の説明
Ｓ／Ａ…センスアンプ
ＢＬ…ビット線
ＷＬ…ワード線
ＭＣ…メモリセル
ＤＣ…ダミーセル
ＢＬＣ…バースト長カウンタ
ＲＣ１、ＲＣ２…ラッチ回路
ＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２…トランスファゲート

Claims (5)

  1. ゲート、ソースおよびドレインを有し、前記ソースと前記ドレインとの間に流れる電流によってデータが書き込まれる複数のメモリセルと、
    前記メモリセルのゲートに接続された複数のワード線と、
    前記メモリセルのドレインに接続された複数のビット線と、
    前記ビット線を介して前記メモリセルのデータを検出し、前記ビット線を介して前記メモリセルへデータを書き込み、並びに、読み出されたデータまたは書き込むべきデータをラッチする複数のセンスアンプと、
    前記センスアンプから前記ビット線を接続または切断する複数のトランスファゲートであって、前記ワード線のうち活性化されたワード線に接続された複数の前記メモリセルへ連続的にデータを書き込むシリアルアクセスの期間において、該複数のメモリセルに対応する複数の前記センスアンプがデータをラッチした後に、前記複数のトランスファゲートが該複数のセンスアンプと該複数のセンスアンプに対応する複数の前記ビット線とを接続するトランスファゲートとを備えた半導体記憶装置。
  2. 前記シリアルアクセスの期間中における前記複数のセンスアンプへのデータの書込み回数をカウントし、この書込み回数が所定値に達したときに第１の信号を活性化するカウンタをさらに備え、
    前記第１の信号の活性化に基づいて、前記トランスファゲートはオン状態になることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記カウンタは、読出し動作および書込み動作を制御するクロック信号のパルスを、前記シリアルアクセスの期間の開始からカウントすることによって、前記複数のセンスアンプへのデータの書込み回数をカウントすることを特徴とする請求項２に記載の半導体記憶装置。
  4. データ書込み動作またはデータ読出し動作の終了を示す第２の信号に基づいて、前記トランスファゲートはオン状態になることを特徴とする請求項１に記載の半導体記憶装置。
  5. 前記センスアンプの各々は、
    前記センスアンプに接続された対を成すビット線に対応して設けられたセンスノード対と、
    前記センスノード対の間に接続され、データを該センスノード対にラッチするラッチ回路であって、データを前記センスアンプにラッチするとき、並びに、データを前記センスアンプから前記メモリセルへ書き込むときに動作する第１のラッチ部と、
    データを前記センスアンプにラッチするときに動作せず、データを前記センスアンプから前記メモリセルへ書き込むときに動作する第２のラッチ部とを含むラッチ回路とを備えたことを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007207358A (ja) * 2006-02-02 2007-08-16 Toshiba Corp 半導体記憶装置
KR20090113560A (ko) * 2008-04-28 2009-11-02 삼성전자주식회사 안정적인 동작을 보장하는 반도체 장치
KR101507122B1 (ko) * 2008-04-29 2015-04-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 액세스 방법
US8369177B2 (en) * 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
JP6097775B2 (ja) * 2015-02-16 2017-03-15 力晶科技股▲ふん▼有限公司 半導体記憶装置及び半導体集積回路装置
JP2018129109A (ja) 2017-02-10 2018-08-16 東芝メモリ株式会社 磁気メモリ装置
US10311919B2 (en) * 2017-07-27 2019-06-04 Micron Technology, Inc. Apparatuses and methods for calibrating sense amplifiers in a semiconductor memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0589667A (ja) * 1991-02-25 1993-04-09 Motorola Inc 改善されたページ・モード性能を有するダイナミツク・ランダム・アクセス・メモリおよびその方法
JPH09180456A (ja) * 1995-12-25 1997-07-11 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH10125067A (ja) * 1996-10-21 1998-05-15 Hitachi Ltd ダイナミック型ｒａｍと情報処理システム
JP2005293759A (ja) * 2004-04-02 2005-10-20 Hitachi Ltd 半導体記憶装置
JP2005332495A (ja) * 2004-05-20 2005-12-02 Toshiba Corp 半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2664810B2 (ja) * 1991-03-07 1997-10-22 株式会社東芝 メモリセルアレイ分割型半導体記憶装置
US5748547A (en) * 1996-05-24 1998-05-05 Shau; Jeng-Jye High performance semiconductor memory devices having multiple dimension bit lines
JP3930074B2 (ja) * 1996-09-30 2007-06-13 株式会社ルネサステクノロジ 半導体集積回路及びデータ処理システム
KR100274591B1 (ko) * 1997-07-29 2001-01-15 윤종용 동기형 버스트 매스크 롬 및 그것의 데이터 독출 방법
JP3386705B2 (ja) * 1997-12-25 2003-03-17 株式会社東芝 半導体記憶装置およびそのバーストアドレスカウンタ
JP3878573B2 (ja) * 2003-04-16 2007-02-07 株式会社東芝 不揮発性半導体記憶装置
JP2005190626A (ja) * 2003-12-26 2005-07-14 Sharp Corp 半導体読み出し回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0589667A (ja) * 1991-02-25 1993-04-09 Motorola Inc 改善されたページ・モード性能を有するダイナミツク・ランダム・アクセス・メモリおよびその方法
JPH09180456A (ja) * 1995-12-25 1997-07-11 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH10125067A (ja) * 1996-10-21 1998-05-15 Hitachi Ltd ダイナミック型ｒａｍと情報処理システム
JP2005293759A (ja) * 2004-04-02 2005-10-20 Hitachi Ltd 半導体記憶装置
JP2005332495A (ja) * 2004-05-20 2005-12-02 Toshiba Corp 半導体記憶装置

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