JP2664810B2 - メモリセルアレイ分割型半導体記憶装置 - Google Patents
メモリセルアレイ分割型半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、メモリセルアレイ分割
型半導体記憶装置に関し、特に、ダイナミックメモリセ
ルアレイとデータ転送機能を有するシリアルアクセスメ
モリを備えるマルチポートメモリに適用して好適なメモ
リセルアレイ分割型半導体記憶装置に関する。
型半導体記憶装置に関し、特に、ダイナミックメモリセ
ルアレイとデータ転送機能を有するシリアルアクセスメ
モリを備えるマルチポートメモリに適用して好適なメモ
リセルアレイ分割型半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、ＣＲＴ等の画像機器に画像デー
タを送り、そのデータを加工し、蓄えておくためのメモ
リ装置（半導体記憶装置）として、大容量のメモリシリ
アルアクセス部を設けたものが知られている。その中の
１つとして、デュアルポートビデオＲＡＭがある。この
ＲＡＭは、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）部とシリアルアクセスメモリ（ＳＡＭ）部とを有
し、ＲＡＭ部とＳＡＭ部を非同期でアクセスできるよう
にしたものである。
タを送り、そのデータを加工し、蓄えておくためのメモ
リ装置（半導体記憶装置）として、大容量のメモリシリ
アルアクセス部を設けたものが知られている。その中の
１つとして、デュアルポートビデオＲＡＭがある。この
ＲＡＭは、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）部とシリアルアクセスメモリ（ＳＡＭ）部とを有
し、ＲＡＭ部とＳＡＭ部を非同期でアクセスできるよう
にしたものである。
【０００３】図７は、かかる従来のメモリ装置（デュア
ルポートビデオＲＡＭ）の概略図である。図７に示すよ
うに、ＲＡＭ部１０とＳＡＭ部１１を有する。ＲＡＭ部
１０は、キャパシタとトランジスタで構成されたセルア
レイ１４と、このセルアレイ１４の中で選択されたセル
のデータを増幅するセンスアンプリファイア１３と、こ
のセンスアンプリファイア１３の中から１つを選び出し
てデータ出力のための経路に接続するカラムデコーダ１
２と、を有する。ＳＡＭ部１１は、シリアルアクセスさ
れる一連のデータを１次元的に保持するシリアルレジス
タ１５と、このシリアルレジスタ１５を順次アクセスす
るためのシリアルデコーダ１６と、を有する。なお、図
示してはいないが、セルアレイ１４には、ワード線を選
択するローデコーダが備えられている。ＲＡＭ部１０と
ＳＡＭ部１１においては、ＲＡＭ部１０でセンスされる
図示しない例えば１つのワード線にぶら下がる複数のセ
ル中のデータの転送が、トランスファーゲートＴＲＧを
介して行なわれる。また、ＲＡＭ部１０におけるどのワ
ード線でもアクセスされれば、ＳＡＭ部１１にデータを
転送可能である。
ルポートビデオＲＡＭ）の概略図である。図７に示すよ
うに、ＲＡＭ部１０とＳＡＭ部１１を有する。ＲＡＭ部
１０は、キャパシタとトランジスタで構成されたセルア
レイ１４と、このセルアレイ１４の中で選択されたセル
のデータを増幅するセンスアンプリファイア１３と、こ
のセンスアンプリファイア１３の中から１つを選び出し
てデータ出力のための経路に接続するカラムデコーダ１
２と、を有する。ＳＡＭ部１１は、シリアルアクセスさ
れる一連のデータを１次元的に保持するシリアルレジス
タ１５と、このシリアルレジスタ１５を順次アクセスす
るためのシリアルデコーダ１６と、を有する。なお、図
示してはいないが、セルアレイ１４には、ワード線を選
択するローデコーダが備えられている。ＲＡＭ部１０と
ＳＡＭ部１１においては、ＲＡＭ部１０でセンスされる
図示しない例えば１つのワード線にぶら下がる複数のセ
ル中のデータの転送が、トランスファーゲートＴＲＧを
介して行なわれる。また、ＲＡＭ部１０におけるどのワ
ード線でもアクセスされれば、ＳＡＭ部１１にデータを
転送可能である。
【０００４】図８は図７における１ビット分の詳細例を
示す回路図である。図７に示すように、ワード線ＷＬ
１，ＷＬ２，…はセルアレイ１４からデータの読み出し
を行なう時に選択される。セルアレイ１４のデータは、
ビット線ＢＬ／ＢＬ* に出力される。センスアンプリフ
ァイア１３においては、制御線ＳＡＮ／ＳＡＰが制御さ
れることにより、データ線ＤＱ／ＤＱ* にデータが導出
される。一方、セルアレイ１４は、トランスファーゲー
トＴＲＧを通じて、ＳＡＭ部１１に接続される。ビット
線ＢＬ／ＢＬ* のデータが確定した後に、トランスファ
ーゲートＴＲＧがオンすれば、データはＳＡＭ部１１の
ノードＲＮ／ＲＮ* に転送される。これにより、シリア
ルデータ線ＳＱ／ＳＱ* を通じて、データの読み出しが
行なわれる。
示す回路図である。図７に示すように、ワード線ＷＬ
１，ＷＬ２，…はセルアレイ１４からデータの読み出し
を行なう時に選択される。セルアレイ１４のデータは、
ビット線ＢＬ／ＢＬ* に出力される。センスアンプリフ
ァイア１３においては、制御線ＳＡＮ／ＳＡＰが制御さ
れることにより、データ線ＤＱ／ＤＱ* にデータが導出
される。一方、セルアレイ１４は、トランスファーゲー
トＴＲＧを通じて、ＳＡＭ部１１に接続される。ビット
線ＢＬ／ＢＬ* のデータが確定した後に、トランスファ
ーゲートＴＲＧがオンすれば、データはＳＡＭ部１１の
ノードＲＮ／ＲＮ* に転送される。これにより、シリア
ルデータ線ＳＱ／ＳＱ* を通じて、データの読み出しが
行なわれる。
【０００５】次に、動作を説明する。今、図示しないロ
ーデコーダによって、ワード線ＷＬ１，ＷＬ２，…のう
ちひとつのＷＬ１が選択されたとする。これにより、セ
ルアレイ１４のデータが、ビット線ＢＬに出力される。
ビット線ＢＬ／ＢＬ* は、アクセスが始まる前は中間レ
ベルに設定されている。このため、ビット線ＢＬ* のレ
ベルは、リファレンスレベルにあることになる。ビット
線ＢＬのレベルとＢＬ* のレベルは、制御線ＳＡＮのレ
ベルがＶssに向うと共にＳＡＰのレベルがＶccへ向うに
従い、センスアンプリファイア１３によりセンス増幅さ
れる。これにより、ビット線ＢＬ／ＢＬ* のレベルは、
一方が“１”、他方が“０”に確定する。このような状
態で、カラムデコーダ１２によりゲートＧ１がオンする
と、データがデータ線ＤＱとＤＱ* の相補のデータ線を
介して、ＲＡＭ部１０部から外部に出力される。一方、
ビット線ＢＬ／ＢＬ* のデータが確定した後、トランス
ファーゲートＴＲＧが立ち上がれば、データはＳＡＭ部
１１のシリアルレジスタ１５に転送される。そして、そ
のデータは、トランスファーゲートＴＲＧの立ち下がり
に伴って、保持される。その後、シリアルデコーダ１６
によってゲートＧ２がオンされると、ＳＡＭ部１１か
ら、シリアルデータ線ＳＱ／ＳＱ* を介して、データが
外部にシリアル出力される。
ーデコーダによって、ワード線ＷＬ１，ＷＬ２，…のう
ちひとつのＷＬ１が選択されたとする。これにより、セ
ルアレイ１４のデータが、ビット線ＢＬに出力される。
ビット線ＢＬ／ＢＬ* は、アクセスが始まる前は中間レ
ベルに設定されている。このため、ビット線ＢＬ* のレ
ベルは、リファレンスレベルにあることになる。ビット
線ＢＬのレベルとＢＬ* のレベルは、制御線ＳＡＮのレ
ベルがＶssに向うと共にＳＡＰのレベルがＶccへ向うに
従い、センスアンプリファイア１３によりセンス増幅さ
れる。これにより、ビット線ＢＬ／ＢＬ* のレベルは、
一方が“１”、他方が“０”に確定する。このような状
態で、カラムデコーダ１２によりゲートＧ１がオンする
と、データがデータ線ＤＱとＤＱ* の相補のデータ線を
介して、ＲＡＭ部１０部から外部に出力される。一方、
ビット線ＢＬ／ＢＬ* のデータが確定した後、トランス
ファーゲートＴＲＧが立ち上がれば、データはＳＡＭ部
１１のシリアルレジスタ１５に転送される。そして、そ
のデータは、トランスファーゲートＴＲＧの立ち下がり
に伴って、保持される。その後、シリアルデコーダ１６
によってゲートＧ２がオンされると、ＳＡＭ部１１か
ら、シリアルデータ線ＳＱ／ＳＱ* を介して、データが
外部にシリアル出力される。
【０００６】以上のような構成において、ＲＡＭ部１０
部の容量が増加に伴って、ワード線ＷＬ１，ＷＬ２，…
の数が増加し、またはビット線ＢＬ／ＢＬ* の数が増え
る。そして、ワード線ＷＬ１，ＷＬ２，…やビット線Ｂ
Ｌ／ＢＬ* につながるセルアレイ１４のセル数が増加
し、センスアンプリファイア１３のうちの１つを充放電
するための電流も増大する。併せて、センスアンプリフ
ァイア１３の数も増える。このために、ＲＡＭ部１０を
１回センスする場合に消費する電流は増大してくる。と
ころが、このようなメモリ装置（ビデオＲＡＭ）は、１
つのシステムで上記構成の回路の多数を使用し、しかも
同時に動作させる事が多い。このため、動作電流の増加
は著しいものとなる。
部の容量が増加に伴って、ワード線ＷＬ１，ＷＬ２，…
の数が増加し、またはビット線ＢＬ／ＢＬ* の数が増え
る。そして、ワード線ＷＬ１，ＷＬ２，…やビット線Ｂ
Ｌ／ＢＬ* につながるセルアレイ１４のセル数が増加
し、センスアンプリファイア１３のうちの１つを充放電
するための電流も増大する。併せて、センスアンプリフ
ァイア１３の数も増える。このために、ＲＡＭ部１０を
１回センスする場合に消費する電流は増大してくる。と
ころが、このようなメモリ装置（ビデオＲＡＭ）は、１
つのシステムで上記構成の回路の多数を使用し、しかも
同時に動作させる事が多い。このため、動作電流の増加
は著しいものとなる。
【０００７】以上のような観点から構成した従来のメモ
リ装置の一例を図９に示す。図９に示すように、ＲＡＭ
部１０ＡとＲＡＭ部１０Ｂは、それぞれ、トランスファ
ーゲートＴＲＧ１とＴＲＧ２とを介して、ＳＡＭ部１１
に接続される。一方、ＲＡＭ部１０Ａは、セルアレイ１
４Ａと、センスアンプリファイア１３Ａと、カラムデコ
ーダ１２Ａとで構成されている。ＲＡＭ部１０Ｂは、セ
ルアレイ１４Ｂと、センスアンプリファイア１３Ｂと、
カラムデコーダ１２Ｂとで構成されている。これを図６
との関係でみれば、図７のＲＡＭ部１０が、ＲＡＭ部１
０ＡとＲＡＭ部１０Ｂとに２分割され、それぞれがＳＡ
Ｍ部１１の両側に配置された構成を有する。
リ装置の一例を図９に示す。図９に示すように、ＲＡＭ
部１０ＡとＲＡＭ部１０Ｂは、それぞれ、トランスファ
ーゲートＴＲＧ１とＴＲＧ２とを介して、ＳＡＭ部１１
に接続される。一方、ＲＡＭ部１０Ａは、セルアレイ１
４Ａと、センスアンプリファイア１３Ａと、カラムデコ
ーダ１２Ａとで構成されている。ＲＡＭ部１０Ｂは、セ
ルアレイ１４Ｂと、センスアンプリファイア１３Ｂと、
カラムデコーダ１２Ｂとで構成されている。これを図６
との関係でみれば、図７のＲＡＭ部１０が、ＲＡＭ部１
０ＡとＲＡＭ部１０Ｂとに２分割され、それぞれがＳＡ
Ｍ部１１の両側に配置された構成を有する。
【０００８】以上のような構成によれば、ビット線の長
さは半分で済み、１つ当りのセンスアンプリファイアの
充放電電流は半減している。つまり、ＲＡＭ部１０Ａ，
１０Ｂの内でアクセスされたワード線の属する部分のみ
がセンス動作をする。このため、ＲＡＭ部１０Ａ，１０
Ｂのトータル電流は、図６の場合と比較して、半分とな
る。ただし、ＲＡＭ部１０Ａ，１０Ｂがそれぞれ、セン
スアンプリファイア１３Ａ，１３Ｂやカラムデコーダ１
２Ａ，１２Ｂを独自に持つ必要がある。
さは半分で済み、１つ当りのセンスアンプリファイアの
充放電電流は半減している。つまり、ＲＡＭ部１０Ａ，
１０Ｂの内でアクセスされたワード線の属する部分のみ
がセンス動作をする。このため、ＲＡＭ部１０Ａ，１０
Ｂのトータル電流は、図６の場合と比較して、半分とな
る。ただし、ＲＡＭ部１０Ａ，１０Ｂがそれぞれ、セン
スアンプリファイア１３Ａ，１３Ｂやカラムデコーダ１
２Ａ，１２Ｂを独自に持つ必要がある。
【０００９】図１０は図９におけるＳＡＭ部の１カラム
分の詳細を示す回路図である。図１０に示すように、ビ
ット線に接続されるセルの数は、半分となる。ＲＡＭ部
１０Ａ，１０Ｂのビット線は、トランスファーゲートＴ
ＲＧ１あるいはトランスファーゲートＴＲＧ２を通じ
て、ＳＡＭ部１１におけるシリアルレジスタ１５のシリ
アル部ノードＲＮ／ＲＮ* に接続されている。ＲＡＭ部
１０Ａ，１０Ｂの同じカラムに属するビット線同士がＳ
ＡＭ部１１においてつながっていることは非常に重要で
ある。これによって、ＲＡＭ部１０Ａ，１０Ｂの任意の
ワード線に属するセルについて、１つのＳＡＭ部１１か
らデータの読み出し、書き込みができる。シリアルデコ
ーダ１６によって、シリアルレジスタ１５のシリアルア
クセスがなされる事は図７、図８の場合と同様である。
また、ＲＡＭ部１０Ａ，１０ＢとＳＡＭ部１１の間との
データ転送は、データ転送の行なわれる側のトランスフ
ァーゲートＴＲＧ１，ＴＲＧ２のいずれかがオンされる
ことにより行なわれることは言うまでもない。
分の詳細を示す回路図である。図１０に示すように、ビ
ット線に接続されるセルの数は、半分となる。ＲＡＭ部
１０Ａ，１０Ｂのビット線は、トランスファーゲートＴ
ＲＧ１あるいはトランスファーゲートＴＲＧ２を通じ
て、ＳＡＭ部１１におけるシリアルレジスタ１５のシリ
アル部ノードＲＮ／ＲＮ* に接続されている。ＲＡＭ部
１０Ａ，１０Ｂの同じカラムに属するビット線同士がＳ
ＡＭ部１１においてつながっていることは非常に重要で
ある。これによって、ＲＡＭ部１０Ａ，１０Ｂの任意の
ワード線に属するセルについて、１つのＳＡＭ部１１か
らデータの読み出し、書き込みができる。シリアルデコ
ーダ１６によって、シリアルレジスタ１５のシリアルア
クセスがなされる事は図７、図８の場合と同様である。
また、ＲＡＭ部１０Ａ，１０ＢとＳＡＭ部１１の間との
データ転送は、データ転送の行なわれる側のトランスフ
ァーゲートＴＲＧ１，ＴＲＧ２のいずれかがオンされる
ことにより行なわれることは言うまでもない。
【００１０】
【発明が解決しようとする課題】以上の構成の従来のメ
モリ装置を、半導体集積回路上に構成した場合における
構造について見る。このような装置は、低抵抗の配線材
料が２種類必要になってくる。１つは、ワード線ＷＬ
１，ＷＬ２，…と、データ線ＤＱ／ＤＱ* 及びシリアル
データ線ＳＱ／ＳＱ* 等のデータ転送線と、カラムデコ
ーダ１２やシリアルデコーダ１６への信号線と、を形成
するための配線材料である。他は、ビット線と、シリア
ルレジスタ１５を介して左右のＲＡＭ部１０Ａ，１０Ｂ
のビット線をつなぐノードＲＮ／ＲＮ* と、を形成する
配線材料である。具体的には、これらの配線材料は、ビ
ット線系統には金属シリサイド（数Ω／□）を用い、ワ
ード線系統にはＡ１（〜５０ｍΩ／□）を用いる方法が
ある。これらの配線を半導体集積回路上で交差するため
には当然同一層の配線材料は用いることはできない。
モリ装置を、半導体集積回路上に構成した場合における
構造について見る。このような装置は、低抵抗の配線材
料が２種類必要になってくる。１つは、ワード線ＷＬ
１，ＷＬ２，…と、データ線ＤＱ／ＤＱ* 及びシリアル
データ線ＳＱ／ＳＱ* 等のデータ転送線と、カラムデコ
ーダ１２やシリアルデコーダ１６への信号線と、を形成
するための配線材料である。他は、ビット線と、シリア
ルレジスタ１５を介して左右のＲＡＭ部１０Ａ，１０Ｂ
のビット線をつなぐノードＲＮ／ＲＮ* と、を形成する
配線材料である。具体的には、これらの配線材料は、ビ
ット線系統には金属シリサイド（数Ω／□）を用い、ワ
ード線系統にはＡ１（〜５０ｍΩ／□）を用いる方法が
ある。これらの配線を半導体集積回路上で交差するため
には当然同一層の配線材料は用いることはできない。
【００１１】以上のように、従来のメモリ装置では、Ｒ
ＡＭを２分割することによって、動作電流を削減するこ
とはできるが、更にメモリの容量が増えた場合には、更
にＲＡＭを分割して動作させないと電力消費の削減を行
なうことができない。しかし、ＲＡＭの任意のワード線
に属するセルに、１つのＳＡＭ部からデータの読み出
し、書き込みを行なうようにするためには、ＳＡＭ部は
必ずこれらの全ての部分ＲＡＭに接続されていなければ
ならない。しかし、ビット線をトランスファーゲートを
越えて延長してつなぐことができるのは従来の場合の２
分割までである。
ＡＭを２分割することによって、動作電流を削減するこ
とはできるが、更にメモリの容量が増えた場合には、更
にＲＡＭを分割して動作させないと電力消費の削減を行
なうことができない。しかし、ＲＡＭの任意のワード線
に属するセルに、１つのＳＡＭ部からデータの読み出
し、書き込みを行なうようにするためには、ＳＡＭ部は
必ずこれらの全ての部分ＲＡＭに接続されていなければ
ならない。しかし、ビット線をトランスファーゲートを
越えて延長してつなぐことができるのは従来の場合の２
分割までである。
【００１２】本発明は、上記に鑑みてなされたもので、
その目的は、消費電力の低減のためにメモリセルアレイ
を複数の部分（セクションセルアレイ）に分割すると共
に、それらのセクションセルアレイに共通にＳＡＭ部
（シリアルポート）を設けた構造としても、簡単に構成
可能な半導体記憶装置を提供することにある。
その目的は、消費電力の低減のためにメモリセルアレイ
を複数の部分（セクションセルアレイ）に分割すると共
に、それらのセクションセルアレイに共通にＳＡＭ部
（シリアルポート）を設けた構造としても、簡単に構成
可能な半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明の第１のメモリセ
ルアレイ分割型半導体記憶装置は、複数のメモリセルが
マトリクス状に配列されて複数のカラム及びロウを作っ
ているメモリセル群をそれぞれ有する４以上の複数のセ
クションセルアレイ（１４Ａ，１４Ｂ，……）と、前記
セクションセルアレイ（１４Ａ，１４Ｂ，…）の任意数
毎のものに関連付けして１つ宛設けられたセンスアンプ
群であって、ある方向に配列された複数のセンスアンプ
（１３Ａ，１３Ｂ，……）を有し、これらの各センスア
ンプ（１３Ａ，１３Ｂ）は前記関連付けされた任意数の
セクションセルアレイ（１４Ａ，１４Ｂ，……）におけ
るメモリセル群の各カラムに対応している、センスアン
プ群と、前記各センスアンプ群に対応して設けられたラ
ンダムな第１のデータ転送系路としての第１データ転送
線（ＤＱｉ）であって、このセンスアンプ群における前
記各センスアンプ（１３Ａ，１３Ｂ，…）がそれぞれ第
１データ転送ゲートを介してデータ入力可能に接続され
た第１データ転送線と、第２のデータ転送系路としての
複数の第２データ転送線（Ａ，Ｂ；…）からなるデータ
転送線群であって、この各第２データ転送線（Ａ，Ｂ；
…）は各第２データ転送ゲート（ＴＲＧｉ）を介して前
記センスアンプ群の各センスアンプ（１３Ａ，１３Ｂ，
…）にデータ入出力可能に接続されている、データ転送
線群と、 データ入出力のための各アクセスサイクル時
に、１つのセンスアンプ群に関連付けされた任意数のセ
クションセルアレイ及び必要に応じこれに対応するこの
センスアンプ群を活性化し、このセンスアンプ群におけ
る各センスアンプ（１３Ａ，１３Ｂ，……）と前記デー
タ転送線群における第２データ転送線との間の前記各第
２データ転送ゲート（ＴＲＧｉ）をデータ転送可能にオ
ンする、制御手段と、を有するものとして構成される。
ルアレイ分割型半導体記憶装置は、複数のメモリセルが
マトリクス状に配列されて複数のカラム及びロウを作っ
ているメモリセル群をそれぞれ有する４以上の複数のセ
クションセルアレイ（１４Ａ，１４Ｂ，……）と、前記
セクションセルアレイ（１４Ａ，１４Ｂ，…）の任意数
毎のものに関連付けして１つ宛設けられたセンスアンプ
群であって、ある方向に配列された複数のセンスアンプ
（１３Ａ，１３Ｂ，……）を有し、これらの各センスア
ンプ（１３Ａ，１３Ｂ）は前記関連付けされた任意数の
セクションセルアレイ（１４Ａ，１４Ｂ，……）におけ
るメモリセル群の各カラムに対応している、センスアン
プ群と、前記各センスアンプ群に対応して設けられたラ
ンダムな第１のデータ転送系路としての第１データ転送
線（ＤＱｉ）であって、このセンスアンプ群における前
記各センスアンプ（１３Ａ，１３Ｂ，…）がそれぞれ第
１データ転送ゲートを介してデータ入力可能に接続され
た第１データ転送線と、第２のデータ転送系路としての
複数の第２データ転送線（Ａ，Ｂ；…）からなるデータ
転送線群であって、この各第２データ転送線（Ａ，Ｂ；
…）は各第２データ転送ゲート（ＴＲＧｉ）を介して前
記センスアンプ群の各センスアンプ（１３Ａ，１３Ｂ，
…）にデータ入出力可能に接続されている、データ転送
線群と、 データ入出力のための各アクセスサイクル時
に、１つのセンスアンプ群に関連付けされた任意数のセ
クションセルアレイ及び必要に応じこれに対応するこの
センスアンプ群を活性化し、このセンスアンプ群におけ
る各センスアンプ（１３Ａ，１３Ｂ，……）と前記デー
タ転送線群における第２データ転送線との間の前記各第
２データ転送ゲート（ＴＲＧｉ）をデータ転送可能にオ
ンする、制御手段と、を有するものとして構成される。
【００１４】本発明の第２装置は、前記第１の装置にお
いて、前記第２データ転送線（Ａ，Ｂ；…）は、少なく
とも、前記セクションセルアレイ（１４Ａ，１４Ｂ，
…）の上方を通って配線されている、ものとして構成さ
れる。
いて、前記第２データ転送線（Ａ，Ｂ；…）は、少なく
とも、前記セクションセルアレイ（１４Ａ，１４Ｂ，
…）の上方を通って配線されている、ものとして構成さ
れる。
【００１５】本発明の第３の装置は、前記第１又は２の
装置において、前記各第１データ転送ゲートはカラムデ
コーダ（１２ＡＢ，１２ＣＤ，…）によってオン、オフ
され、前記第１データ転送線（ＤＱｉ）はランダムデー
タ転送線である、ものとして構成される。
装置において、前記各第１データ転送ゲートはカラムデ
コーダ（１２ＡＢ，１２ＣＤ，…）によってオン、オフ
され、前記第１データ転送線（ＤＱｉ）はランダムデー
タ転送線である、ものとして構成される。
【００１６】本発明の第４の装置は、前記第１〜３のい
ずれかの装置において、外部との間でデータをやり取り
する入出力データ線（ＳＱ）をさらに備え、この入出力
データ線（ＳＱ）に対して、前記各第２データ転送線
（Ａ，Ｂ；…）が各第３データ転送ゲートを介して接続
されている、ものとして構成される。
ずれかの装置において、外部との間でデータをやり取り
する入出力データ線（ＳＱ）をさらに備え、この入出力
データ線（ＳＱ）に対して、前記各第２データ転送線
（Ａ，Ｂ；…）が各第３データ転送ゲートを介して接続
されている、ものとして構成される。
【００１７】本発明の第５の装置は、前記第１〜４のい
ずれかの装置において、前記各第２データ転送線（Ａ，
Ｂ；…）にレジスタ（１５）が設けられている、ものと
して構成される。
ずれかの装置において、前記各第２データ転送線（Ａ，
Ｂ；…）にレジスタ（１５）が設けられている、ものと
して構成される。
【００１８】本発明の第６の装置は、前記第１〜５のい
ずれかの装置において、前記複数の第３データ転送ゲー
トをオン、オフする、デコーダ（１６）をさらに備え
る、ものとして構成される。
ずれかの装置において、前記複数の第３データ転送ゲー
トをオン、オフする、デコーダ（１６）をさらに備え
る、ものとして構成される。
【００１９】本発明の第７の装置は、前記第６の装置に
おいて、前記デコーダ（１６）はシリアルデコーダであ
り、前記入出力線（ＳＱ）はシリアルデータ線である、
ものとして構成される。
おいて、前記デコーダ（１６）はシリアルデコーダであ
り、前記入出力線（ＳＱ）はシリアルデータ線である、
ものとして構成される。
【００２０】本発明の第８の装置は、前記第１〜７のい
ずれかの装置において、１つの前記セクションセルアレ
イ（１４Ａ，１４Ｂ，…）に対して１つの前記センスア
ンプ群が設けられている、ものとして構成される。
ずれかの装置において、１つの前記セクションセルアレ
イ（１４Ａ，１４Ｂ，…）に対して１つの前記センスア
ンプ群が設けられている、ものとして構成される。
【００２１】本発明の第９の装置は、前記第１〜７のい
ずれかの装置において、複数の前記セクションセルアレ
イ（１４Ａ，１４Ｂ，…）に対して１つの前記センスア
ンプ群が設けられている、ものとして構成される。本発
明の第１０の装置は、前記第９の装置において、前記セ
ンスアンプ群における各センスアンプ（１３Ａ，１３
Ｂ，…）を初期センスを行う初期センス部分（１３ＣＤ
1 ）と、出力側のハイレベルを保証するリストア部分
（１３ＣＤ2L,2R ）とから構成し、このリストア部分は
前記各セクションセルアレイ毎に設け、前記初期センス
部分は複数のセクションセルアレイに共通に設けられて
いる、ものとして構成される。本発明の第１１の装置
は、前記第７〜１０のいずれかの装置において、中央に
前記シリアルレジスタ（１５）と前記シリアルデコーダ
（１６）が配置され、その左右に、複数のセクションセ
ルアレイ（１４Ａ，１４Ｂ，…）が配置され、一対のセ
クションセルアレイによりユニットを構成し、各ユニッ
トにおいては一対のセクションセルアレイ間にカラムデ
コーダ（１２ＡＢ，１２ＣＤ，…）を配置した、ものと
して構成される。
ずれかの装置において、複数の前記セクションセルアレ
イ（１４Ａ，１４Ｂ，…）に対して１つの前記センスア
ンプ群が設けられている、ものとして構成される。本発
明の第１０の装置は、前記第９の装置において、前記セ
ンスアンプ群における各センスアンプ（１３Ａ，１３
Ｂ，…）を初期センスを行う初期センス部分（１３ＣＤ
1 ）と、出力側のハイレベルを保証するリストア部分
（１３ＣＤ2L,2R ）とから構成し、このリストア部分は
前記各セクションセルアレイ毎に設け、前記初期センス
部分は複数のセクションセルアレイに共通に設けられて
いる、ものとして構成される。本発明の第１１の装置
は、前記第７〜１０のいずれかの装置において、中央に
前記シリアルレジスタ（１５）と前記シリアルデコーダ
（１６）が配置され、その左右に、複数のセクションセ
ルアレイ（１４Ａ，１４Ｂ，…）が配置され、一対のセ
クションセルアレイによりユニットを構成し、各ユニッ
トにおいては一対のセクションセルアレイ間にカラムデ
コーダ（１２ＡＢ，１２ＣＤ，…）を配置した、ものと
して構成される。
【００２２】
【作用】メモリセルアレイは複数（例えば３以上）のセ
クションセルアレイに分割されている。それらの各セク
ションセルアレイは、データ転送ゲートを有するデータ
転送線を介して、それぞれシリアルポートに接続されて
いる。セクションセルアレイ及びデータ転送ゲートを選
択的に活性化することにより、低消費電力状態で動作す
る。複数のセクションセルアレイとシリアルポートとを
結ぶデータ転送線は、ワード線及びビット線と立体的に
異なる層上に形成されている。このため、セクションセ
ルアレイを３つ以上設けた場合においても、それらをシ
リアルポートに接続可能である。これにより、低消費電
力状態において、メモリ容量をより増大できる。
クションセルアレイに分割されている。それらの各セク
ションセルアレイは、データ転送ゲートを有するデータ
転送線を介して、それぞれシリアルポートに接続されて
いる。セクションセルアレイ及びデータ転送ゲートを選
択的に活性化することにより、低消費電力状態で動作す
る。複数のセクションセルアレイとシリアルポートとを
結ぶデータ転送線は、ワード線及びビット線と立体的に
異なる層上に形成されている。このため、セクションセ
ルアレイを３つ以上設けた場合においても、それらをシ
リアルポートに接続可能である。これにより、低消費電
力状態において、メモリ容量をより増大できる。
【００２３】
【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。
を説明する。
【００２４】図１は、本発明の一実施例に係るメモリ装
置を示すものである。ここでは、特に、ＲＡＭ部を４分
割し、２層の低抵抗配線材料に加え、さらに他の１層の
低抵抗配線材料を用いた構成を例示する。図１に示すよ
うに、本実施例のメモリ装置は、４つのセルアレイ１４
Ａ，１４Ｂ，１４Ｃ，１４Ｄを有する。それらのアレイ
１４Ａ〜１４Ｄは、それぞれ、センスアンプリファイア
１３Ａ，１３Ｂ，１３Ｃ，１３Ｄを有し、ＲＡＭ部１０
Ａ，１０Ｂ，１０Ｃ，１０Ｄを構成している。ＲＡＭ部
１０Ａと１０Ｂの間に、共通のＲＡＭ部１０ＡＢを設
け、ＲＡＭ部１０Ｃと１０Ｄの間に共通のカラムデコー
ダ１２ＡＢが設けられている。そして、ＲＡＭ部１０Ａ
とＳＡＭ部１１の間を、トランスファーゲートＴＲＧ１
とノードＡ，Ｂを介して結合している。ＲＡＭ部１０Ｂ
とＳＡＭ部１１の間を、トランスファーゲートＴＲＧ２
とノードＡ，Ｂを介して結合している。ＲＡＭ部１０Ｃ
とＳＡＭ部１１の間を、トランスファーゲートＴＲＧ３
とノードＡ，Ｂを介して結合している。ＲＡＭ部１０Ｄ
とＳＡＭ部１１の間を、トランスファーゲートＴＲＧ４
とノードＡ，Ｂを介して結合している。ＳＡＭ部１１に
おけるシリアルレジスタ１５は、シリアルデコーダ１６
によりアクセスされ、シリアルデータ線ＳＱ／ＳＱ* に
対するデータの読み出し／書き込みが行なわれる。
置を示すものである。ここでは、特に、ＲＡＭ部を４分
割し、２層の低抵抗配線材料に加え、さらに他の１層の
低抵抗配線材料を用いた構成を例示する。図１に示すよ
うに、本実施例のメモリ装置は、４つのセルアレイ１４
Ａ，１４Ｂ，１４Ｃ，１４Ｄを有する。それらのアレイ
１４Ａ〜１４Ｄは、それぞれ、センスアンプリファイア
１３Ａ，１３Ｂ，１３Ｃ，１３Ｄを有し、ＲＡＭ部１０
Ａ，１０Ｂ，１０Ｃ，１０Ｄを構成している。ＲＡＭ部
１０Ａと１０Ｂの間に、共通のＲＡＭ部１０ＡＢを設
け、ＲＡＭ部１０Ｃと１０Ｄの間に共通のカラムデコー
ダ１２ＡＢが設けられている。そして、ＲＡＭ部１０Ａ
とＳＡＭ部１１の間を、トランスファーゲートＴＲＧ１
とノードＡ，Ｂを介して結合している。ＲＡＭ部１０Ｂ
とＳＡＭ部１１の間を、トランスファーゲートＴＲＧ２
とノードＡ，Ｂを介して結合している。ＲＡＭ部１０Ｃ
とＳＡＭ部１１の間を、トランスファーゲートＴＲＧ３
とノードＡ，Ｂを介して結合している。ＲＡＭ部１０Ｄ
とＳＡＭ部１１の間を、トランスファーゲートＴＲＧ４
とノードＡ，Ｂを介して結合している。ＳＡＭ部１１に
おけるシリアルレジスタ１５は、シリアルデコーダ１６
によりアクセスされ、シリアルデータ線ＳＱ／ＳＱ* に
対するデータの読み出し／書き込みが行なわれる。
【００２５】図２は図１のＲＡＭ部１０Ａ，１０Ｂとカ
ラムデコーダ１０ＡＢの詳細を示す。センスアンプリフ
ァイア１３Ａは、セルアレイ１４Ａに対して、ビット線
ＢＬ１／ＢＬ１* を介して接続されている。センスアン
プリファイア１３Ａは、制御線ＳＡＮ１／ＳＡＰ１によ
り活性化される。これにより、セルアレイ１４Ａ中の選
択されたセルのデータのレベルが確定する。また、カラ
ムデコーダ１２ＡＢにより、センスアンプリファイア１
３Ａ中のデータが、データ線ＤＱ１／ＤＱ１* に対し
て、読み出しまたは書き込みされる。一方、センスアン
プリファイア１３Ｂは、セルアレイ１４Ｂに対して、ビ
ット線ＢＬ２／ＢＬ２* を介して接続されている。セン
スアンプリファイア１３Ｂは、制御線ＳＡＮ２／ＳＡＰ
２により活性化される。これにより、セルアレイ１４Ｂ
中の選択されたデータのレベルが確定する。また、カラ
ムデコーダ１２ＡＢにより、センスアンプリファイア１
３Ｂ中のデータは、データ線ＤＱ２／ＤＱ２* に対し
て、読み出しまたは書き込みされる。センスアンプリフ
ァイア１３Ａのデータは、トランスファーゲートＴＲＧ
１を通じて、共通のノードＡ，Ｂに与えられる。また、
センスアンプリファイア１３Ｂのデータは、トランスフ
ァーゲートＴＲＧ２を通じて、ノードＡ，Ｂに与えられ
る。そして、このノードＡ，Ｂは、ＳＡＭ部１１のシリ
アルレジスタ１５に与えられる。
ラムデコーダ１０ＡＢの詳細を示す。センスアンプリフ
ァイア１３Ａは、セルアレイ１４Ａに対して、ビット線
ＢＬ１／ＢＬ１* を介して接続されている。センスアン
プリファイア１３Ａは、制御線ＳＡＮ１／ＳＡＰ１によ
り活性化される。これにより、セルアレイ１４Ａ中の選
択されたセルのデータのレベルが確定する。また、カラ
ムデコーダ１２ＡＢにより、センスアンプリファイア１
３Ａ中のデータが、データ線ＤＱ１／ＤＱ１* に対し
て、読み出しまたは書き込みされる。一方、センスアン
プリファイア１３Ｂは、セルアレイ１４Ｂに対して、ビ
ット線ＢＬ２／ＢＬ２* を介して接続されている。セン
スアンプリファイア１３Ｂは、制御線ＳＡＮ２／ＳＡＰ
２により活性化される。これにより、セルアレイ１４Ｂ
中の選択されたデータのレベルが確定する。また、カラ
ムデコーダ１２ＡＢにより、センスアンプリファイア１
３Ｂ中のデータは、データ線ＤＱ２／ＤＱ２* に対し
て、読み出しまたは書き込みされる。センスアンプリフ
ァイア１３Ａのデータは、トランスファーゲートＴＲＧ
１を通じて、共通のノードＡ，Ｂに与えられる。また、
センスアンプリファイア１３Ｂのデータは、トランスフ
ァーゲートＴＲＧ２を通じて、ノードＡ，Ｂに与えられ
る。そして、このノードＡ，Ｂは、ＳＡＭ部１１のシリ
アルレジスタ１５に与えられる。
【００２６】図３は図１中のＳＡＭ部１１部の１ビット
分の詳細例を示す図である。図１に示すように、ノード
Ａ，Ｂはシリアルレジスタ１５のノードＲＮ／ＲＮ* に
接続されている。トランスファーゲートＴＲＧ１〜ＴＲ
Ｇ４のいずれかを選択することによって、センスアンプ
リファイア１３Ａ〜１３Ｄ中のいずれかのデータが、ノ
ードＡ，Ｂを通じて、シリアルレジスタ１５に転送され
る。さらに、シリアルデコーダ１６によって、シリアル
レジスタ１５のデータは、シリアルデータ線ＳＱ／ＳＱ
* にシリアル読み出しされる。
分の詳細例を示す図である。図１に示すように、ノード
Ａ，Ｂはシリアルレジスタ１５のノードＲＮ／ＲＮ* に
接続されている。トランスファーゲートＴＲＧ１〜ＴＲ
Ｇ４のいずれかを選択することによって、センスアンプ
リファイア１３Ａ〜１３Ｄ中のいずれかのデータが、ノ
ードＡ，Ｂを通じて、シリアルレジスタ１５に転送され
る。さらに、シリアルデコーダ１６によって、シリアル
レジスタ１５のデータは、シリアルデータ線ＳＱ／ＳＱ
* にシリアル読み出しされる。
【００２７】以上述べたような構成において、トータル
のメモリ容量が図６の場合と同じとする。このとき、各
ＲＡＭ部１０Ａ〜１０Ｂ中の各セルアレイ１４Ａ〜１４
Ｄは、各ワード線の容量は１／４となる。一方、センス
アンプリファイア１３Ａ〜１３Ｄとセンスアンプリファ
イアの数は、４倍になっている。しかし、実際に動作す
るのは１個である。この点ではセンスアンプリファイア
を１つしか持たない構成と同様である。そして、各セル
アレイ１４Ａ〜１４Ｄにおけるワード線の数が減り、セ
ンスアンプリファイアの１つにぶら下がるセル数も低減
する。このため、１つのデータアクセスに要する動作電
流は、大幅に低減する。一方、ＲＡＭ部１０ＡＢ，１０
ＣＤは、それぞれ、２つの部分（ＲＡＭ１０Ａと１０
Ｂ、ならびにＲＡＭ部１０Ｃと１０Ｄ）の間に配置され
ている。そして、ＲＡＭ部１０Ａ〜１０ＤからＳＡＭ部
１１へのデータ転送は、トランスファーゲートＴＲＧ１
〜ＴＲＧ４を介してノードＡ，Ｂを通じて行なわれる。
そして、ノードＡ，Ｂは、別の層に配置される低抵抗の
配線材料で構成される。そして、セルアレイ１４Ａ〜１
４Ｄ中のセルを選択すると、対応するセンスアンプリフ
ァイア１３Ａ〜１３Ｄが活性化してデータを確定する。
対応するトランスファーゲートＴＲＧ１〜ＴＲＧ４を選
択すると、共通のノードＡ，Ｂを通じて、ＲＡＭ部１０
Ａ〜１０ＤからＳＡＭ部１１へ、または逆にＳＡＭ部１
１からＲＡＭ部１０Ａ〜１０Ｄへ、データの転送が行な
われる。
のメモリ容量が図６の場合と同じとする。このとき、各
ＲＡＭ部１０Ａ〜１０Ｂ中の各セルアレイ１４Ａ〜１４
Ｄは、各ワード線の容量は１／４となる。一方、センス
アンプリファイア１３Ａ〜１３Ｄとセンスアンプリファ
イアの数は、４倍になっている。しかし、実際に動作す
るのは１個である。この点ではセンスアンプリファイア
を１つしか持たない構成と同様である。そして、各セル
アレイ１４Ａ〜１４Ｄにおけるワード線の数が減り、セ
ンスアンプリファイアの１つにぶら下がるセル数も低減
する。このため、１つのデータアクセスに要する動作電
流は、大幅に低減する。一方、ＲＡＭ部１０ＡＢ，１０
ＣＤは、それぞれ、２つの部分（ＲＡＭ１０Ａと１０
Ｂ、ならびにＲＡＭ部１０Ｃと１０Ｄ）の間に配置され
ている。そして、ＲＡＭ部１０Ａ〜１０ＤからＳＡＭ部
１１へのデータ転送は、トランスファーゲートＴＲＧ１
〜ＴＲＧ４を介してノードＡ，Ｂを通じて行なわれる。
そして、ノードＡ，Ｂは、別の層に配置される低抵抗の
配線材料で構成される。そして、セルアレイ１４Ａ〜１
４Ｄ中のセルを選択すると、対応するセンスアンプリフ
ァイア１３Ａ〜１３Ｄが活性化してデータを確定する。
対応するトランスファーゲートＴＲＧ１〜ＴＲＧ４を選
択すると、共通のノードＡ，Ｂを通じて、ＲＡＭ部１０
Ａ〜１０ＤからＳＡＭ部１１へ、または逆にＳＡＭ部１
１からＲＡＭ部１０Ａ〜１０Ｄへ、データの転送が行な
われる。
【００２８】なお、図２、図３からも分かるように、ト
ランスファーゲートＴＲＧ１〜ＴＲＧ４に接続される共
通のノードＡ，Ｂは、ビット線ＢＬ１，２，３，…／Ｂ
Ｌ１* ，ＢＬ２* ，ＢＬ３* ，…とは別の層に、別の材
料で、配置構成される。トランスファーゲートとビット
線は、トランスファーゲートＴＲＧ１〜ＴＲＧ４を介し
て、つながっている。そして、共通のノードＡ，Ｂは、
ＳＡＭ部１１において、ノードＲＮ／ＲＮ*に接続され
ている。
ランスファーゲートＴＲＧ１〜ＴＲＧ４に接続される共
通のノードＡ，Ｂは、ビット線ＢＬ１，２，３，…／Ｂ
Ｌ１* ，ＢＬ２* ，ＢＬ３* ，…とは別の層に、別の材
料で、配置構成される。トランスファーゲートとビット
線は、トランスファーゲートＴＲＧ１〜ＴＲＧ４を介し
て、つながっている。そして、共通のノードＡ，Ｂは、
ＳＡＭ部１１において、ノードＲＮ／ＲＮ*に接続され
ている。
【００２９】以上のように構成したので、１つのＳＡＭ
部と多くの部分ＲＡＭ部との間で、自由にデータ転送が
できる。しかも、ＲＡＭ部を細かく、多くの部分に分割
できるため、動作時の消費電力を大幅に低減することが
できる。
部と多くの部分ＲＡＭ部との間で、自由にデータ転送が
できる。しかも、ＲＡＭ部を細かく、多くの部分に分割
できるため、動作時の消費電力を大幅に低減することが
できる。
【００３０】上記実施例は、ＲＡＭ部を４分割した場合
を例示した。しかし、本発明は、ＲＡＭ部を４以外の任
意の数に分割することができる。例えば、図４は、ＲＡ
Ｍ部を８分割した構成を例示する。図４に示すように、
本実施例のメモリ装置は、８つのセルアレイ１４Ａ，１
４Ｂ，…にそれぞれセンスアンプリファイア１３，１３
Ｂ，…を設けてＲＡＭ部１０Ａ，１０Ｂ，…を構成して
いる。ＲＡＭ部１０Ａと１０Ｂとの間に共通のＲＡＭ部
１０ＡＢを配設している。ＲＡＭ部１０Ｃと１０Ｄとの
間に、共通のカラムデコーダ１２ＡＢを配設している。
ＲＡＭ部１０Ｅと１０Ｆ（図示せず）との間に、共通の
カラムデコーダ１２ＥＦを配している。図示しない部分
も同様に構成される。そして、ＲＡＭ部１０ＡとＳＡＭ
部１１との間は、トランスファーゲートＴＲＧ１とノー
ドＡ，Ａ１；Ｂ，Ｂ１を介して接続されている。ＲＡＭ
部１０ＢとＳＡＭ部１１との間は、トランスファーゲー
トＴＲＧ２と共通のノードＡ，Ａ１；Ｂ，Ｂ１を介して
接続される。一方、ＲＡＭ部１０ＣとＳＡＭ部１１との
間は、トランスファーゲートＴＲＧ３と共通のノードＡ
１，Ｂ１を介して接続されている。ＲＡＭ部１０ＤとＳ
ＡＭ部１１との間は、トランスファーゲートＴＲＧ４と
共通のノードＡ１，Ｂ１とを介して接続されている。ま
た、ＲＡＭ部１０ＥとＳＡＭ部１１との間は、トランス
ファーゲートＴＲＧ５と共通のノードＡ２，Ｂ２とを介
して接続されている。図示しない部分も同様である。Ｓ
ＡＭ部１１におけるシリアルレジスタ１５は、シリアル
デコーダ１６によりアクセスされ、シリアルデータ線に
対するデータの読み出し／書き込みが行なわれる。
を例示した。しかし、本発明は、ＲＡＭ部を４以外の任
意の数に分割することができる。例えば、図４は、ＲＡ
Ｍ部を８分割した構成を例示する。図４に示すように、
本実施例のメモリ装置は、８つのセルアレイ１４Ａ，１
４Ｂ，…にそれぞれセンスアンプリファイア１３，１３
Ｂ，…を設けてＲＡＭ部１０Ａ，１０Ｂ，…を構成して
いる。ＲＡＭ部１０Ａと１０Ｂとの間に共通のＲＡＭ部
１０ＡＢを配設している。ＲＡＭ部１０Ｃと１０Ｄとの
間に、共通のカラムデコーダ１２ＡＢを配設している。
ＲＡＭ部１０Ｅと１０Ｆ（図示せず）との間に、共通の
カラムデコーダ１２ＥＦを配している。図示しない部分
も同様に構成される。そして、ＲＡＭ部１０ＡとＳＡＭ
部１１との間は、トランスファーゲートＴＲＧ１とノー
ドＡ，Ａ１；Ｂ，Ｂ１を介して接続されている。ＲＡＭ
部１０ＢとＳＡＭ部１１との間は、トランスファーゲー
トＴＲＧ２と共通のノードＡ，Ａ１；Ｂ，Ｂ１を介して
接続される。一方、ＲＡＭ部１０ＣとＳＡＭ部１１との
間は、トランスファーゲートＴＲＧ３と共通のノードＡ
１，Ｂ１を介して接続されている。ＲＡＭ部１０ＤとＳ
ＡＭ部１１との間は、トランスファーゲートＴＲＧ４と
共通のノードＡ１，Ｂ１とを介して接続されている。ま
た、ＲＡＭ部１０ＥとＳＡＭ部１１との間は、トランス
ファーゲートＴＲＧ５と共通のノードＡ２，Ｂ２とを介
して接続されている。図示しない部分も同様である。Ｓ
ＡＭ部１１におけるシリアルレジスタ１５は、シリアル
デコーダ１６によりアクセスされ、シリアルデータ線に
対するデータの読み出し／書き込みが行なわれる。
【００３１】図５は図４中のＲＡＭ部１０Ｃと、ＲＡＭ
部１０Ｄと、カラムデコーダのそれぞれの１ビット分の
詳細を示す図である。センスアンプリファイア１３Ｃ
は、セルアレイ１４Ｃに対し、ビット線ＢＬ３／ＢＬ３
* を介して接続されている。センスアンプリファイア１
３Ｃでは、制御線ＳＡＮ３／ＳＡＰ３により、セルアレ
イ１４Ｃ中の選択されたセルの格納データに応じたレベ
ルが確定する。センスアンプリファイア１３Ｃのデータ
は、カラムデコーダ１２ＣＤによりデータ線ＤＱ３／Ｄ
Ｑ３* に対して、読み出しまたは書き込みされる。一
方、センスアンプリファイア１３Ｄは、セルアレイ１４
Ｄに対して、ビット線ＢＬ４／ＢＬ４* を介して接続さ
れている。このセンスアンプリファイア１３Ｄは、制御
線ＳＡＮ４／ＳＡＰ４により、セルアレイ１４Ｄ中の選
択されたセルのデータに応じたレベルが確定する。セン
スアンプリファイア１３Ｄのデータは、カラムデコーダ
１２ＣＤにより、データ線ＤＱ４／ＤＱ４* に対して、
読み出しまたは書き込みされる。センスアンプリファイ
ア１３Ｃのデータは、トランスファーゲートＴＲＧ３を
通じて、共通のノードＡ，Ｂに与えられる。センスアン
プリファイア１３Ｂのデータは、トランスファーゲート
ＴＲＧ４を通じて、共通のノードＡ１，Ｂ１に与えられ
る。そして、このノードＡ，ＢとノードＡ１，Ｂ１との
間は、ノードＲＮ１／ＲＮ１* で接続されている。その
結果、ＲＡＭ部１０Ｃ，１０Ｄのデータは、ノードＡ
１，Ｂ１を通じてＳＡＭ部１１のシリアルレジスタ１５
に接続されるが、ＲＡＭ部１０Ａ，１０Ｂのデータは、
ノードＡ，Ｂ及びノードＡ１，Ｂ１を介して、ＳＡＭ部
１１のシリアルレジスタ１５に供給される。これは、図
示していない部分についても全く同様である。
部１０Ｄと、カラムデコーダのそれぞれの１ビット分の
詳細を示す図である。センスアンプリファイア１３Ｃ
は、セルアレイ１４Ｃに対し、ビット線ＢＬ３／ＢＬ３
* を介して接続されている。センスアンプリファイア１
３Ｃでは、制御線ＳＡＮ３／ＳＡＰ３により、セルアレ
イ１４Ｃ中の選択されたセルの格納データに応じたレベ
ルが確定する。センスアンプリファイア１３Ｃのデータ
は、カラムデコーダ１２ＣＤによりデータ線ＤＱ３／Ｄ
Ｑ３* に対して、読み出しまたは書き込みされる。一
方、センスアンプリファイア１３Ｄは、セルアレイ１４
Ｄに対して、ビット線ＢＬ４／ＢＬ４* を介して接続さ
れている。このセンスアンプリファイア１３Ｄは、制御
線ＳＡＮ４／ＳＡＰ４により、セルアレイ１４Ｄ中の選
択されたセルのデータに応じたレベルが確定する。セン
スアンプリファイア１３Ｄのデータは、カラムデコーダ
１２ＣＤにより、データ線ＤＱ４／ＤＱ４* に対して、
読み出しまたは書き込みされる。センスアンプリファイ
ア１３Ｃのデータは、トランスファーゲートＴＲＧ３を
通じて、共通のノードＡ，Ｂに与えられる。センスアン
プリファイア１３Ｂのデータは、トランスファーゲート
ＴＲＧ４を通じて、共通のノードＡ１，Ｂ１に与えられ
る。そして、このノードＡ，ＢとノードＡ１，Ｂ１との
間は、ノードＲＮ１／ＲＮ１* で接続されている。その
結果、ＲＡＭ部１０Ｃ，１０Ｄのデータは、ノードＡ
１，Ｂ１を通じてＳＡＭ部１１のシリアルレジスタ１５
に接続されるが、ＲＡＭ部１０Ａ，１０Ｂのデータは、
ノードＡ，Ｂ及びノードＡ１，Ｂ１を介して、ＳＡＭ部
１１のシリアルレジスタ１５に供給される。これは、図
示していない部分についても全く同様である。
【００３２】以上のように、図４、図５の構成では、ノ
ードＡ，Ｂを連続的に接続してゆくことにより、部分Ｒ
ＡＭの数を８個まで増やしている。よって、セルアレイ
の１個当たりの容量が同じとしたときには、図１に対し
て、電力消費を変えることなく、メモリ容量を増大でき
る。
ードＡ，Ｂを連続的に接続してゆくことにより、部分Ｒ
ＡＭの数を８個まで増やしている。よって、セルアレイ
の１個当たりの容量が同じとしたときには、図１に対し
て、電力消費を変えることなく、メモリ容量を増大でき
る。
【００３３】以上述べたように、本発明の実施例の構成
では、セルアレイの１個当たりの容量が同じなら消費電
力を変えずにメモリ容量を増やすことが可能である。逆
に、セルアレイの１個当たりの容量を部分ＲＡＭの分割
数分の１にすれば、メモリ容量が同じで、消費電力を部
分ＲＡＭの分割数分の１に低減することができる。
では、セルアレイの１個当たりの容量が同じなら消費電
力を変えずにメモリ容量を増やすことが可能である。逆
に、セルアレイの１個当たりの容量を部分ＲＡＭの分割
数分の１にすれば、メモリ容量が同じで、消費電力を部
分ＲＡＭの分割数分の１に低減することができる。
【００３４】なお、上記実施例では、ＳＡＭ部を分割し
て、ＲＡＭ部の中央近辺に配する構成を例示した。しか
し、ＳＡＭ部を、複数に分割されたＲＡＭ部の端部に配
置してもよい。
て、ＲＡＭ部の中央近辺に配する構成を例示した。しか
し、ＳＡＭ部を、複数に分割されたＲＡＭ部の端部に配
置してもよい。
【００３５】図６（ａ）〜（ｃ）に示す実施例は、図４
及び図５で、各セルアレイからそれぞれ個別にデータ線
を出す必要が無い場合において、例えばセルアレイ１４
Ｃ，１４Ｄに共通のセンスアンリファイアー１３ＣＤを
設けて１つのセクションセルアレーとなし、分割動作上
は、図６と同じになる様にした場合の例を示す。（ａ）
はその要部の概略図を示す。（ｂ）の例では、左右のセ
ルアレイ１４Ｄ，１４Ｃに共通にセンスアンプリファア
ー１３ＣＤを設け、１４Ｄ，１４Ｃのうちの選択された
一方セルアレイの接続ゲートＴＬ又はＴＲのみを開けて
センス動作を行わせる。（ｃ）の実施例では、センスア
ンプリファイアー１３ＣＤのうちの初期センス部分の１
３ＣＤ1 のみを左右のアレイ１４Ｄ，１４Ｃに共通に設
け、ビット線のハイレベルを保証するためのリストア部
分１３ＣＤ2L，１３ＣＤ2Rは左右のセルアレイ１４Ｄ，
１４Ｃに個別に設けた場合を示す。（ｂ）、（ｃ）いず
れの場合も、センスしたデータをシリアルレジスタに転
送するノードＡＡ１は、各センスアンプリファイアーに
ついて１本とすることができると共に、分割動作型に伴
う消費電力低減という効果を得ることができる。
及び図５で、各セルアレイからそれぞれ個別にデータ線
を出す必要が無い場合において、例えばセルアレイ１４
Ｃ，１４Ｄに共通のセンスアンリファイアー１３ＣＤを
設けて１つのセクションセルアレーとなし、分割動作上
は、図６と同じになる様にした場合の例を示す。（ａ）
はその要部の概略図を示す。（ｂ）の例では、左右のセ
ルアレイ１４Ｄ，１４Ｃに共通にセンスアンプリファア
ー１３ＣＤを設け、１４Ｄ，１４Ｃのうちの選択された
一方セルアレイの接続ゲートＴＬ又はＴＲのみを開けて
センス動作を行わせる。（ｃ）の実施例では、センスア
ンプリファイアー１３ＣＤのうちの初期センス部分の１
３ＣＤ1 のみを左右のアレイ１４Ｄ，１４Ｃに共通に設
け、ビット線のハイレベルを保証するためのリストア部
分１３ＣＤ2L，１３ＣＤ2Rは左右のセルアレイ１４Ｄ，
１４Ｃに個別に設けた場合を示す。（ｂ）、（ｃ）いず
れの場合も、センスしたデータをシリアルレジスタに転
送するノードＡＡ１は、各センスアンプリファイアーに
ついて１本とすることができると共に、分割動作型に伴
う消費電力低減という効果を得ることができる。
【００３６】
【発明の効果】以上述べたように、本発明によれば、低
抵抗配線材料層を１層追加するという簡単な構成で、１
個のシリアルポートに対応するメモリセルアレイの分割
数を増大することができ、大容量で高速駆動されるビデ
オＲＡＭ等として用い得る装置の低消費電力化及び大容
量化を実現できる。さらに、本発明によれば、第２デー
タ転送線を用い、この第２データ転送線に第２データ転
送ゲートを介してセンスアンプを接続するようにして、
センスアンプからのデータを遠方まで転送可能としたの
で、メモリセルアレイを４以上の複数のセクションセル
アレイに分割しつつも、いずれのセクションセルアレイ
からのデータも第２データ転送線にのせて遠方まで転送
することができ、さらにこの第２データ転送線に例えば
ＳＡＭを設ければ、４以上の複数のセクションセルアレ
イについて共通に１つ宛ＳＡＭを設けるだけで、ＳＡＭ
の機能を満足させることができる。
抵抗配線材料層を１層追加するという簡単な構成で、１
個のシリアルポートに対応するメモリセルアレイの分割
数を増大することができ、大容量で高速駆動されるビデ
オＲＡＭ等として用い得る装置の低消費電力化及び大容
量化を実現できる。さらに、本発明によれば、第２デー
タ転送線を用い、この第２データ転送線に第２データ転
送ゲートを介してセンスアンプを接続するようにして、
センスアンプからのデータを遠方まで転送可能としたの
で、メモリセルアレイを４以上の複数のセクションセル
アレイに分割しつつも、いずれのセクションセルアレイ
からのデータも第２データ転送線にのせて遠方まで転送
することができ、さらにこの第２データ転送線に例えば
ＳＡＭを設ければ、４以上の複数のセクションセルアレ
イについて共通に１つ宛ＳＡＭを設けるだけで、ＳＡＭ
の機能を満足させることができる。
【図１】本発明の一実施例のメモリ装置の概略図。
【図２】図１における１ビット分の詳細例の回路図。
【図３】図１におけるＳＡＭ部の１カラム分の詳細を示
す回路図。
す回路図。
【図４】本発明の他の実施例に係るメモリ装置の概略
図。
図。
【図５】図４における１ビット分の詳細構成例を示す回
路図。
路図。
【図６】本発明のさらに異なる実施例の回路図。
【図７】従来のメモリ装置の一例を示す概略図。
【図８】図７における１ビット分の詳細例を示す回路
図。
図。
【図９】従来のメモリ装置の他の例を示す概略図。
【図１０】図９のＳＡＭ部の１カラム分の詳細例を示す
回路図。
回路図。
１０ ＲＡＭ部 １０Ａ ＲＡＭ部 １０Ｂ ＲＡＭ部 １０Ｃ ＲＡＭ部 １０Ｄ ＲＡＭ部 １１ ＳＡＭ部 １２ カラムデコーダ １２ＡＢ カラムデコーダ １２ＣＤ カラムデコーダ １２ＥＦ カラムデコーダ １３ センスアンプリファイア １３Ａ センスアンプリファイア １３Ｂ センスアンプリファイア １３Ｃ センスアンプリファイア １３Ｄ センスアンプリファイア １３Ｅ センスアンプリファイア １４ セルアレイ １４Ａ セルアレイ １４Ｂ セルアレイ １４Ｃ セルアレイ １４Ｄ セルアレイ １４Ｅ セルアレイ １５ シリアルレジスタ １６ シリアルデコーダ
Claims (11)
- 【請求項１】複数のメモリセルがマトリクス状に配列さ
れて複数のカラム及びロウを作っているメモリセル群を
それぞれ有する４以上の複数のセクションセルアレイ
（１４Ａ，１４Ｂ，……）と、 前記セクションセルアレイ（１４Ａ，１４Ｂ，…）の任
意数毎のものに関連付けして１つ宛設けられたセンスア
ンプ群であって、ある方向に配列された複数のセンスア
ンプ（１３Ａ，１３Ｂ，……）を有し、これらの各セン
スアンプ（１３Ａ，１３Ｂ）は前記関連付けされた任意
数のセクションセルアレイ（１４Ａ，１４Ｂ，……）に
おけるメモリセル群の各カラムに対応している、センス
アンプ群と、 前記各センスアンプ群に対応して設けられたランダムな
第１のデータ転送系路としての第１データ転送線（ＤＱ
ｉ）であって、このセンスアンプ群における前記各セン
スアンプ（１３Ａ，１３Ｂ，…）がそれぞれ第１データ
転送ゲートを介してデータ入力可能に接続された第１デ
ータ転送線と、 第２のデータ転送系路としての複数の第２データ転送線
（Ａ，Ｂ；…）からなるデータ転送線群であって、この
各第２データ転送線（Ａ，Ｂ；…）は各第２データ転送
ゲート（ＴＲＧｉ）を介して前記センスアンプ群の各セ
ンスアンプ（１３Ａ，１３Ｂ，…）にデータ入出力可能
に接続されている、データ転送線群と、データ入出力の
ための各アクセスサイクル時に、１つのセンスアンプ群
に関連付けされた任意数のセクションセルアレイ及び必
要に応じこれに対応するこのセンスアンプ群を活性化
し、このセンスアンプ群における各センスアンプ（１３
Ａ，１３Ｂ，……）と前記データ転送線群における第２
データ転送線との間の前記各第２データ転送ゲート（Ｔ
ＲＧｉ）をデータ転送可能にオンする、制御手段と、 を有することを特徴とする、メモリセルアレイ分割型半
導体記憶装置。 - 【請求項２】前記第２データ転送線（Ａ，Ｂ；…）は、
少なくとも、前記セクションセルアレイ（１４Ａ，１４
Ｂ，…）の上方を通って配線されている、請求項１記載
のメモリセルアレイ分割型半導体記憶装置。 - 【請求項３】前記各第１データ転送ゲートはカラムデコ
ーダ（１２ＡＢ，１２ＣＤ，…）によってオン、オフさ
れ、前記第１データ転送線（ＤＱｉ）はランダムデータ
転送線である、請求項１又は２に記載のメモリセルアレ
イ分割型半導体記憶装置。 - 【請求項４】外部との間でデータをやり取りする入出力
データ線（ＳＱ）をさらに備え、この入出力データ線
（ＳＱ）に対して、前記各第２データ転送線（Ａ，Ｂ；
…）が各第３データ転送ゲートを介して接続されてい
る、請求項１〜３の１つに記載のメモリセルアレイ分割
型半導体記憶装置。 - 【請求項５】前記各第２データ転送線（Ａ，Ｂ；…）に
レジスタ（１５）が設けられている、請求項１〜４の１
つに記載のメモリセルアレイ分割型半導体記憶装置。 - 【請求項６】前記複数の第３データ転送ゲートをオン、
オフする、デコーダ（１６）をさらに備える、請求項１
〜５の１つに記載のメモリセルアレイ分割型半導体記憶
装置。 - 【請求項７】前記デコーダ（１６）はシリアルデコーダ
であり、前記入出力線（ＳＱ）はシリアルデータ線であ
る、請求項６に記載のメモリセルアレイ分割型半導体記
憶装置。 - 【請求項８】１つの前記セクションセルアレイ（１４
Ａ，１４Ｂ，…）に対して１つの前記センスアンプ群が
設けられている、請求項１〜７の１つに記載のメモリセ
ルアレイ分割型半導体記憶装置。 - 【請求項９】複数の前記セクションセルアレイ（１４
Ａ，１４Ｂ，…）に対して１つの前記センスアンプ群が
設けられている、請求項１〜７の１つに記載のメモリセ
ルアレイ分割型半導体記憶装置。 - 【請求項１０】前記センスアンプ群における各センスア
ンプ（１３Ａ，１３Ｂ，…）を初期センスを行う初期セ
ンス部分（１３ＣＤ1 ）と、出力側のハイレベルを保証
するリストア部分（１３ＣＤ2L,2R ）とから構成し、こ
のリストア部分は前記各セクションセルアレイ毎に設
け、前記初期センス部分は複数のセクションセルアレイ
に共通に設けられている、請求項９に記載のメモリセル
アレイ分割型半導体記憶装置。 - 【請求項１１】中央に前記シリアルレジスタ（１５）と
前記シリアルデコーダ（１６）が配置され、その左右
に、複数のセクションセルアレイ（１４Ａ，１４Ｂ，
…）が配置され、一対のセクションセルアレイによりユ
ニットを構成し、各ユニットにおいては一対のセクショ
ンセルアレイ間にカラムデコーダ（１２ＡＢ，１２Ｃ
Ｄ，…）を配置した、請求項７〜１０の１つに記載のメ
モリセルアレイ分割型半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041661A JP2664810B2 (ja) | 1991-03-07 | 1991-03-07 | メモリセルアレイ分割型半導体記憶装置 |
| US07/846,913 US5249165A (en) | 1991-03-07 | 1992-03-06 | Memory cell array divided type multi-port semiconductor memory device |
| KR1019920003705A KR950006303B1 (ko) | 1991-03-07 | 1992-03-06 | 메모리 셀 어레이 분할형 반도체 기억 장치 |
| EP92103887A EP0503504B1 (en) | 1991-03-07 | 1992-03-06 | Memory cell array divided type multi-port semiconductor memory device |
| DE69228399T DE69228399T2 (de) | 1991-03-07 | 1992-03-06 | Speicherzellenmatrix der Multiporthalbleiterspeicheranordnungstype |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041661A JP2664810B2 (ja) | 1991-03-07 | 1991-03-07 | メモリセルアレイ分割型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04278284A JPH04278284A (ja) | 1992-10-02 |
| JP2664810B2 true JP2664810B2 (ja) | 1997-10-22 |
Family
ID=12614568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3041661A Expired - Fee Related JP2664810B2 (ja) | 1991-03-07 | 1991-03-07 | メモリセルアレイ分割型半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5249165A (ja) |
| EP (1) | EP0503504B1 (ja) |
| JP (1) | JP2664810B2 (ja) |
| KR (1) | KR950006303B1 (ja) |
| DE (1) | DE69228399T2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2724932B2 (ja) * | 1991-12-03 | 1998-03-09 | 三菱電機株式会社 | デュアルポートメモリ |
| JP2664843B2 (ja) * | 1992-09-22 | 1997-10-22 | 株式会社東芝 | マルチポートメモリ |
| JP2500740B2 (ja) * | 1993-04-06 | 1996-05-29 | 日本電気株式会社 | デュアルポ―トメモリ |
| JP3253745B2 (ja) * | 1993-04-28 | 2002-02-04 | 富士通株式会社 | 半導体記憶装置 |
| KR960006274B1 (ko) * | 1993-11-17 | 1996-05-13 | 삼성전자주식회사 | 듀얼포트 메모리 장치 |
| JP2937717B2 (ja) * | 1993-11-24 | 1999-08-23 | 株式会社東芝 | メモリ装置 |
| US5742544A (en) | 1994-04-11 | 1998-04-21 | Mosaid Technologies Incorporated | Wide databus architecture |
| JPH0916470A (ja) | 1995-07-03 | 1997-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5748554A (en) * | 1996-12-20 | 1998-05-05 | Rambus, Inc. | Memory and method for sensing sub-groups of memory elements |
| US6259634B1 (en) * | 2000-05-22 | 2001-07-10 | Silicon Access Networks, Inc. | Pseudo dual-port DRAM for simultaneous read/write access |
| US7500075B1 (en) | 2001-04-17 | 2009-03-03 | Rambus Inc. | Mechanism for enabling full data bus utilization without increasing data granularity |
| US6584034B1 (en) * | 2001-04-23 | 2003-06-24 | Aplus Flash Technology Inc. | Flash memory array structure suitable for multiple simultaneous operations |
| US6825841B2 (en) * | 2001-09-07 | 2004-11-30 | Rambus Inc. | Granularity memory column access |
| TW564422B (en) * | 2002-08-09 | 2003-12-01 | Winbond Electronics Corp | Multiple bit-line memory unit and circuit |
| US6794254B1 (en) * | 2003-05-15 | 2004-09-21 | Taiwan Semiconductor Manufacturing Company | Embedded dual-port DRAM process |
| US8190808B2 (en) * | 2004-08-17 | 2012-05-29 | Rambus Inc. | Memory device having staggered memory operations |
| US7280428B2 (en) | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
| US8595459B2 (en) | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
| US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
| JP2008052876A (ja) * | 2006-08-28 | 2008-03-06 | Toshiba Corp | 半導体記憶装置 |
| US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
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|---|---|---|---|---|
| JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
| JPS58147884A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| KR960001106B1 (ko) * | 1986-12-17 | 1996-01-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 메모리 |
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| JPH01241093A (ja) * | 1988-03-22 | 1989-09-26 | Fujitsu Ltd | 半導体記憶装置 |
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-
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- 1991-03-07 JP JP3041661A patent/JP2664810B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-06 KR KR1019920003705A patent/KR950006303B1/ko not_active IP Right Cessation
- 1992-03-06 DE DE69228399T patent/DE69228399T2/de not_active Expired - Fee Related
- 1992-03-06 US US07/846,913 patent/US5249165A/en not_active Expired - Lifetime
- 1992-03-06 EP EP92103887A patent/EP0503504B1/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 日立評論、７０［２］ （１９８８−２） Ｐ．８５−９０ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69228399T2 (de) | 1999-07-15 |
| JPH04278284A (ja) | 1992-10-02 |
| EP0503504A3 (ja) | 1994-01-12 |
| EP0503504A2 (en) | 1992-09-16 |
| KR950006303B1 (ko) | 1995-06-13 |
| EP0503504B1 (en) | 1999-02-10 |
| US5249165A (en) | 1993-09-28 |
| DE69228399D1 (de) | 1999-03-25 |
| KR920018757A (ko) | 1992-10-22 |
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