KR950002168B1 - 메모리셀 어레이 사이에 공유된 용장 워드선을 가진 다이내믹 ram 디바이스 - Google Patents

메모리셀 어레이 사이에 공유된 용장 워드선을 가진 다이내믹 ram 디바이스 Download PDF

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니뽄 덴끼 가부시끼가이샤
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Description

메모리셀 어레이 사이에 공유된 용장 워드선을 가진 다이내믹 RAM 디바이스
제 1 도는 종래의 다이내믹 RAM 디바이스 배열을 도시하는 회로도.
제 2 도는 본 발명에 따른 다이내믹 RAM 디바이스 배열을 도시하는 회로도.
제 3 도는 본 발명에 따른 또다른 다이내믹 RAM 디바이스 배열을 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 단일 반도체 칩 13 : 제어 유니트
14 : 행 선택기 유니트 15 : 행 어드레스 디코더 유니트
16 : 입/출력 데이타 구동기 유니트
본 발명은 다이내믹 RAM 디바이스에 관한 것으로서, 특히 거절을 구조(rescue)하기 위한 다이내믹 RAM 디바이스에 인가된 용장(redundant) 테그놀로지에 관한 것이다.
다이내믹 RAM 디바이스의 집적도는 계속해서 증가되어 왔다. 그러나 다이내믹 RAM 디바이스를 위한 반도체 칩은 제조 산출량을 유지하가 위해 확대되지 않았다. 공유 감지 증폭기 회로는 반도체 칩의 증대에 대해 유효하며, 제 1 도는 공유 감지 증폭기 회로를 갖춘 다이내믹 RAM 디바이스의 대표예를 도시한다. 종래의 다이내믹 RAM 디바이스는 두개의 정규 메모리 셀 어레이 MA1과 MA2를 가지며, 정규 메모리 셀 어레이 MA1과 MA2는 용장 메모리 셀 어레이 RAM1과 RAM2와 연관된다. 용장 메모리 셀 어레이 RMA1와 연관된 정규 메모리 셀 어레이 MA1는 감지 증폭기 회로 SA1 내지 SAn에 대해 용장 메모리 셀 어레이 RMA2와 연관된 정규 메모리 셀 어레이 MA2 반대측에 위치한다. 전달 게이트 어레이 TG1는 감지 증폭기 회로 SA1 내지 SAn와 용장 메모리 셀 어레이 RMA1 사이에 결합되며, 다른 전달 게이트 어레이 TG2는 감지 증폭기 회로 SA1 내지 SAn와 용장 메모리 셀 어레이 RMA2 사이에 제공된다. 전달 게이트 어레이 TG1과 TG2는 감지 증폭기 회로 SA1 내지 SAn를 가진 용장 메모리 셀 어레이 RMA와 RMA2와 제각기 연관된 정규 메모리 셀 어레이 MA1과 MA2를 선택적으로 결합하며, 따라서 감지 증폭기 회로 SA1 내지 SAn는 두 메모리 셀 어레이 MA1과 MA2 사이에 공유된다.
정규 메모리 셀 어레이 MA1는 행렬로 배열된 다수의 메모리 셀 Ma11, Mb11, Ma1n, Mb1n, Ma21, Mb21, Ma2n, Mb2n, Mam1, Mbm1, Mamn 및 Mbmn에 의해 충족된다. 정규 메모리 셀은 1-트랜지스터 1-캐패시터 형태, 즉 하나의 스위칭 트랜지스터와 저장 캐패시터의 직렬 조합 형태이다.
다수의 정규 워드선 WLa1, WLb1, WLa2, WLb2, WLam와 WLbm은 정규 메모리 셀 어레이 MA1의 열과 연관되어 연관된 스위칭 트랜지스터의 게이트 전극과 결합한다. 정규 워드선 WLa1 내지 WLbm은 워드선 구동기 유니트(1a)에 의해 선택적으로 구동되며, 워드선 구동기 유니트 1a는 정규 워드선 WLa1 내지 WLbm을 선택적으로 구동하기 위해 열 어드레스 디코더 유니트(도시하지 않았음)로부터의 디코드 신호에 응답한다.
다수의 비트선 쌍 BLP1 내지 BLPn은 정규 메모리 셀 어레이 MA1의 행에 제공된다. 각각의 비트선 쌍 BLP1 내지 BLPn은 두 행과 연관되고, 비트선 BLa와 BLb는 각 행에서 메모리 셀의 스위칭 트랜지스터의 드레인 노드에 결합된다. 워드선 WLa1 내지 WLbn 중 하나가 활성 레벨에서 구동될 시, 연관된 메모리 셀의 저장 캐패시터는 비트선 BLa 또는 BLb에서 전도되며, 데이타 비트는 메모리 셀에서 판독 출력 또는 기록된다.
정규 메모리 셀 어레이 MA1와 연관된 용장 메모리 셀 어레이 RMA1은 1-트랜지스터 및 1-캐패시터형태의 메모리 셀 RMa1, RMb1, RMan 및 RMbn에 의해 구현되며, 두 용장 워드선 RWLa 및 RWLb는 용장 메모리 셀 어레이와 연관된다. 즉, 용장 워드선 RWLa는 메모리 셀 RMa1 내지 RMan의 스위칭 트랜지스터의 게이트 전극과 결합되고, 용장 워드선 RWLb은 메모리 셀 RMb1 내지 RMbn의 스위칭 트랜지스터의 게이트 전극과 결합된다. 메모리 셀 RMa1/RMb1 내지 RMan/RMbn은 비트선 쌍 BLP1 내지 BLPn과 제각기 연관되고, 비트선 BLa와 BLb는 연관된 메모리 셀 RMa1 내지 RMbn의 스위칭 트랜지스터의 드레인 노드와 결합된다. 용장 워드선 RWLa와 RWLb은 용장 유니트(2a)와 결합되어, 데이타 비트를 유지하지 않는 결함 메모리 셀 접근에 따른 용장 유니트(2a)에 의해 선택적으로 구동된다. 즉, 결함 메모리 셀이 제조자로부터 전달전 시험 동작시 발견하면, 제조자는 용장 유니트(2a)의 결함 메모리 셀에 지정된 열 어드레스를 메모리화하며, 결함 메모리 셀과 결합된 워드선은 메모리화를 통해 용장 워드선 RWLa 및 RWrb 중 하나와 교체된다. 교체후, 결합 메모리 셀이 그의 외부로부터 억세스 되면, 용장 유니트(2a)는 결함 메모리 셀에 지정된 열 어드레스를 식별하고, 열 어드레스 디코더 유니트로부터의 디코드 신호로 워드선 구동기 유니트(1a)를 인에이블되지 않게 한다. 용장 유니트(2a)는 또한 워드선 RWLa 및 RWLb 중 하나를 구동하도록 동작하며, 연관된 메모리 셀 RMa1 내지 RMan 또는 RMb1 내지 RMbn의 저장 캐패시터는 결함 메모리 셀 대신 연관된 비트선 BLa 또는 BLb에 전도된다.
정규 메모리 셀 어레이 MA2는 또한 행렬로 배열된 1-트랜지스터 및 1-캐패시터 형태의 다수 메모리셀 Ma11', Mb11', Ma1n', Mb1n', Ma21', Mb21', Ma2n', Mb2n', Mam1', Mbm1', Mamn' 및 Mbmn'에 의해 구현된다.
일련의 정규 워드선 WLa1', WLb1', WLb1', WLa2, @Lb', WLam' 및 WLm'는 정규 메모리 셀 어레이 MA2의 열과 연관되며, 연관성 스위칭 트랜지스터의 게이트 전극과 결합된다 .정규 워드선 WLa1' 내지 WLbm'는 워드선 구동기 유니트(1b)에 의해 선택적으로 구동되며, 워드선 구동 유니트(1b)는 열 어드레스 디코더 유니트(도시하지 않음)로부터의 디코드 신호에 응답하여 정규 워드선 WLa1' 내지 WLbm'를 선택적으로 구동한다.
다른 일련의 비트선 쌍 BLP1' 내지 BLPn'은 정규 메모리 셀 어레이 MA2의 행에 제공된다. 각각의 비트선 쌍 BLP1' 내지 BLPn'는 두 행과 연관되며, 비트선 BLa' 및 BLb'은 각 행의 메모리 셀의 스위칭 트랜지스터의 드레인 노드와 결합된다. 정규 메모리 셀 어레이 MA2의 열중 하나는 선택된 정규 워드선에 의해 구동되고 데이타 비트는 판독 출력되거나 메모리 셀에 기록된다.
용장 메모리 셀 어레이 RMA2는 또한 1-트랜지스터 및 1-캐패시터 형태의 메모리 셀 RMa1', RMb1', RMan' 및 RMbn'에 의해 구현되며, 두 용장 워드선 RWLa' 및 RWLb'는 용장 메모리 셀 RMA2와 연관된다. 즉, 용장 워드선 RWLa'은 메모리 셀 RMa1' 내지 RMan'의 스위칭 트랜지스터의 게이트 전극과 결합되며, 용장 워드선 RWLb'은 메모리 셀 RMb1' 내지 RMbn'의 스위칭 트랜지스터의 게이트 전극과 결합된다. 메모리 셀 RMa1'/RMb1' 내지 RMan'/RMbn'은 비트선 쌍 BLP1' 내지 BLPn'와 제각기 연관되고 비트선 BLa' 및 BLb'은 연관된 메모리 셀 RMa1' 내지 RMbn'의 스위칭 트랜지스터의 드레인 노드와 결합된다. 용장 워드선 RWLa' 및 RWLb'은 용장 유니트(2b)와 결합되고, 결함 메모리 셀로의 억세스에 따라 용장 유니트(2b)에 의해 선택적으로 구동된다. 즉, 결함 메모리 셀이 정규 메모리 셀 어레이 MA2에서 발견되면, 제조자는 용장 유니트(2b)의 결함 메모리 셀에 지정된 열 어드레스를 메모리화 하고, 결함 메모리 셀과 결합된 워드선은 메모리화를 통해 용장 워드선 RWLa' 및 RWLb' 중 하나와 교체된다. 교체후, 결함 메모리 셀이 그의 외부로부터 억세스되면, 용장 유니트(2b)는 워드선 구동기 유니트(1b)를 열 어드레스 디코더 유니트로부터의 디코드된 신호로 디스에이블하게 만들어, 워드선 RWLa' 및 RWLb'의 하나를 구동하고 연관된 메모리 셀 RMa1' 내지 RMan' 또는 RMb1' 내지 RMbn'의 저장 캐패시터는 결함 메모리 셀 대신에 연관된 비트선 BLa' 또는 BLb'으로 전도된다.
전달 게이트 어레이 TG1 및 TG2는 전달 트랜지스터 Q1과 Q2의 두 병렬 조합으로 구현되며, 전달 트랜지스터 Q1과 Q2의 게이트 전극은 제어 신호선 CTL1과 CTL2을 통해 제어 유니트(3)와 결합된다. 제어 유니트(3)는 내부 어드레스 비트에 응답하고, 제어선 CTL1와 CTL2 중 하나는 감지 증폭기 회로 SA1 내지 SAn과 비트선 쌍 BLP1 내지 BLPn 또는 BLP1' 내지 BLPn'를 결합하기 위하여 활성 레벨에서 구동된다. 감지 증폭기 회로 SA1 내지 SAn는 데이타 비트를 나타내는 차동 전압 레벨을 발생하며, 차동 전압 레벨중 하나는 행 어드레스 디코더 유니트(5)의 제어하에 행 선택기 유니트(5)를 통해 입/출력 데이타 구동기 유니트(6)에 전달되거나, 선택된 전달 게이트 어레이 TG1 또는 TG2를 통해 메모리 셀 어레이 MA1 또는 MA2에 전달된다.
종래의 다이내믹 RAM 디바이스에서 직면하는 문제점은 용장 메모리 셀 어레이 RMA 및 RMA2가 너무 작아 구조(resue)를 증대할 수 없다는 것이다. 예를들어, 비트선 BLa과 결합된 정규 메모리 셀 어레이 MA1의 열중 하나가 결함이 있으면, 메모리 셀 RMA1 내지 RMan은 역할을 하지 못한다. 유사하게, 비트선 BLb과 결합된 정규 메모리 셀 어레이 MA1의 열중 하나가 결함이 있으면, 정규 메모리 셀 어레이 MA1의 메모리 셀은 메모리 셀 RMb1 내지 RMbn과 교체된다. 그러나, 양 라인 BLa 또는 BLB과 결합된 정규 메모리 셀 어레이 MA1의 두 열이 결함이 있으면, 열중 한 어레이는 교체될 수 있으나, 다른 열은 용장 메모리 셀은 갖지 않는다. 다른 정규 메모리 셀 어레이 MA2는 동일 위치의 좌측에 있게 된다.
물론, 용장 워드선의 수가 증대되면, 대부분의 반도체 칩은 완전히 구조된다. 그러나, 대규모 용장 메모리 셀 어레이는 대용량의 면적을 차지하며, 반도체 칩은 용장 테그놀로지를 위해서만 확대된다.
따라서, 본 발명의 목적은 반도체 칩 크기를 희생하지 않고 생산율을 증대하는 다이내믹 RAM 디바이스를 제공하는 것이다.
이러한 목적을 달성키 위해, 본 발명은 다수의 정규 메모리 셀 어레이 사이에서 다수의 용장 메모리 셀 어레이를 공유한다.
본 발명에 따르면, 다음을 포함하여 단일 반도체 칩상에 제조된 다이내믹 RAM 디바이스가 제공된다. 즉, a) 행렬로 배열된 다수의 정규 메모리 셀로 구현된 다수의 정규 메모리 셀 어레이 b) 다수의 정규 메모리 셀 어레이와 연관된 다수의 정규 워드선 그룹, 여기서 각 정규 워드선은 연관된 정규 메모리 셀 어레이의 정규 메모리 셀의 열과 결합된 다수의 정규 워드선을 가진다. c) 다수의 정규 메모리 셀 어레이와 결합하여 제공된 다수의 용장 메모리 셀 어레이, 여기서 각 어레이는 행렬로 배열된 다수의 용장 메모리 셀을 가지며, 정규 메모리 셀의 열은 용장 메모리 셀의 열과 교체 가능하다. d) 다수의 용장 메모리 셀 어레이와 연관된 다수의 용장 워드선 그룹, 여기서 각 워드선 그룹은 연관된 용장 메모리 셀 어레이의 용장 메모리 셀의 열과 결합된 다수의 용장 워드선을 가진다. e) 다수의 정규 메모리 셀 어레이중 하나와 연관되고 정규 메모리 셀 어레이중 상기의 하나의 정규 메모리 셀의 행과 결합된 다수의 제 1 비트선, f) 다수의 정규 메모리 셀 어레이에서 선택한 다른 정규 메모리 셀 어레이와 연관되고 다른 정규 메모리 셀 어레이의 정규 메모리 셀의 행과 결합된 다수의 제 2 비트선, g) 용장 메모리 셀 어레이중 하나의 용장 메모리 셀의 행, 그리고 다수의 용장 메모리 셀 어레이에서 선택한 다른 용장 메모리 셀 어레이의 용장 메모리 셀의 행과 결합한 다수의 데이타선 쌍, h) 용장 메모리 셀 어레이중 상기의 하나가 결합된 다수의 데이타선 쌍의 제 1 단부와 다수의 제 1 비트선 사이에 결합된 제 1 전달 게이트 어레이, i) 다른 용장 메모리 셀 어레이가 결합되는 데이타선 쌍의 제 2 단부와 다수의 제 2 비트선 사이에 결합된 제 2 전달 게이트 어레이, j) 제 1 단부와 제 2 단부 사이의 다수의 데이타선 쌍과 결합된 감지 증폭기 회로, 그리고 k) 온, 오프 상태간 제 1 전달 게이트 어레이와 제 2 전달 게이트 어레이를 시프트하기 위한 제어 유니트를 포함한다.
이후, 본 발명의 보다 상세한 설명을 위해 첨부된 도면을 참조하여 상세히 설명하기로 한다.
[제 1 실시예]
제 2 도에 있어서, 본 발명을 예증하는 다이내믹 RAM 디바이스는 단일 반도체 칩(10)상에 제조되며, 다수의 정규 메모리 셀 어레이를 포함한다. 그러나, 단순화를 위해 두 정규 메모리 셀 어레이 MA11와 MA12 및 연관 유니트와 회로만 도시된다. 설명은 두 정규 메모리 셀 어레이 MA11과 MA12 및 연관 유니트에 대해서만 행해지며, 다른 정규 메모리 셀 어레이와 연관 유니트 및 회로에 대한 설명은 다음 설명과 유사하다.
정규 메모리 셀 어레이 MA11 및 MA12는 용장 메모리 셀 어레이 RMA11 및 RMA12와 제각기 연관된다. 정규 메모리 셀 어레이 MA11는 행렬로 배열된 다수의 정규 메모리 셀 Ma11, Mb11, Ma1n, Mb1n, Ma21, Mb21, Ma2n, Mb2n, Mam1, Mbml, Mamn 및 Mbmn에 의해 구현된다. 정규 메모리 셀 Ma11 내지 Mbmn은 1-트랜지스터, 1-캐패시터 형태이며, 따라서 각각의 정규 메모리 셀 Ma11 내지 Mbmn은 스위칭 트랜지스터와 저장 캐패시터의 직렬 조합으로 구현된다.
다수의 정규 워드선 WLa1, WLb1, WLa2, WLb2, WLam 및 WLbm은 정규 메모리 셀 어레이 MA1의 열과 연관되고, 연관된 정규 메모리 셀의 스위칭 트랜지스터의 게이트 전극과 결합된다. 정규 워드선 WLa1 내지 WLbm은 워드선 구동기 유니트(11a)에 의해 선택적으로 구동되고, 워드선 구동기 유니트(11a)는 열 어드레스 디코더 유니트(도시하지 않음)에 응답하여 정규 워드선 WLa1 내지 WLbm을 선택적으로 구동한다.
다수의 제 1 비트선 쌍 BLP1 내지 BLPn은 정규 메모리 셀 어레이 MA11의 행에 제공된다. 각각의 비트선 쌍 BLP1 내지 BLPn은 두 행과 연관되고, 각 비트선 쌍중 비트선 BLa 및 BLb은 연관된 정규 메모리 셀의 스위칭 트랜지스터의 드레인 노드와 결합된다. 워드선 WLa1 내지 WLbm 중 하나가 활성 레벨에서 구동될 시, 연관된 정규 메모리 셀의 저장 캐패시터는 비트선 BLa 또는 BLb에서 전도되며, 데이타 비트는 판독 출력되거나 정규 메모리 셀에서 기록된다.
정규 메모리 셀 어레이 MA11과 연관된 용장 메모리 셀 어레이 RMA11는 1-트랜지스터 및 1-캐패시터 형태의 용장 메모리 셀 RMa1, RMb1 및 RMan, RMbn에 의해서 구현되고, 두 용장 워드선 RWLa 및 RWLb은 용장 메모리 셀 어레이 RMA1와 연관된다. 즉, 용장 워드선 RWLa은 용장 메모리 셀 RMa1 내지 RMan의 스위칭 트랜지스터의 게이트 전극과 결합되고, 용장 워드선 RWLb은 용장 메모리 셀 RMb1 내지 RMbn의 스위칭 트랜지스터의 게이트 전극과 결합된다.
용장 메모리 셀 RMa1/RMb1 내지 RMan/RMbn은 다수의 데이타선 쌍 DL1 내지 DLn과 연관되며, 데이타선 쌍 DL1 내지 DLn의 데이타선은 연관된 용장 메모리 셀 RMa1 내지 RMbn의 스위칭 트랜지스터의 드레인 노드와 선택적으로 결합된다. 용장 워드선 RWLa 및 RWLb은 용장 유니트(12a)와 결합되고 데이타 비트를 보유하지 않는 결함 메모리 셀로의 억세스에 따라 용장 유니트(12a)에 의해 선택적으로 구동된다. 즉, 결함 메모리 셀이 제조자로부터 전달전 시험 동작시 발견하면, 제조자는 용장 유니트(12a)의 결함 메모리 셀에 지정된 열 어드레스를 메모리화하며, 결함 메모리 셀과 결합된 워드선은 메모리화를 통해 용장 워드선 RWLa 및 RWrb 중 하나와 교체된다. 예를들어 열 어드레스의 메모리화는 퓨즈 소자의 선택 차단을 통해 행해진다. 교체후, 결함 메모리 셀이 그의 외부로부터 억세스되면, 용장 유니트(12a)는 결함 메모리 셀에 지정된 열 어드레스를 식별하고, 열 어드레스 디코더 유니트로부터의 디코드 신호를 워드선 구동기 유니트(11a)를 인에이블되지 않게 한다. 용장 유니트(12a)는 또한 워드선 RWLa 및 RWLb 중 하나를 구동하도록 동작하며, 연관된 용장 메모리 셀 RMa1 내지 RMan 또는 RMb1 내지 RMbn의 저장 캐패시터는 결함 메모리 셀 대신 연관된 데이타선에 전도된다.
정규 메모리 셀 어레이 MA12는 또한 행렬로 배열된 1-트랜지스터 및 1-캐패시터 형태의 다수 정규 메모리 셀 Ma11', Mb11', Ma1n', Mb1n', Ma21', Mb21, Ma2n', Mb2n', Mam1', Mbm1, Mamn' 및 Mbmn'에 의해 구현된다.
일련의 정규 워드선 WLa1', WLb1', WLb1', WLa2', @Lb', WLam' 및 WLm'는 정규 메모리 셀 어레이 MA12의 열과 연관되어 제공되며, 연관된 스위칭 트랜지스터의 게이트 전극과 결합된다. 정규 워드선 WLa1' 내지 WLbm'는 워드선 구동기 유니트(11b)에 의해 선택적으로 구동되며, 워드선 구동기 유니트(11b)는 열 어드레스 디코더 유니트(도시하지 않음)로부터의 디코드 신호에 응답하여 정규 워드선 WLa1' 내지 WLbm'을 선택적으로 구동한다.
일련의 제 2 비트선 쌍 BLP1' 내지 BLPn'은 정규 메모리 셀 어레이 MA12의 행에 제공된다. 각각의 비트선 쌍 BLP1' 내지 BLPn'는 두 행과 연관되며, 비트선 BLa' 및 BLb'은 각 행의 정규 메모리 셀의 스위칭 트랜지스터의 드레인 노드와 결합된다. 정규 메모리 셀 어레이 MA12의 열중 하나는 선택된 정규 워드선에 의해 구동되고 그에 결합된 정규 메모리 셀은 비트선 쌍에 전도된다.
용장 메모리 셀 어레이 RMA2는 또한 1-트랜지스터 및 1-캐패시터 형태의 메모리 셀 RMa1', RMb1', RMan' 및 RMbn'에 의해 구현되며, 두 용장 워드선 RWLa' 및 RWLb'는 용장 메모리 셀 RMA12와 연관된다. 즉, 용장 워드선 RWLa'은 메모리 셀 RMa1' 내지 RMan'의 스위칭 트랜지스터의 게이트 전극과 결합되며, 용장 워드선 RWLb'은 용장 메모리 셀 RMb1' 내지 RMbn'의 스위칭 트랜지스터의 게이트 전극과 결합된다.
용장 메모리 셀 RMa1'/RMb1' 내지 RMan'/RMbn'은 데이타선 쌍 DLP1' 내지 DLPn'와 제각기 연관되고 데이타선 쌍 DLP1 및 DLPn의 데이타선은 연관된 용장 메모리 셀 RMa1' 내지 RMbn'의 스위칭 트랜지스터의 드레인 노드와 결합된다. 용장 워드선 RWLa' 및 RWLb'은 용장 유니트(2b)와 결합되고, 용장 워드선 RWLa' 및 RWLb'와 유사하게 결함 메모리 셀로의 억세스에 따라 용장 유니트(2b)에 의해 선택적으로 구동된다.
이 예에서, 전달 게이트 어레이 TG11 및 TG12는 정규 메모리 셀 어레이 MA11와 용장 메모리 셀 어레이 RMA11 사이에 그리고 정규 메모리 셀 어레이 MA12와 용장 메모리 셀 어레이 RMA12 사이에 제공되고, 전달 게이트 어레이 TG11 및 TG12는 전달 트랜지스터 Q11 및 Q12의 병렬 조합에 의해 구현된다. 전달 트랜지스터 Q11는 비트선 쌍 BLP1 내지 BLPn의 비트선 BLa 및 BLb과 데이타선 쌍 DLP1 내지 DLPn의 데이타선 사이에 결합되며, 전달 트랜지스터 Q12는 비트선 쌍 BLP1' 및 BLPn'의 비트선 BLa' 및 BLb' 사이에 결합된다. 전달 트랜지스터 Q11 및 Q12의 게이트 전극은 제어 신호선 CTL11 및 CTL12을 통해 제어 유니트(13)와 결합된다. 제어 유니트(13)는 내부 어드레스 비트에 응답하고, 제어선 CTL11과 CTL12 중 하나 그리고 두 제어선은 데이타선 쌍 DLP1 내지 DLPn과 비트선 쌍 BLP1 내지 BLPn 및/ 또는 BLP1'을 결합하기 위하여 활성 레벨에서 구동된다.
다수의 감지 증폭기 회로 SA1 내지 SAn는 데이타선 쌍 DLP1 내지 DLPn과 결합되며, 데이타선 쌍 DLP1 내지 DLPn 상에 차등 전압 레벨을 발생한다. 데이타선 쌍 DLP1 내지 DLPn은 또한 행 선택기 유니트(14)와 결합되며, 행 어드레스 디코더 유니트(15)는 선택된 데이타선 쌍상의 차동 전압 레벨중 하나가 행 선택기 유니트(14)를 통해 입/출력 데이타 구동기 유니트(16)에 전달되고, 용장 메모리 셀 RMa1 내지 RMbn 및 RMa1' 내지 RMbn' 중 하나에 직접, 또는 선택한 전달 게이트 어레이 TG11 또는 TG12를 통해 정규 메모리 셀 어레이 MA11 또는 MA12에 전달하기 위하여 내부 행 어드레스 비트에 응답한다.
이와같이 배열된 다이내믹 RAM 디바이스는 다음과 같이 작용한다. 우선, 결함 메모리 셀이 임의의 정규 메모리 셀 어레이 MA11 및 MA12에 결합되지 못하면, 임의의 열 어드레스는 용장 유니트(12a, 12b)에서 메모리화되지 못한다. 따라서, 모든 데이타 비트는 정규 메모리 셀 어레이 MA11 및 MA12에 저장된다. 외부 어드레스 신호가 정규 메모리 셀 Ma11을 지정한다고 가정하면, 워드선 구동기 유니트(11a)는 활성 레벨에서 정규 워드선 WLa1을 구동하며, 제어 유니트(12a)는 제어 신호선 CTL11을 활성 레벨에 이르도록 한다. 동작의 기록 단계에서, 행 선택기 유니트(14)를 통해 입/출력 데이타 버퍼 유니트(16)로부터 공급된 데이타 비트는 감지 증폭기 회로 SA1에 의해 발생되며, 데이타 비트를 나타내는 차동 전압 레벨은 전달 게이트 어레이 TG11를 통해 데이타선 쌍 DLP1으로부터 데이타선 쌍 DLP1에 전달된다. 다이내믹 RAM 디바이스가 동작의 판독 출력 단계로 들어가면, 정규 메모리 셀 Ma11 내지 Ma1n에 저장된 데이타비트는 차동 전압 레벨을 비트선 쌍 BLP1 내지 BLPn 상에 놓으며, 전달 게이트 어레이 TG11는 차동 전압 레벨을 비트선 쌍 BLP1 내지 BLPn에서 데이타선 쌍 DLP1 내지 DLPn으로 전달한다. 전달후 제어 유니트(12a)는 전달 게이트 어레이 TG11를 오프로 하고, 감지 증폭기 회로 SA1 내지 SAn는 데이타선 쌍 DLP1 내지 DLPn 상에 차동 전압 레벨을 발생한다. 감지 증폭기 회로 SA1 내지 SAn는 비트선 쌍 BLP1 내지 BLPn 및 BLP1' 내지 BLPn'으로부터 분리되어 있기 때문에 감지 증폭기 회로 SA1 내지 SAn은 비교적 적은 기생 용량을 구동하리라고 기대되며 이에따라 증폭을 완성한다. 행 어드레스 디코더 유니트(15)로 행 선택기 유니트(14)는 입/출력 데이타 버퍼 유니트(16)에서 데이타선 쌍 DLP1과 결합하게 되며 정규 메모리 셀 Ma11에서 판독 출력된 데이타 비트는 다이내믹 RAM 디바이스의 외부에 공급된다.
외부 어드레스 신호가 정규 메모리 셀 어레이 MA12의 정규 메모리 셀을 표시하는 것이면, 제어 유니트(113)와 행 어드레스 디코더 유니트(15)는 비트선 쌍 BLP1' 내지 BLPn'중 하나를 연관된 데이타선 쌍을 통해 입/출력 데이타 버퍼 유니트(16)로 전달한다. 이후, 반복을 피하기 위해 또다른 설명은 하지 않는다.
정규 메모리 셀 Ma11 및 Ma11'이 결함이 있으면, 결함 메모리 셀 Ma11 및 Ma11'에 지정된 열 어드레스는 용장 유니트(12a 및 12b)에서 메모리된다. 외부 어드레스 신호가 결함 메모리 셀 Ma11 또는 Ma11'을 나타내면, 제어 유니트(13)는 전달 게이트 어레이 TG11 및 TG12를 오프 상태로 한다. 용장 유니트(12a 또는 12b)는 열 어드레스를 식별하여, 워드선 구동기 유니트(11a 또는 11b)를 인에이블하지 않는다. 용장 유니트(12a 또는 12b)는 용장 워드선 RWLa 또는 RWLa'를 구동하기 위하여 더 이상 동작치 않으며, 용장 메모리 셀 RMa1 내지 RMan 또는 RMan' 내지 RMa1'은 데이타선 쌍 DLP1 내지 DLPn과 결합된다. 다이내믹 RAM 디바이스가 기록 단계에 있으면, 입/출력 데이타 버퍼 유니트(16)로부터 공급된 데이타 비트는 결함 메모리 셀 Ma11 또는 Ma11' 대신에 용장 메모리 셀 RMa1 또는 RMa1'에서 기록된다. 한편, 다이내믹 RAM 디바이스가 동작의 판독 출력 단계에 있다면, 용장 메모리 셀 RMa1 내지 RMan 또는 RMa1' 내지 RMan'에 저장된 데이타 비트는 데이타선 쌍 DLP1 내지 DLPn에 차동 전압 레벨을 발생하며, 이 차동 전압 레벨은 감지 증폭기 회로 SA1 내지 SAn에 의해 발생된다. 행 선택기(14)는 입/출력 데이타 버퍼 유니트(16)의 데이타선 쌍 DLP1에 차동 전압 레벨을 발생하며, 용장 메모리 셀 RMa1 또는 RMa1'에 저장된 데이타 비트를 나타내는 출력 데이타 신호는 외부에 공급된다.
정규 메모리 셀 MA11 및 Ma21이 결함이 있으면, 종래의 다이내믹 RAM 디바이스는 이 상황을 거의 대처하지 못하였다. 그러나 본 발명에 따른 다이내믹 RAM 디바이스는 용장 유니트(12a, 12b)의 결함 메모리 셀 Ma11 및 Ma21에 지정된 열 어드레스를 메모리화한다. 외부 어드레스 신호가 결함 메모리 셀 Ma11 또는 Ma12를 나타내면, 제어 유니트(13)는 또한 전달 게이트 어레이 TG11 및 TG12을 오프 상태로 한다. 용장 유니트(12a 또는 12b)는 열 어드레스를 식별하여, 워드선 구동기 유니트(11a 또는 11b)를 식별한다. 용장 유니트(12a 또는 12b)는 용장 워드선 RWLa 또는 RWLa'를 구동하도록 동작하며, 용장 메모리 셀 RMa1 내지 RMan 또는 RMa1' 내지 RMan'은 데이타선 쌍 DLP1 내지 DLPn과 결합된다. 다이내믹 RAM 디바이스가 기록 단계에 있으면, 입/출력 데이타 버퍼 유니트(16)로부터 공급된 데이타 비트는 결함 메모리 셀 Ma11 또는 Ma12 대신에 용장 메모리 셀 RMa1 또는 RMa1'에서 기록된다. 한편, 다이내믹 RAM 디바이스가 동작의 판독 출력 단계에 들어가면, 용장 메모리 셀 RMa1 내지 RMan 또는 RMa1' 내지 RMan'에 저장된 데이타 비트는 데이타선 쌍 DLP1 내지 DLPn에 차동 전압 레벨을 발생하며, 이 차동 전압 레벨은 감지 증폭기 회로 SA1 내지 SAn에 의해 발생된다. 행 선택기(14)는 입/출력 데이타 버퍼 유니트(16)의 데이타선 쌍 DLP1에 차동 전압 레벨을 발생하며, 용장 메모리 셀 RMa1 또는 RMa1'에 저장된 데이타 비트를 나타내는 출력 데이타 신호는 외부에 공급된다.
전술한 설명으로부터 알 수 있는 바와 같이, 본 발명에 따른 다이내믹 RAM 디바이스는 정규 메모리 셀 어레이에서 결함 메모리 셀로 용장 메모리 셀을 교체할 수 있으며, 열악한 제품이 거절로부터 구조된다. 이로서 생산율이 증대된다.
[제 2 실시예]
제 3 도에 있어서, 본 발명에 따른 또다른 다이내믹 RAM 디바이스가 예증된다. 제 3 도는 정규 메모리 셀 어레이 MA21와 연관된 비트선 쌍 BLP11과 다른 정규 메모리 셀 어레이 MA22와 연관된 비트선 쌍 BLP11'을 도시한다. 그러나 제 2 실시예의 다이내믹 RAM 디바이스는 다른 메모리 셀 어레이와 병렬 회로를 구비한다.
제 1 실시예와 제 2 실시예의 차이는 감지 증폭기 회로와 결합된 비트선에 있다. 제 1 실시예에 있어서, 비트선 쌍 BLP1 내지 BLPn 또는 BLP1' 내지 BLPn'이 연관된 감지 증폭기 회로를 연관된 데이타선 쌍을 통해 결합된다. 그러나 제 3 도에 도시한 다이내믹 RAM 디바이스는 비트선 쌍 BLP11의 비트선 BLc 및 BLd 중 하나와 비트선 쌍 BLP11'의 비트선 BLe 및 BLf중 하나를 연관된 감지 증폭기 회로 SA11와 결합하며, 전달 게이트 어레이 TG21 및 TG22는 제어 신호선 CTLP1 및 CTLP1'의 쌍에 의해 게이트된다. 제어 신호선의 각 쌍은 비트선 쌍 BLP11 및 BLP11'으로부터 비트선 BLc/BLf 또는 BLd/BLe을 선택하기 위하여 그의 상보(complementary) 신호와 제어 신호를 전파한다. 전달 게이트 어레이 TG21 및 TG22는 정규 메모리 셀 어레이 MA21 및 MA22와 용장 메모리 셀 어레이 RMA21 및 RMA22 사이에 제공되며, 데이타선 DL11 및 CDL11은 전달 게이트 어레이 TG21 및 TG22와 감지 증폭기 회로 SA11 사이에 결합된다. 그러므로, 제 1 실시예의 잇점은 또한 제 2 실시예를 구현하는 다이내믹 RAM 디바이스에 의해 성취된다. 구성 요소 셀 및 선은 상세한 설명없이 제 1 실시예에서 사용된 동일 참조부호를 붙였다.
본 발명의 특정 실시예가 도시되고 설명되었지만, 각종 변형 및 수정이 본 발명의 사상 및 범위를 유리함이 없이 행해질 수 있음은 당업자에게는 분명한 것이다. 예를들어, 각각의 용장 메모리 셀 어레이는 2n 용장 메모리 셀 이상을 가질 수 있다. 또한 주변 장치 및 회로가 상이한 방식으로 결합될 수 있다.

Claims (5)

  1. a) 행렬로 배열된 다수의 정규 메모리 셀(Ma11 내지 Mbmn/Ma11' 내지 Mbmn')로 구현된 다수의 정규 메모리 셀 어레이(MA11/MA12; MA21/MA22)와, b) 상기 다수의 정규 메모리 셀 어레이와 연관된 다수의 정규 워드선 그룹(WLa1 내지 WLbm/WLa1' 내지 WLbm')에서 각 정규 워드선은 상기 연관된 정규 메모리 셀 어레이의 상기 정규 메모리 셀의 열과 결합된 다수의 정규 워드선을 가지는 상기 다수의 정규 워드선 그룹과, c) 상기 다수의 정규 메모리 셀 어레이와 결합하여 제공된 다수의 용장 메모리 셀 어레이(RMA11/RMA12; RMA21/RMA22)에서, 각 어레이는 행렬로 배열된 다수의 용장 메모리 셀(RMa1 내지 RMbn; RMa1' 내지 RMbn')을 가지며, 상기 정규 메모리 셀의 열은 상기 용장 메모리 셀의 열과, 교체 가능한 상기 다수의 용장 메모리 셀 어레이와, d) 상기 다수의 용장 메모리 셀 어레이와 연관된 다수의 용장 워드선 그룹(RWLa 내지 RWLb/RWLa' 내지 RWLb')에서 각 워드선 그룹은 연관된 용장 메모리 셀 어레이의 용장 메모리 셀의 열과 결합된 다수의 용장 워드선을 가지는 상기 다수의 용장 워드선 그룹과, e) 상기 다수의 정규 메모리 셀 어레이(MA11; MA21)중 하나와 연관되고 정규 메모리 셀 어레이중 상기 하나의 정규 메모리 셀의 행과 결합된 다수의 제 1 비트선(BLa/BLb; BLc/BLd)과, f) 상기 다수의 정규 메모리 셀 어레이에서 선택된 다른 정규 메모리 셀 어레이(MA12; MA22)와 연관되고 상기 다른 정규 메모리 셀 어레이의 상기 정규 메모리 셀의 행과 결합된 다수의 제 2 비트선(BLa'/BLb'; BLe/BLf)과, g) 상기 용장 메모리 셀 어레이중 하나의 상기 용장 메모리 셀의 행, 그리고 상기 다수의 용장 메모리 셀 어레이에서 선택한 다른 용장 메모리 셀 어레이의 상기 용장 메모리 셀의 행과 결합한 다수의 데이타선 쌍(DLP1 내지 DLPn ; DL11/CDL11)과, h) 다수의 게이트 제어 신호(CTL11/CTL12; CTLP1/CTLP')를 발생하도록 동작하는 제어 유니트(13)를 포함하는 단일 반도체 칩(10)상에 제조된 다이내믹 RAM 디바이스에 있어서, i) 제 1 전달 게이트 어레이(TG11; TG21)는 상기 다수의 게이트 제어 신호중 하나에 응답하고, 상기 용장 메모리 셀 어레이중 상기 하나가 결합되는 상기 다수의 제 1 비트선과 상기 다수의 데이타선 쌍의 제 1 단부 사이에 결합되며, j) 제 2 전달 게이트 어레이(TG12; TG22)는 다른 상기 다수의 게이트 제어 신호에 응답하고, 상기 다른 용장 메모리 셀 어레이가 결합되는 상기 다수의 제 2 비트선과 상기 데이타선 쌍의 제 2 단부 사이에 결합되며, k) 감지 증폭기 회로(SA1 내지 SAn ; SA11)는 상기 제 1 단부와 상기 제 2 단부 사이에서 상기 다수의 데이타선 쌍과 결합되는 것을 특징으로 하 는 다이내믹 RAM 디바이스.
  2. 제 1 항에 있어서, 다수의 용장 유니트는 상기 다수의 용장 워드선 그룹과 결합되고, 각각의 용장 유니트는 상기 연관된 워드선 그룹의 용장 워드선을 구동하기 위하여 선택적으로 동작하며, 제1 및 제 2 용장 유니트(12a/12b)를 포함하는 상기 다수의 용장 유니트는 상기 용장 메모리 셀 어레이와 상기 다른 용장 메모리 셀 어레이중 상기 하나와 결합되며, 각각의 상기 제1 및 제 2 용장 유니트는 상기 다수의 제 1 비트선과 상기 다수의 제 2 비트선과 결합된 상기 정규 메모리 셀 어레이(MA11/MA12)와 연관되는 상기 정규 워드선에서 선택한 정규 워드선에 지정된 열 어드레스를 저장할 수 있는 것을 특징으로 하는 다이내믹 RAM 디바이스.
  3. 제 2 항에 있어서, 상기 제어 유니트는 상기 제1 및 제 2 용장 유니트중 하나가 상기 다수의 용장 메모리 셀 어레이 및 상기 다른 용장 메모리 셀 어레이와 결합된 상기 용장 워드선중 하나를 구동할시 상기 제1 및 제 2 전달 게이트 어레이를 동시에 오프 상태로 동작하는 것을 특징으로 하는 다이내믹 RAM 디바이스.
  4. 제 3 항에 있어서, 상기 다수의 제 1 비트선(BLa/BLb)의 두 제 1 비트선은 제 1 비트선 쌍(BLP1 내지 BLPn)을 제공하기 위하여 서로 쌍으로 되며, 상기 다수의 제 2 비트선(BLa'/BLb')의 두 제 2 비트선은 다수의 제 2 비트선 쌍(BLP' 내지 BLPn')을 제공하기 위하여 서로 쌍으로 되고, 상기 다수의 제 1 비트선 쌍 또는 상기 다수의 제 2 비트선 쌍이 상기 다수의 데이타선 쌍과 접속되는 것을 특징으로 하는 다이내믹 RAM 디바이스.
  5. 제 3 항에 있어서, 각각의 상기 데이타선 쌍(DL11/CDL11)은 상기 제 1 전달 게이트 어레이를 통해 상기 다수의 제 1 비트선(BLc/BLd)중 하나와 상기 제 2 전달 게이트 어레이를 통해 상기 다수의 제 2 비트선(BLe/BLd)중 하나와 결합되는 것을 특징으로 하는 다이내믹 RAM 디바이스.
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