JP4570356B2

JP4570356B2 - オープンディジットアレイ用のセンスアンプおよびアーキテクチャ

Info

Publication number: JP4570356B2
Application number: JP2003504408A
Authority: JP
Inventors: シェレックジョン
Original assignee: マイクロンテクノロジー，インク．
Priority date: 2001-06-08
Filing date: 2002-06-10
Publication date: 2010-10-27
Anticipated expiration: 2022-06-10
Also published as: WO2002101748A3; US20030031070A1; US20020186607A1; WO2002101748A2; CN1568523A; KR20040041097A; AU2002312355A1; JP2005503663A; KR100552103B1; EP1415303A2; US6838337B2; CN100476988C; US6721221B2

Description

本発明は一般に、メモリアレイアーキテクチャを利用したシステムに関する。詳細には本発明は、改良型のセンスアンプアーキテクチャのためのシステムおよび方法に関する。

電子システムは一般に、メモリデバイスが動作している間、データを記憶する。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、このようなシステムのデータ記憶装置として非常にポピュラーである。ＤＲＡＭは基本的に、２値形式のデータ（例えば「１」または「０」）を多数のセルに記憶する集積回路である。データは、セルの中に置かれたキャパシタ上の電荷として記憶される。一般に、ハイ論理レベルは電源電圧にほぼ等しく、ロー論理レベルはグランド電位にほぼ等しい。

従来のＤＲＡＭセルは、個々のセルのアドレスを指定し、そのセルにアクセスできるよう、アレイとして配置されている。アレイは、セルの行および列と考えることができる。それぞれの行は、その行のセルを共通の制御信号で相互に接続するワード線を含む。同様に、それぞれの列は、それぞれの行の高々１つのセルに結合したディジット線を含む。したがって、ワード線およびディジット線を制御して、アレイのそれぞれのセルに個別にアクセスすることができる。

セルからデータを読み取るためには、そのセルに結合されたワード線を選択することによってそのセルのキャパシタにアクセスする。選択したセルのディジット線と対をなす相補的なディジット線を平衡電圧と平衡させる。この平衡電圧（Ｖｅｑ）は一般に、ハイＶｃｃ論理レベルとローＶｓｓ（一般にグランド電位）論理レベルの中間にある。したがって従来、これらのディジット線は、電源電圧の１／２、すなわちＶＣＣ／２と平衡する。選択したセルのワード線をアクティベートすると、選択したセルのキャパシタは、蓄積された電圧をディジット線上へディスチャージし、したがってそのディジット線の電圧が変化する。

図１を参照する。センスアンプ１１０は、対をなすディジット線間への電位差を検出し、これを増幅する。センスアンプ１１０は一般に主要な２つの構成要素、ｎセンスアンプおよびｐセンスアンプを含む。図１に示すとおり、ｎセンスアンプは、互いに結合した一対のｎチャネルトランジスタ２３０、２３２を含む。トランジスタ２３０、２３２のゲートは、ディジット線１０２，１０４、または１０６，１０８に結合することができる。したがって、読取り操作時、ｎチャネルトランジスタ２３０、２３２は最初、ディジット線１０２，１０４、または１０６，１０８上の平衡電圧によって駆動される。ｎセンスアンプは、ローディジット線をグランド電位に駆動するのに使用される。ｐセンスアンプは、互いに結合した一対のｐチャネルトランジスタ２３４、２３６を含み、ハイディジット線を電源電圧に駆動するのに使用される。

このアレイの入出力デバイス、一般にｎチャネルトランジスタ２４０、２４２は、選択したセルのディジット線１０２、１０４または１０６、１０８の電圧を、入出力線２４４、２４６に渡して、例えばＤＲＡＭに結合したコンピュータまたは他の電子システムのプロセッサと通信する。書込み操作では、アレイの入出力デバイス２４０、２４２が、入出力線２４４、２４６からディジット線１０２、１０４、１０６、１０８にデータを渡して、選択したセルのキャパシタにデータを記憶する。

メモリデバイスのこれらの構成要素は従来、それぞれ集積回路の一部として形成される。集積回路の領域をより効果的に使用するために、メモリアレイはサブアレイを含むことができ、サブアレイは、サブアレイ間でセンスアンプ回路を共用することができる。このようなメモリデバイスでは、サブアレイが、一般にｎチャネルトランジスタである分離トランジスタ２０２、２０４、２０６、２０８を介してセンスアンプ１１０に結合される。ｎチャネル分離トランジスタ２０２、２０４、２０６、２０８はセンスアンプ１１０を、ディジット線１０６，１０８、または１０２，１０４に選択的に結合して、当技術分野で周知のとおりにデータ読取りまたは書込み操作を実行する。

図２に、上記の共用センスアンプの配置をより高いレベルで示す。この配置は一般に、インタリーブ折り返し方式（interleaved folded scheme）と呼ばれる。この方式では、ディジット対（例えば２本のディジット線）がインタリーブされ、１つのサブアレイ１１２、１１４の中を互いに隣りあって走る。それぞれのディジット対は、センスアンプ１１０によって読み書きされる真（true）および補（complement）の組合せを形成する。ディジット対、例えば１０２、１０４のそれぞれのディジット線、例えば１０２は、サブアレイのメモリセルに結合されており、それぞれのセルは、アクセストランジスタを介してディジット線に接続されたキャパシタを含む。図１および２を参照すると、ディジット対１０２、１０４は、一対の分離トランジスタ２０６、２０８によってセンスアンプ１１０に接続されている。さらに、別のサブアレイ１１４の別のディジット対１０６、１０８が、選択された同じアンプ１１０を共用している。ディジット対１０２、１０４のセンシングの間、ディジット対１０６、１０８は分離トランジスタ２０２、２０４によってセンスアンプ１１０から分離される。図１に示すとおり、この分離は例えば、センスアンプ１１０とディジット対１０６、１０８との間にある一対の分離トランジスタ２０２、２０４をオフにすることによって達成される。インタリーブ折り返し方式では、１つのセンスアンプが、隣接するアレイの４本のディジット線のスペースにフィットする必要がある。このインタリーブ折り返しディジット線方式は、このような方式とともに一般に使用されている８Ｆ^**２型のメモリセルでよく機能する。８Ｆ^**２という名称は、それぞれのメモリセルが占有する領域を業界標準「Ｆユニット」に特有の表現で表している。

知られている別のメモリセル配置は６Ｆ^**２セルとして知られている。６Ｆ^**２セルは８Ｆ^**２セルとは違い、インタリーブ折り返し方式においてセンスアンプ１１０が、８Ｆ^**２セルで使用される４本のディジット線のスペースではなしに、２本のディジット線の幅にフィトしなければならない。６Ｆ^**２メモリセルは、図１に示したものと同じセンスアンプレイアウトとともに利用することができるが、これには、極めて厳格なデザインルールまたは追加の相互接続が必要となる可能性がある。

したがって、６Ｆ^**２メモリセルにより適合した、より効率的なセンスアンプ方式のレイアウトが求められている。

本発明は、６Ｆ^**２メモリセルとともに使用するセンスアンプレイアウトに関する。このレイアウトは、それぞれのサブアレイから供給されるディジット線がセンスアンプを共有しないオープンディジットアーキテクチャを使用する。このオープンディジットアーキテクチャは、ディジット線に対して垂直方向に長手方向を有するセンスアンプを利用する。このレイアウトは、６Ｆ^**２メモリセルを使用した効率的なメモリアレイシステムを可能にし、６Ｆ^**２メモリセルにインタリーブ折り返し方式を実装する複雑さを回避する。

本発明の上記の利点および特徴ならびに他の利点および特徴は、添付図面を参照した以下に示す例示的な実施形態の詳細な説明からより明白となろう。

次に図面を参照する。同じ参照符号は同じ要素を表す。図３に、オープンディジットアレイセンスアンプ配置を使用したメモリデバイス５００の概略回路図を示す。センスアンプ１１０の長手方向（図４では水平に走っている）は、ディジット線１０２、１０４が延びる方向（図４では縦に延びている）に対して垂直である。複数のディジット線を介して同じセンスアンプ１１０に複数のメモリサブアレイが結合されることはない（すなわちセンスアンプ１１０は共用されない）ため、図１および２に示した従来の配置とは違い分離トランジスタは必要ない。図５に示すとおり、センスアンプ１１０が実行する比較に対して使用される２本のディジット線１０２、１０４は、センスアンプ１１０の両側の異なる２つのサブアレイからとられる。分離トランジスタ２０２、２０４、２０６、２０８（図１）は必要ないが、本発明の趣旨または範囲から逸脱することなく分離トランジスタを含めることができることを理解されたい。

図３を参照する。ディジット線１０２、１０４の等化（equalization）は、これらのディジット線を２つのｎチャネルトランジスタ２９０、２９２の共通ノードＣＯＭ５８４に接続することによって達成される。ｎチャネルトランジスタ２９０、２９２を同時に使用可能または使用不可にするノードＬＥＱ２９４の電圧を制御することによって、トランジスタ２９０、２９２を同時にオンにして、共通ノードＣＯＭ５８４のところでディジット線１０２、１０４を結合し、それによってこれらのディジット線を等化することができる。ディジット線１０２と１０４にはＶＣＣに等しい電位差があるので、共通ノードＣＯＭ５８４の電位はＶＣＣ／２となる。共通ノードＣＯＭ５８４をＶＣＣ／２に維持するため、（例えばＶＣＣ／２の）電圧源ＤＶＣ／２が、電源電圧要素、例えば図３に示すＶｃｃｐトランジスタ５９０を介して結合される。しかし、Ｖｃｃｐトランジスタ５９０は必須ではないこと、ならびに他の電源電圧要素、例えば抵抗器、複数の抵抗器、複数のトランジスタ、抵抗器とトランジスタの組合せ、あるいは当技術分野で知られている他のデバイスまたは組合せを、図示のＶｃｃｐトランジスタ５９０の代わりに、またはＶｃｃｐトランジスタ５９０と組み合わせて使用することができることを理解されたい。この構成の１つの利点は、複数のディジット線を互いに対して追加的に等化する（例えば短絡する）場合に、複数のディジット線を所望の電圧（例えばＶＣＣ／２）に維持するのに、電源電圧要素（例えばＶｃｃｐトランジスタ５９０）が１つだけで済むことである。

図４に、単純にするため単一のセンスアンプ１１０を示す。しかし実際には、メモリデバイス５００のアクセスおよび制御のために、図５に示すように、複数の図４の回路が使用されることを理解されたい。これらの回路はそれぞれ、選択されたワード線上で１つのデータビットを読み／書きする。例えば４ビットデータ配置では、図３に示したタイプの４つのセンスアンプ１１０が造られ、ＲＮＬ＿、ＡＣＴ、ＣＳ、ＣＯＭおよびＬＥＱ信号を共用する。

センスアンプ１１０は、ディジット線１０２、１０４に対して垂直に配置されるので、ディジット線１０２、１０４に平行な追加の相互接続スペースが使用可能となる。この追加の相互接続スペースを、制御信号、パワーストラッピング（power strapping）または他のデバイスの局所的な相互接続に使用することができる。

図４は、図３に示したメモリデバイス５００の部分５００′の物理レイアウトの平面図である。先に述べたとおりこのレイアウトは、センスアンプ１１０が、ディジット線１０２、１０４が延びる方向に対して垂直な方向を向いたオープンセンスアンプ配置を使用する。図４の回路のセンスアンプ１１０は、図３に示したセンスアンプ１１０と電気的に等価である。センスアンプ１１０は、２つのｎチャネルトランジスタ２３０、２３２および２つのｐチャネルトランジスタ２３４、２３６を含み、図４の水平方向に長手方向を有する。ディジット線１０２、１０４はそれぞれ図４の上部および下部から入り、センスアンプ１１０の長手方向に対して垂直な方向（図４の垂直方向）に走る。ｐチャネルトランジスタ２３４、２３６とｎチャネルトランジスタ２３２、２３０との間の相互接続線４１４、４１０は、センスアンプ１１０の長手方向に平行な方向（図４の水平方向）に、したがってディジット線１０２、１０４が延びる方向に垂直な方向に延びている。その結果、ディジット線１０２、１０４をそれぞれ、相互接続線４１４、４１０に沿った複数の位置で接続することができ、相当な設計柔軟性が得られる。ｎウェル５０２は、ｐチャネルトランジスタ２３４、２３６のソース／ドレイン領域を形成する活性領域５０４を含む。同様に、活性領域５０６は、ｎチャネルトランジスタ２３０、２３２のソース／ドレイン領域を形成する。トランジスタ２９０、２９２は、ｎチャネルトランジスタ２３０、２３２のソース／ドレイン領域とノードＣＯＭ（例えば図３のノード５８４）の間に示されており、等化時にディジット線１０２、１０４を選択的に結合する。単純にするため、図４では、入出力デバイス２４０、２４２（図３）、および電源電圧要素、例えばＶｃｃｐトランジスタ５９０（図３）が省略されている。

図７および８に、本発明の例示的な他の実施形態に従って構築されたメモリデバイス８００を示す。図７を参照すると、デバイス８００は、２つのｎチャネルトランジスタ２３０と２３２の間に等化デバイス８０２を配置する。その際、デバイスは、等化目的に複数のトランジスタ２９０、２９２およびノードＣＯＭ５８４（図４）を使用することを必要としない。ディジット線１０２、１０４は、ＬＥＱ信号によって制御された等化デバイス８０２によって等化することができる。さらに、図７に示すように電源電圧要素、例えばＶｃｃｐトランジスタ５９０を介して接続された（例えばＶＣＣ／２の）電圧源ＤＶＣ／２を使用して、等化の間、ディジット線１０２、１０４を所望の電圧、例えばＶＣＣ／２に維持することができる。先に述べたとおり、この構成の１つの利点は、複数のディジット線を互いに対して追加的に等化する（例えば短絡する）場合に、複数のディジット線を所望の電圧（例えばＶＣＣ／２）に維持するのに、電源電圧要素（例えばＶｃｃｐトランジスタ５９０）が１つだけで済むことである。やはり先に述べたとおり、電源電圧要素としてのＶｃｃｐトランジスタ５９０は必須ではなく、これを例えば抵抗器、複数の抵抗器、複数のトランジスタ、これらの組合せ、あるいは当技術分野で知られている他のデバイスまたは組合せとすることもできる。

図８は、図７に示したメモリデバイス８００の部分８００′の物理レイアウトの平面図を示している。図８に示した図７の部分８００′は、ディジット線１０２、１０４、センスアンプ１１０および等化デバイス８０２を含む。等化デバイス８０２は、ディジット線１０２、１０４に結合された相互接続線４１０と４１４の間に置かれており、等化時のディジット線１０２、１０４の選択的接続のために周縁でＬＥＱに結合される。この場合もやはり、ｎウェル５０２は、ｐチャネルトランジスタ２３４、２３６のソース／ドレイン領域を形成する活性領域５０４を含む。同様に、活性領域５０６は、ｎチャネルトランジスタ２３０、２３２および等化デバイス８０２のソース／ドレイン領域を形成する。

図６に、図３〜５および７〜８に関して説明し、示したセンスアンプ配置を含むＲＡＭデバイス７０８を使用することができる単純化されたプロセッサシステム７００を示す。プロセッサシステム７００は、中央処理装置（ＣＰＵ）７１２、ＲＡＭメモリデバイス７０８およびＲＯＭメモリデバイス７１０を含み、さらに、入出力（Ｉ／Ｏ）デバイス７０４、７０６、ディスクドライブ７１４およびＣＤＲＯＭドライブ７１６を含むことができる。上記の構成要素は全てバス７１８上で互いに情報をやりとりする。ＲＡＭメモリデバイス７０８とＣＰＵ７１２は単一のチップ上に集積することもできる。

６Ｆ^**２メモリセル配置を有するアレイに対して有益なものとして本発明を説明してきたが、本発明は、８Ｆ^**２メモリアレイおよび他のメモリアレイに対して使用することもできる。

したがって、以上の説明は、本発明の例示を意図したものであって、本発明の限定を意図したものではないことを理解されたい。当業者には、本明細書に記載し図示した構造の多くの変形、修正および置換が明白であろう。本発明は、記載し、図示した実施形態の詳細によって限定されるものではなく、添付の請求項の範囲によってのみ限定される。

共用センスアンプのインタリーブ折り返しディジット線レイアウトを使用したメモリデバイスの概略図である。インタリーブ折り返しディジット線レイアウトによる共用センスアンプおよび複数のディジット線の概略図である。ディジット線がセンスアンプの長手方向に対して垂直に走るオープンディジットアレイセンスアンプ配置を含む、本発明の例示的な一実施形態に従って造られたメモリデバイスの接続図である。図３に示したメモリデバイスの一部分の一レイアウトを示す図である。本発明の例示的な他の実施形態に基づくオープンディジットアーキテクチャを示す図である。本発明の例示的な他の実施形態に基づくオープンディジットアレイセンスアンプ配置を含むメモリデバイスを使用したプロセッサシステムを示す図である。本発明の例示的な他の実施形態に従って造られたメモリデバイスの一部分の接続図である。図７に示したメモリデバイスの一部分の一レイアウトを示す図である。

Claims

基板上に造られた、第１の方向を有する少なくとも１つのセンスアンプを備えた集積回路メモリデバイスであって、
前記少なくとも１つのセンスアンプが、
ｐチャネルトランジスタ及びｎチャネルトランジスタの一方である第１及び第２のトランジスタ、
ｐチャネルトランジスタ及びｎチャネルトランジスタの他方である第３及び第４のトランジスタ、
前記第１のトランジスタのドレインを前記第３のトランジスタのドレインと結合する第１の相互接続線、
前記第２のトランジスタのドレインを前記第４のトランジスタのドレインと結合する第２の相互接続線、及び、
前記第１の方向と互いに垂直な第２の方向を有する第１及び第２のディジット線であって、前記第１及び第２の相互接続線に続線される第１及び第２のディジット線を備え、並びに、
前記第１及び第２のディジット線に対して一方の側に前記第１及び第２のトランジスタ及びイコライズ回路が位置し、反対側に前記第３及び第４のトランジスタが位置する
ことを特徴とする集積回路メモリデバイス。
請求項１に記載の集積回路メモリデバイスにおいて、
前記第１及び第２のトランジスタがｎチャネルトランジスタであり、前記第３及び第４のトランジスタがｐチャネルトランジスタであることを特徴とする集積回路メモリデバイス。
請求項１に記載の集積回路メモリデバイスにおいて、
夫々が複数のメモリセルを含む一対のメモリサブアレイをさらに備え、前記第１及び第２のディジット線は夫々、個々のメモリサブアレイに接続されていることを特徴とする集積回路メモリデバイス。
請求項１に記載の集積回路メモリデバイスにおいて、
前記イコライズ回路は、直列に接続された、直列接続点に共通ノードを有する一対のトランジスタを備え、該直列に接続された一対のトランジスタのゲートがイコライズ制御信号を受け取ることを特徴とする集積回路メモリデバイス。
請求項１に記載の集積回路メモリデバイスにおいて、
前記イコライズ回路は少なくとも２つのトランジスタを備え、各トランジスタはソース及びドレイン領域を備え、各トランジスタの該ソース及びドレイン領域の一方が夫々前記第１及び第２のディジット線の一方に結合され、前記トランジスタのゲートがイコライズ制御信号を受け取ることを特徴とする集積回路メモリデバイス。
請求項１に記載の集積回路メモリデバイスにおいて、
前記少なくとも１つのセンスアンプへのデータ入力／からのデータ出力を選択的に制御する入力／出力トランジスタをさらに備え、前記入力／出力トランジスタは前記第１及び第２のディジット線の一方に結合されていることを特徴とする集積回路メモリデバイス。
請求項１に記載の集積回路メモリデバイスにおいて、
電源電圧の１／２に等しい電圧源をさらに備え、前記電圧源は、電源電圧デバイスを介して前記第１及び第２のディジット線の少なくとも一方に結合されていることを特徴とする集積回路メモリデバイス。
請求項７に記載の集積回路メモリデバイスにおいて、
前記電源電圧デバイスはトランジスタで構成されることを特徴とする集積回路メモリデバイス。
請求項１に記載の集積回路メモリデバイスにおいて、
プロセッサシステムの構成要素であることを特徴とする集積回路メモリデバイス。
請求項２に記載の集積回路メモリデバイスにおいて、
ｐチャネルトランジスタである前記第３及び第４のトランジスタは共通ノードで結合されていることを特徴とする集積回路メモリデバイス。
請求項２に記載の集積回路メモリデバイスにおいて、
ｎチャネルトランジスタである前記第１及び第２のトランジスタは共通ノードで結合されていることを特徴とする集積回路メモリデバイス。
請求項１に記載の集積回路メモリデバイスにおいて、
複数のメモリサブアレイをさらに備え、前記少なくとも１つのセンスアンプは前記複数のメモリサブアレイのうちの２つに結合されており、前記第１及び第２のディジット線は夫々、個々のメモリサブアレイに結合されていることを特徴とする集積回路メモリデバイス。
基板上に造られた複数のセンスアンプであって、第１の方向を有する複数のセンスアンプを備えたメモリ回路であって、
前記複数のセンスアンプの夫々が、
一対のｎチャネルトランジスタであってそのソース/ドレイン領域が第１の活性領域に形成されている一対のｎチャネルトランジスタ及び一対のｐチャネルトランジスタ、
前記ｎチャネルトランジスタの一方のドレインを前記ｐチャネルトランジスタの一方のドレインと結合する第１の相互接続線、
前記ｎチャネルトランジスタの他方のドレインを前記ｐチャネルトランジスタの他方のドレインと結合する第２の相互接続線、
少なくとも２つのｎチャネルトランジスタであってそのソース/ドレイン領域が前記第１の活性領域に電気的に接続される少なくとも２つのｎチャネルトランジスタからなるイコライズ回路、及び、
前記第１の方向と互いに垂直な第２の方向を有する第１及び第２のディジット線であって、前記第１及び第２の相互接続線に続線される第１及び第２のディジット線を備え、並びに、
前記第１及び第２のディジット線に対して一方の側に前記一対のｎチャネルトランジスタ及び前記イコライズ回路が位置し、反対側に前記一対のｐチャネルトランジスタが位置することを特徴とするメモリ回路。
請求項１３に記載のメモリ回路において、
夫々が複数のメモリセルを含む一対のメモリサブアレイをさらに備え、前記第１及び第２のディジット線は夫々、個々のメモリサブアレイに接続されていることを特徴とするメモリ回路。
請求項１３に記載のメモリ回路において、
前記イコライズ回路の前記少なくとも２つのｎチャネルトランジスタは直列に接続されたトランジスタであって直列接続点に共通ノードを有しており、該直列に接続されたｎチャネルトランジスタのゲートがイコライズ制御信号を受け取ることを特徴とするメモリ回路。
請求項１３に記載のメモリ回路において、
前記イコライズ回路の前記少なくとも２つのｎチャネルトランジスタの各トランジスタはソース及びドレイン領域を備え、各トランジスタの該ソース及びドレイン領域の一方が夫々前記第１及び第２のディジット線の一方に結合され、各トランジスタのゲートがイコライズ制御信号を受け取ることを特徴とするメモリ回路。
請求項１３に記載のメモリ回路において、
前記複数のセンスアンプへのデータ入力／からのデータ出力を選択的に制御する入力／出力トランジスタをさらに備え、前記入力／出力トランジスタは前記第１及び第２のディジット線の一方に結合されていることを特徴とするメモリ回路。
請求項１３に記載のメモリ回路において、
電源電圧の１／２に等しい電圧源をさらに備え、前記電圧源は、電源電圧デバイスを介して前記第１及び第２のディジット線の少なくとも一方に結合されていることを特徴とするメモリ回路。
請求項１８に記載のメモリ回路において、
前記電源電圧デバイスはトランジスタで構成されることを特徴とするメモリ回路。
請求項１３に記載のメモリ回路において、
前記一対のｐチャネルトランジスタは共通ノードで結合されていることを特徴とするメモリ回路。
請求項１３に記載のメモリ回路において、
前記一対のｎチャネルトランジスタは共通ノードで結合されていることを特徴とするメモリ回路。
請求項１３に記載のメモリ回路において、
複数のメモリサブアレイをさらに備え、前記複数のセンスアンプは前記複数のメモリサブアレイのうちの２つに結合されており、前記第１及び第２のディジット線は夫々、個々のメモリサブアレイに結合されていることを特徴とするメモリ回路。