KR102070623B1 - 비트 라인 등화 회로 - Google Patents

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Abstract

비트 라인 등화 회로가 제공된다. 상기 비트 라인 등화 회로는 액티브 영역, 상기 액티브 영역 상에 제1 방향으로 배치되는 비트 라인, 상기 액티브 영역 상에 상기 제1 방향으로 배치되는 상보 비트 라인, 상기 액티브 영역 상에 상기 제1 방향과 교차하는 제2 방향으로 배치되는 제1 패턴과, 상기 제1 패턴의 일 측으로부터 연장되어 상기 제1 방향으로 배치되고 계단 모양으로 형성되는 제2 패턴을 포함하는 게이트 패턴, 상기 제1 패턴의 일 측 및 상기 제2 패턴의 일 측에 배치되고 상기 액티브 영역과 상기 비트 라인을 연결하는 제1 콘택, 상기 제1 패턴의 일 측 및 상기 제2 패턴의 타측에 배치되고 상기 액티브 영역과 상기 상보 비트 라인을 연결하는 제2 콘택, 및 상기 제1 패턴의 타 측에 배치되고 상기 액티브 영역에 프리차지 전압을 제공하는 제3 콘택을 포함한다.

Description

비트 라인 등화 회로{Bit line equalizing circuit}
본 발명은 비트 라인 등화 회로에 관한 것이다.
센스 앰프 회로는 메모리 셀 어레이에 연결되어, 메모리 셀 어레이의 선택된 메모리 셀의 데이터를 감지하고 증폭시키는 회로이다. 센스 앰프 회로는 비트 라인 쌍과 연결되어 메모리 셀의 데이터를 감지한다. 센스 앰프 회로는 데이터 감지 동작 전후에 상기 비트 라인 쌍의 전압을 등화시키는 등화 회로를 포함한다.
본 발명이 해결하려는 과제는, 작은 점유 면적 내에서도 하나의 등화 트랜지스터와 복수의 프리차지 트랜지스터들을 갖는 비트 라인 등화 회로를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 비트 라인 등화 회로의 일 태양은 액티브 영역, 상기 액티브 영역 상에 제1 방향으로 배치되는 비트 라인, 상기 액티브 영역 상에 상기 제1 방향으로 배치되는 상보 비트 라인, 상기 액티브 영역 상에 상기 제1 방향과 교차하는 제2 방향으로 배치되는 제1 패턴과, 상기 제1 패턴의 일 측으로부터 연장되어 상기 제1 방향으로 배치되고 계단 모양으로 형성되는 제2 패턴을 포함하는 게이트 패턴, 상기 제1 패턴의 일 측 및 상기 제2 패턴의 일 측에 배치되고 상기 액티브 영역과 상기 비트 라인을 연결하는 제1 콘택, 상기 제1 패턴의 일 측 및 상기 제2 패턴의 타측에 배치되고 상기 액티브 영역과 상기 상보 비트 라인을 연결하는 제2 콘택, 및 상기 제1 패턴의 타 측에 배치되고 상기 액티브 영역에 프리차지 전압을 제공하는 제3 콘택을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 콘택 및 상기 제2 콘택은 각각 상기 제2 패턴의 복수의 코너(corner)에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 패턴, 상기 제1 콘택 및 상기 제2 콘택은 제1 트랜지스터를 구성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 상기 게이트 패턴에 입력되는 신호에 따라 상기 비트 라인의 전압과 상기 상보 비트 라인의 전압을 등화할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 패턴, 상기 제1 콘택 및 상기 제3 콘택은 제2 트랜지스터를 구성하고, 상기 게이트 패턴, 상기 제2 콘택 및 상기 제3 콘택은 제3 트랜지스터를 구성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 트랜지스터와 상기 제3 트랜지스터는 각각 상기 게이트 패턴에 입력되는 신호에 따라 상기 비트 라인과 상기 상보 비트 라인에 상기 프리차지 전압을 공급할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 콘택과 상기 제3 콘택 사이에 액티브 컷이 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 프리차지 전압이 입력되는 금속 패턴을 더 포함하고, 상기 제3 콘택은 상기 액티브 영역과 상기 금속 패턴을 연결할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 콘택, 상기 제2 콘택 및 상기 제3 콘택은 다이렉트 콘택(Direct Contact; DC)일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 방향과 상기 제2 방향은 서로 수직일 수 있다.
상기 과제를 해결하기 위한 본 발명의 비트 라인 등화 회로의 다른 태양은 비트 라인과 상보 비트 라인이 가로지르는 액티브 영역, 상기 비트 라인과 상기 상보 비트 라인 사이에 직렬 연결되고, 상기 비트 라인과 상기 상보 비트 라인에 프리차지 전압을 공급하는 복수의 프리차지 트랜지스터들, 및 상기 비트 라인과 상기 상보 비트 라인 사이에 연결되고, 상기 비트 라인의 전압과 상기 상보 비트 라인의 전압을 등화하는 등화 트랜지스터를 포함하되, 상기 복수의 프리차지 트랜지스터들과 상기 등화 트랜지스터는 게이트 패턴을 공유하고, 상기 게이트 패턴은 상기 액티브 영역 상에 제1 방향으로 배치되는 제1 패턴과, 상기 제1 패턴의 일 측으로부터 연장되어 상기 제1 방향과 교차하는 제2 방향으로 배치되는 제2 패턴을 포함하고, 상기 제2 패턴은 제1 위치에서 상기 제1 방향으로 벤딩되고, 상기 제1 위치와 다른 제2 위치에서 상기 제2 방향으로 벤딩되어 연장된다.
본 발명의 몇몇 실시예에서, 상기 등화 트랜지스터의 소오스/드레인 콘택은 상기 제2 패턴의 상기 제1 방향으로 벤딩되는 코너와 상기 제2 방향으로 벤딩되는 코너에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 프리차지 트랜지스터들은 드레인 콘택을 공유하는 제1 프리차지 트랜지스터와 제2 프리차지 트랜지스터를 포함하고, 상기 제1 프리차지 트랜지스터와 상기 제2 프리차지 트랜지스터의 드레인 콘택은 상기 제1 패턴의 타 측에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 프리차지 트랜지스터와 상기 제2 프리차지 트랜지스터는 소오스 콘택으로 상기 등화 트랜지스터의 소오스/드레인 콘택을 공유할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 프리차지 트랜지스터와 상기 제2 프리차지 트랜지스터의 드레인 콘택은 상기 액티브 영역과 상기 프리차지 전압이 입력되는 금속 패턴을 연결할 수 있다.
본 발명의 몇몇 실시예에서, 상기 소오스 콘택 및 상기 드레인 콘택은 DC 콘택일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 방향과 상기 제2 방향은 서로 수직이고, 상기 제2 방향은 상기 비트 라인과 상기 상보 비트 라인 방향일 수 있다.
도 1은 본 발명의 일 실시예에 따른 등화 회로를 설명하기 위한 회로도이다.
도 2는 도 1의 등화 회로를 설명하기 위한 레이아웃도이다.
도 3은 본 발명의 일 실시예에 따른 등화 회로 어레이를 설명하기 위한 레이아웃도이다.
도 4는 본 발명의 다른 일 실시예에 따른 등화 회로 어레이를 설명하기 위한 레이아웃도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 등화 회로 어레이를 설명하기 위한 레이아웃도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 등화 회로 어레이를 설명하기 위한 레이아웃도이다.
도 7은 도 3 내지 도 6의 등화 회로 어레이를 포함하는 센스 앰프 회로를 설명하기 위한 회로도이다.
도 8은 도 3 내지 도 6의 등화 회로 어레이를 포함하는 센스 앰프 회로의 배치를 설명하기 위한 개념도이다.
도 9는 도 3 내지 도 6의 등화 회로 어레이를 포함하는 센스 앰프 회로의 배치의 응용예를 설명하기 위한 개념도이다.
도 10은 도 7의 센스 앰프 회로를 포함하는 메모리 장치를 설명하기 위한 블록도이다.
도 11은 도 10의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 12는 도 11의 메모리 시스템을 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 등화 회로를 설명하기 위한 회로도이고, 도 2는 도 1의 등화 회로를 설명하기 위한 레이아웃도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 등화 회로(10)는 등화 트랜지스터(TEQ)와 복수의 프리차지 트랜지스터들(TPC1, TPC2)을 포함한다. 예를 들어, 등화 트랜지스터(TEQ)와 복수의 프리차지 트랜지스터들(TPC1, TPC2)은 N형 트랜지스터일 수 있다.
등화 트랜지스터(TEQ)는 비트 라인(BL)과 상보 비트 라인(BLB) 사이에 연결되도록 구성된다. 등화 트랜지스터(TEQ)의 소오스 및 드레인은 각각 비트 라인(BL) 및 상보 비트 라인(BLB)과 전기적으로 연결될 수 있다. 실시예에 따라, 등화 트랜지스터(TEQ)의 소오스 및 드레인은 각각 상보 비트 라인(BLB) 및 비트 라인(BL)과 전기적으로 연결될 수도 있다. 등화 트랜지스터(TEQ)의 게이트에는 등화 신호(EQL)가 입력된다. 등화 트랜지스터(TEQ)는 등화 신호(EQL)에 따라 비트 라인(BL) 및 상보 비트 라인(BLB)을 동일한 전압 레벨로 조정할 수 있다. 달리 말하면, 등화 트랜지스터(TEQ)는 비트 라인(BL)의 전압과 상보 비트 라인(BLB)의 전압을 등화(equalize)할 수 있다.
복수의 프리차지 트랜지스터들(TPC1, TPC2)은 비트 라인(BL)과 상보 비트 라인(BLB) 사이에 연결되도록 구성된다. 복수의 프리차지 트랜지스터들(TPC1, TPC2)은 직렬 연결된 제1 프리차지 트랜지스터(TPC1)와 제2 프리차지 트랜지스터(TPC2)를 포함할 수 있다. 제1 프리차지 트랜지스터(TPC1)의 소오스 및 제2 프리차지 트랜지스터(TPC2)의 소오스는 각각 비트 라인(BL) 및 상보 비트 라인(BLB)과 전기적으로 연결된다. 제1 프리차지 트랜지스터(TPC1)의 드레인 및 제2 프리차지 트랜지스터(TPC2)의 드레인에는 프리차지 전압(VBL)이 입력된다. 제1 프리차지 트랜지스터(TPC1)의 게이트와 제2 프리차지 트랜지스터(TPC2)의 게이트에는 등화 신호가 입력된다. 복수의 프리차지 트랜지스터들(TPC1, TPC2)은 등화 신호에 따라 비트 라인(BL) 및 상보 비트 라인(BLB)에 프리차지 전압(VBL)을 공급할 수 있다. 달리 말하면, 복수의 프리차지 트랜지스터들(TPC1, TPC2)은 비트 라인(BL)과 상보 비트 라인(BLB)을 프리차징(pre-charging) 시킬 수 있다.
본 발명의 일 실시예에 따른 등화 회로(10)는 다음과 같이 동작할 수 있다. 먼저, 등화 신호(EQL)가 제1 레벨(예를 들어, 하이 레벨)이 되면, 등화 트랜지스터(ETQ)와 복수의 프리차지 트랜지스터들(TPC1, TPC2)이 턴온(turn-on)된다. 이로서, 비트 라인(BL) 및 상보 비트 라인(BLB)은 프리차지 전압(VBL)으로 등화된다. 이후, 등화 신호(EQL)가 제2 레벨(예를 들어, 로우 레벨)이 되면, 등화 트랜지스터(TEQ)와 복수의 프리차지 트랜지스터들(TPC1, TPC2)이 턴오프(turn-off)된다. 이로써, 비트 라인(BL) 및 상보 비트 라인(BLB)은 프리차지 전압(VBL)을 유지하는 플로팅(floating) 상태가 된다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 등화 회로(10)에는 액티브 영역(11), 비트 라인(BL) 상보 비트 라인(BLB), 게이트 패턴(12)이 형성될 수 있다.
액티브 영역(11)에는 프리차지 전압(VBL)이 제공될 수 있다.
비트 라인(BL)과 상보 비트 라인(BLB)은 액티브 영역(11)을 가로지를 수 있다. 구체적으로, 비트 라인(BL)과 상보 비트 라인(BLB)은 액티브 영역(11) 상에 제1 방향(예를 들어, 도 2의 DA)으로 배치될 수 있다.
게이트 패턴(12)은 액티브 영역(11) 상에 배치될 수 있다. 게이트 패턴(12)은 제1 패턴(12a)과 제2 패턴(12b)을 포함하여 형성될 수 있다. 제1 패턴(12a)은 제2 방향(예를 들어, 도 2의 DB)으로 배치될 수 있다. 제2 패턴(12b)은 제1 패턴(12a)의 일 측으로부터 연장되어 제1 방향으로 배치될 수 있다. 제2 패턴(12b)은 계단(stair) 모양으로 형성될 수 있다. 달리 말하면, 제2 패턴(12b)은 제1 패턴(12a)의 일 측으로부터 제1 방향으로 연장되고, 제1 위치(P1)에서 제2 방향으로 벤딩(bending)되어 연장되고, 제2 위치(P2)에서 다시 제1 방향으로 벤딩되어 연장될 수 있다. 후술하는 바와 같이, 등화 트랜지스터(TEQ)와 복수의 프리차지 트랜지스터들(TPC1, TPC2)은 게이트 패턴(12)을 공유할 수 있다. 게이트 패턴(12)에는 도 1의 등화 신호(EQL)가 입력될 수 있다.
제1 방향과 제2 방향은 교차할 수 있다. 제1 방향과 제2 방향은 서로 수직일 수 있다.
액티브 영역(11)과 비트 라인(BL)은 제1 콘택(14)에 의해 연결되고, 액티브 영역(11)과 상보 비트 라인(BLB)은 제2 콘택(15)에 의해 연결될 수 있다. 제1 콘택(14)은 게이트 패턴(12)의 제1 패턴(12a)의 일 측(예를 들어, 도 2의 우측) 및 제2 패턴(12b)의 일 측(예를 들어, 도 2의 상측)에 배치될 수 있다. 제2 콘택(15)은 게이트 패턴(12)의 제1 패턴(12a)의 일 측 및 제2 패턴(12b)의 타 측(예를 들어, 도 2의 하측)에 배치될 수 있다. 구체적으로, 제1 콘택(14)과 제2 콘택(15)은 각각 게이트 패턴(12)의 제2 패턴(12b)의 복수의 코너(corner)에 배치될 수 있다. 제1 콘택(14)은 게이트 패턴(12)의 제2 패턴(12b)의 제2 방향으로 벤딩되는 코너에 인접하게 배치되고, 제2 콘택(15)은 게이트 패턴(12)의 제2 패턴(12b)의 제1 방향으로 벤딩되는 코너에 인접하게 배치될 수 있다.
등화 회로(10)에는 프리차지 전압(VBL)이 입력되는 금속 패턴(13)이 더 형성될 수 있다. 제3 콘택(16)은 액티브 영역(11)과 금속 패턴(13)을 연결하여, 액티브 영역(11)에 프리차지 전압(VBL)을 제공할 수 있다. 제3 콘택(16)은 게이트 패턴(12)의 제1 패턴(12a)의 타 측(예를 들어, 도 2의 좌측)에 배치될 수 있다.
제1 콘택(14), 제2 콘택(15) 및 제3 콘택(16)은 금속 층과 반도체 층을 직접 연결하는 다이렉트 콘택(Direct Contact; DC)일 수 있다.
게이트 패턴(12), 제1 콘택(14) 및 제2 콘택(15)은, 도 1을 참조하여 설명한 등화 트랜지스터(TEQ)를 구성할 수 있다. 제1 콘택(14) 및 제2 콘택(15)은 등화 트랜지스터(TEQ)의 소오스/드레인 콘택으로 기능할 수 있다.
게이트 패턴(12), 제1 콘택(14) 및 제3 콘택(16)은, 도 1을 참조하여 설명한 제1 프리차지 트랜지스터(TPC1)를 구성할 수 있다. 게이트 패턴(12), 제2 콘택(15) 및 제3 콘택(16)은, 도 을 참조하여 설명한 제2 프리차지 트랜지스터(TPC2)를 구성할 수 있다. 제1 프리차지 트랜지스터(TPC1)와 제2 프리차지 트랜지스터(TPC2)는 제3 콘택(16)을 드레인 콘택으로 공유할 수 있다. 제1 프리차지 트랜지스터(TPC1)와 제2 프리차지 트랜지스터(TPC2)는 등화 트랜지스터(EQ)의 소오스/드레인 콘택(14, 15)을 각각 소오스 콘택으로 공유할 수 있다. 제1 콘택(14)은 제1 프리차지 트랜지스터(TPC1)의 소오스 콘택으로 기능하고, 제2 콘택(15)은 제2 프리차지 트랜지스터(TPC2)의 소오스 콘택으로 기능할 수 있다.
등화 회로(10)에는 제1 콘택(14)과 제3 콘택(16) 사이에 액티브 컷(17, active cut)이 형성될 수 있다. 제1 콘택(14)과 제3 콘택(16) 사이에 액티브 컷이 형성된다는 것은, 제1 콘택(14)과 제3 콘택(16) 사이의 일부 공간에 비액티브(non-active) 영역이 존재할 수 있다는 것을 나타낸다. 제1 콘택(14)과 제3 콘택(16) 사이에 액티브 컷(17)이 형성됨에 따라, 등화 회로(10)는 제1 프리차지 트랜지스터(TPC1)와 제2 프리차지 트랜지스터(TPC2)의 대칭성(symmetry; 구체적으로, 폭에 대한 대칭성)을 가질 수 있다.
도 2를 참조하여 설명한 등화 회로(10)의 레이아웃은, 게이트 패턴(12)을 계단 모양으로 벤딩시킴으로써, 작은 점유 면적 내에서도 하나의 등화 트랜지스터(TEQ)와 복수의 프리차지 트랜지스터들(TPC1, TPC2)을 갖는 등화 회로를 설계할 수 있다. 그리고, 등화 회로(10)가 복수의 프리차지 트랜지스터들(TPC1, TPC2)을 포함하므로, 상기 등화 회로(10)를 포함하는 메모리 장치의 tRP(Row Precharge Time) 특성이 개선될 수 있다.
도 3은 본 발명의 일 실시예에 따른 등화 회로 어레이를 설명하기 위한 레이아웃도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 등화 회로 어레이(20)는 제1 등화 회로(10a)와 제2 등화 회로(10b)를 포함한다.
제1 등화 회로(10a)와 제2 등화 회로(10b)는 각각 도 1을 참조하여 설명한 등화 회로(10)와 실질적으로 동일하게 구성될 수 있다. 제1 등화 회로(10a)와 제2 등화 회로(10b)는 도 3의 상하 방향으로 평행하게 배치될 수 있다.
제1 등화 회로(10a)에는 제1 액티브 영역(11a)이 형성되고, 제2 등화 회로(10b)에는 제2 액티브 영역(11b)이 형성될 수 있다. 게이트 패턴(12)의 일 측(예를 들어, 도 3의 우측) 영역에서, 제1 액티브 영역(11a)과 제2 액티브 영역(11b)은 서로 이격되고, 게이트 패턴(12)의 타 측(예를 들어, 도 3의 좌측) 영역에서, 제1 액티브 영역(11a)과 제2 액티브 영역(11b)은 서로 연결될 수 있다.
게이트 패턴(12)은 액티브 영역(11a, 11b) 상에 배치될 수 있다. 게이트 패턴(12)은 제1 패턴(12a), 제2 패턴(12b) 및 제3 패턴(12c)를 포함하여 형성될 수 있다. 제2 패턴(12b)은 제1 액티브 영역(11a) 상의 제1 패턴(12a)의 일 측으로부터 연장되어 제1 방향으로 배치될 수 있다. 제3 패턴(12c)은 제2 액티브 영역(11b) 상의 제1 패턴(12a)의 다른 일 측으로부터 연장되어 제1 방향으로 배치될 수 있다. 제2 패턴(12b)과 제3 패턴(12c)은 계단(stair) 모양으로 형성될 수 있다. 달리 말하면, 제2 패턴(12b)은 제1 패턴(12a)의 일 측으로부터 제1 방향으로 연장되고, 제1 위치(P1)에서 제2 방향으로 벤딩(bending)되어 연장되고, 제2 위치(P2)에서 다시 제1 방향으로 벤딩되어 연장될 수 있다. 제3 패턴(12c)은 제1 패턴(12a)의 다른 일 측으로부터 제1 방향으로 연장되고, 제3 위치(P3)에서 제2 방향으로 벤딩(bending)되어 연장되고, 제4 위치(P4)에서 다시 제1 방향으로 벤딩되어 연장될 수 있다.
제1 등화 회로(10a)의 등화 트랜지스터(TEQ)와 복수의 프리차지 트랜지스터들(TPC1, TPC2) 및 제2 등화 회로(10b)의 등화 트랜지스터(TEQ)와 복수의 프리차지 트랜지스터들(TPC1, TPC2)은 게이트 패턴(12)을 공유할 수 있다.
도 4는 본 발명의 다른 일 실시예에 따른 등화 회로 어레이를 설명하기 위한 레이아웃도이다.
도 4를 참조하면, 본 발명의 다른 일 실시예에 따른 등화 회로 어레이(30)는 제1 등화 회로(10a`)와 제2 등화 회로(10b)를 포함한다.
제1 등화 회로(10a`)와 제2 등화 회로(10b)는 각각 도 1을 참조하여 설명한 등화 회로(10)와 실질적으로 동일하게 구성될 수 있다. 제1 등화 회로(10a`)는 제2 등화 회로(10b)와 도 4의 상하 방향으로 미러링(mirroring)되어 배치될 수 있다. 도 4에서 도면 부호 상의 “`”는 도 1의 등화 회로(10)와 비교하여, 개별 구성요소의 배치가 뒤집어진 것(upside-down)을 나타낼 수 있다.
게이트 패턴(12)은 액티브 영역(11a`, 11b) 상에 배치될 수 있다. 게이트 패턴(12)은 제1 패턴(12a), 제2 패턴(12b`) 및 제3 패턴(12c)를 포함하여 형성될 수 있다. 제2 패턴(12b`)은 제1 액티브 영역(11a`) 상의 제1 패턴(12a)의 일 측으로부터 연장되어 제1 방향으로 배치될 수 있다. 제3 패턴(12c)은 제2 액티브 영역(11b) 상의 제1 패턴(12a)의 다른 일 측으로부터 연장되어 제1 방향으로 배치될 수 있다. 제2 패턴(12b`)과 제3 패턴(12c)은 계단(stair) 모양으로 형성될 수 있다. 달리 말하면, 제2 패턴(12b`)은 제1 패턴(12a)의 일 측으로부터 제1 방향으로 연장되고, 제1 위치(P1)에서 제2 방향의 역방향으로 벤딩(bending)되어 연장되고, 제2 위치(P2)에서 다시 제1 방향으로 벤딩되어 연장될 수 있다. 제3 패턴(12c)은 제1 패턴(12a)의 다른 일 측으로부터 제1 방향으로 연장되고, 제3 위치(P3)에서 제2 방향으로 벤딩(bending)되어 연장되고, 제4 위치(P4)에서 다시 제1 방향으로 벤딩되어 연장될 수 있다.
제1 등화 회로(10a`)의 등화 트랜지스터(TEQ)와 복수의 프리차지 트랜지스터들(TPC1, TPC2) 및 제2 등화 회로(10b)의 등화 트랜지스터(TEQ)와 복수의 프리차지 트랜지스터들(TPC1, TPC2)은 게이트 패턴(12)을 공유할 수 있다.
도 5는 본 발명의 또 다른 일 실시예에 따른 등화 회로 어레이를 설명하기 위한 레이아웃도이다.
도 5를 참조하면, 본 발명의 또 다른 일 실시예에 따른 등화 회로 어레이(40)는 제1 등화 회로(10a)와 제2 등화 회로(10b`)를 포함한다.
제1 등화 회로(10a)와 제2 등화 회로(10b`)는 각각 도 1을 참조하여 설명한 등화 회로(10)와 실질적으로 동일하게 구성될 수 있다. 제2 등화 회로(10b`)는 제1 등화 회로(10a)와 도 5의 상하 방향으로 미러링(mirroring)되어 배치될 수 있다. 도 5에서 도면 부호 상의 “`”는 도 1의 등화 회로(10)와 비교하여, 개별 구성요소의 배치가 뒤집어진 것(upside-down)을 나타낼 수 있다.
게이트 패턴(12)은 액티브 영역(11a, 11b`) 상에 배치될 수 있다. 게이트 패턴(12)은 제1 패턴(12a), 제2 패턴(12b) 및 제3 패턴(12c`)를 포함하여 형성될 수 있다. 제2 패턴(12b)은 제1 액티브 영역(11a) 상의 제1 패턴(12a)의 일 측으로부터 연장되어 제1 방향으로 배치될 수 있다. 제3 패턴(12c`)은 제2 액티브 영역(11b`) 상의 제1 패턴(12a)의 다른 일 측으로부터 연장되어 제1 방향으로 배치될 수 있다. 제2 패턴(12b)과 제3 패턴(12c`)은 계단(stair) 모양으로 형성될 수 있다. 달리 말하면, 제2 패턴(12b)은 제1 패턴(12a)의 일 측으로부터 제1 방향으로 연장되고, 제1 위치(P1)에서 제2 방향으로 벤딩(bending)되어 연장되고, 제2 위치(P2)에서 다시 제1 방향으로 벤딩되어 연장될 수 있다. 제3 패턴(12c`)은 제1 패턴(12a)의 다른 일 측으로부터 제1 방향으로 연장되고, 제3 위치(P3)에서 제2 방향의 역방향으로 벤딩(bending)되어 연장되고, 제4 위치(P4)에서 다시 제1 방향으로 벤딩되어 연장될 수 있다.
제1 등화 회로(10a)의 등화 트랜지스터(TEQ)와 복수의 프리차지 트랜지스터들(TPC1, TPC2) 및 제2 등화 회로(10b`)의 등화 트랜지스터(TEQ)와 복수의 프리차지 트랜지스터들(TPC1, TPC2)은 게이트 패턴(12)을 공유할 수 있다.
도 6은 본 발명의 또 다른 일 실시예에 따른 등화 회로 어레이를 설명하기 위한 레이아웃도이다.
도 6을 참조하면, 본 발명의 또 다른 일 실시예에 따른 등화 회로 어레이(50)는 제1 등화 회로(10a`)와 제2 등화 회로(10b`)를 포함한다.
제1 등화 회로(10a`)와 제2 등화 회로(10b`)는 각각 도 1을 참조하여 설명한 등화 회로(10)와 실질적으로 동일하게 구성될 수 있다. 제1 등화 회로(10a`)와 제2 등화 회로(10b`)는 도 6의 상하 방향으로 평행하게 배치될 수 있다. 도 6에서 도면 부호 상의 “`”는 도 1의 등화 회로(10)와 비교하여, 개별 구성요소의 배치가 뒤집어진 것(upside-down)을 나타낼 수 있다.
게이트 패턴(12)은 액티브 영역(11a`, 11b`) 상에 배치될 수 있다. 게이트 패턴(12)은 제1 패턴(12a), 제2 패턴(12b`) 및 제3 패턴(12c`)를 포함하여 형성될 수 있다. 제2 패턴(12b`)은 제1 액티브 영역(11a`) 상의 제1 패턴(12a)의 일 측으로부터 연장되어 제1 방향으로 배치될 수 있다. 제3 패턴(12c`)은 제2 액티브 영역(11b`) 상의 제1 패턴(12a)의 다른 일 측으로부터 연장되어 제1 방향으로 배치될 수 있다. 제2 패턴(12b`)과 제3 패턴(12c`)은 계단(stair) 모양으로 형성될 수 있다. 달리 말하면, 제2 패턴(12b`)은 제1 패턴(12a)의 일 측으로부터 제1 방향으로 연장되고, 제1 위치(P1)에서 제2 방향의 역방향으로 벤딩(bending)되어 연장되고, 제2 위치(P2)에서 다시 제1 방향으로 벤딩되어 연장될 수 있다. 제3 패턴(12c`)은 제1 패턴(12a)의 다른 일 측으로부터 제1 방향으로 연장되고, 제3 위치(P3)에서 제2 방향의 역방향으로 벤딩(bending)되어 연장되고, 제4 위치(P4)에서 다시 제1 방향으로 벤딩되어 연장될 수 있다.
제1 등화 회로(10a`)의 등화 트랜지스터(TEQ)와 복수의 프리차지 트랜지스터들(TPC1, TPC2) 및 제2 등화 회로(10b`)의 등화 트랜지스터(TEQ)와 복수의 프리차지 트랜지스터들(TPC1, TPC2)은 게이트 패턴(12)을 공유할 수 있다.
도 7은 도 3 내지 도 6의 등화 회로 어레이를 포함하는 센스 앰프 회로를 설명하기 위한 회로도이다.
도 7을 참조하면, 센스 앰프 회로(100)는 등화 회로 어레이(10a, 10b)와 센싱 회로를 포함한다. 센싱 회로는 제1 증폭부(60), 제2 증폭부(70), 입출력 게이팅부(80)를 포함하도록 구성된다.
제1 증폭부(60)는 제1 트랜지스터(M1)와 제2 트랜지스터(M2)를 포함할 수 있다. 제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 비트 라인(BL)과 상보 비트 라인(BLB) 사이에 직렬 연결될 수 있다. 예를 들어, 제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 N형 트랜지스터일 수 있다. 제1 트랜지스터(M1)의 소오스 및 제2 트랜지스터(M2)의 소오스는 각각 비트 라인(BL) 및 상보 비트 라인(BLB)과 전기적으로 연결된다. 제1 트랜지스터(M1)의 드레인 및 제2 트랜지스터(M2)의 드레인에는 제1 증폭 전압(LAB)이 입력된다. 예를 들어, 제1 증폭 전압(LAB)으로 접지 전압(Vss)이 사용될 수 있다. 제1 트랜지스터(M1)의 게이트 및 제2 트랜지스터(M2)의 게이트는 각각 상보 비트 라인(BLB) 및 비트 라인(BL)과 전기적으로 연결된다. 제1 증폭부(60)는 비트 라인(BL) 또는 상보 비트 라인(BLB)의 전압 변화에 따라, 비트 라인(BL) 또는 상보 비트 라인(BLB)에 제1 증폭 전압(LAB)를 제공할 수 있다.
제2 증폭부(70)는 제3 트랜지스터(M3)와 제4 트랜지스터(M4)를 포함할 수 있다. 제3 트랜지스터(M3)와 제4 트랜지스터(M4)는 비트 라인(BL)과 상보 비트 라인(BLB) 사이에 직렬 연결될 수 있다. 예를 들어, 제3 트랜지스터(M3)와 제4 트랜지스터(M4)는 P형 트랜지스터일 수 있다. 제3 트랜지스터(M3)의 소오스 및 제4 트랜지스터(M4)의 소오스는 각각 비트 라인(BL) 및 상보 비트 라인(BLB)과 전기적으로 연결된다. 제3 트랜지스터(M3)의 드레인 및 제4 트랜지스터(M4)의 드레인에는 제2 증폭 전압(LA)이 입력된다. 예를 들어, 제2 증폭 전압(LA)으로 전원 전압(Vpp)이 사용될 수 있다. 제3 트랜지스터(M3)의 게이트 및 제4 트랜지스터(M4)의 게이트는 각각 상보 비트 라인(BLB) 및 비트 라인(BL)과 전기적으로 연결된다. 제2 증폭부(70)는 비트 라인(BL) 또는 상보 비트 라인(BLB)의 전압 변화에 따라, 비트 라인(BL) 또는 상보 비트 라인(BLB)에 제2 증폭 전압(LA)를 제공할 수 있다.
입출력 게이팅부(80)는 제5 트랜지스터(M5)와 제6 트랜지스터(M6)를 포함할 수 있다. 제5 트랜지스터(M5)의 드레인과 제6 트랜지스터(M6)의 드레인은 각각 비트 라인(BL) 및 상보 비트 라인(BLB)과 전기적으로 연결된다. 제5 트랜지스터(M5)의 소오스는 입출력 라인(IO)과 전기적으로 연결되고, 제6 트랜지스터(M6)의 소오스는 상보 입출력 라인(IOB)과 전기적으로 연결된다. 제5 트랜지스터(M5)의 게이트 및 제6 트랜지스터(M6)의 게이트에는 컬럼 선택 신호(CSL)가 입력된다.
센스 앰프 회로(100)는 다음과 같이 동작할 수 있다. 먼저, 워드 라인(WL)이 활성화되면, 메모리 셀(MC)의 스위칭 트랜지스터(TC)가 턴온되어, 비트 라인(BL) 또는 상보 비트 라인(BLB)과 셀 커패시터(CC) 사이에서 전하가 이동한다. 이후, 제1 증폭부(60) 또는 제2 증폭부(70)가 비트 라인(BL)과 상보 비트 라인(BLB)의 전위차를 증폭시킨다. 이후, 컬럼 선택 신호(CSL)가 제1 레벨이 되면, 입출력 게이팅부(80)는 비트 라인(BL) 또는 상보 비트 라인(BLB)의 데이터를 각각 입출력 라인(IO) 또는 상보 입출력 라인(IOB)을 통해 출력한다. 등화 회로 어레이(10a, 10b)는 센싱 회로의 동작 전후에 비트 라인(BL) 및 상보 비트 라인(BLB)의 전압을 프리차지 전압(VBL)으로 등화시킨다.
도 7의 회로도에서는 도 3의 등화 회로 어레이의 도면 부호를 도시하였으나, 도 4 내지 도 6의 등화 회로 어레이도 실질적으로 동일하게 적용될 수 있다.
도 8은 도 3 내지 도 6의 등화 회로 어레이를 포함하는 센스 앰프 회로의 배치를 설명하기 위한 개념도이이고, 도 9는 도 3 내지 도 6의 등화 회로 어레이를 포함하는 센스 앰프 회로의 배치의 응용예를 설명하기 위한 개념도이다.
도 8을 참조하면, 등화 회로 어레이(20)의 일 측(예를 들어, 도 8의 좌측)에는 도 7을 참조하여 설명한 제1 증폭부(60)가 배치되고, 등화 회로 어레이(20)의 타 측(예를 들어, 도 8의 우측)에는 도 7을 참조하여 설명한 제2 증폭부(70)가 배치될 수 있다.
도 9를 참조하면, 등화 회로 어레이(20)의 일 측(예를 들어, 도 9의 좌측)에는 도 7을 참조하여 설명한 입출력 게이팅부(80)가 배치되고, 등화 회로 어레이(20)의 타 측(예를 들어, 도 9의 우측)에는 도 7을 참조하여 설명한 제1 증폭부(60)와 제2 증폭부(70)가 배치될 수 있다. 제1 증폭부(60)는 등화 회로 어레이(20)와 제2 증폭부(70)의 사이에 배치될 수 있다.
도 8 내지 도 9에서는 도 3의 등화 회로 어레이의 도면 부호를 도시하였으나, 도 4 내지 도 6의 등화 회로 어레이도 실질적으로 동일하게 적용될 수 있다.
도 10은 도 7의 센스 앰프 회로를 포함하는 메모리 장치를 설명하기 위한 블록도이다.
도 10을 참조하면, 메모리 장치(1200)는 커맨드 제어 로직(1210; COMMAND CONTROL LOGIC), 어드레스 레지스터(1220; ADDRESS REGS), 로우 어드레스 디코더(1230; ROW ADDR DEC), 컬럼 어드레스 디코더(1240; COLUMN ADDR DEC), 입출력 게이팅 회로(1250; I/0 GATING), 메모리 셀 어레이(1260; MEMORY CELL ARRAYS), 센스 앰프부(1270; SENSE AMPS) 및 입출력 버퍼부(1280; I/O BUFFER)를 포함한다.
커맨드 제어 로직(1210)은 외부(예를 들어, 메모리 컨트롤러)로부터 커맨드(CMD)를 수신하여, 메모리 장치(1200)의 동작을 제어할 수 있다. 예를 들어, 커맨드 제어 로직(1210)은 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 포함하는 커맨드(CMD)를 디코딩하여, 제어 신호들을 생성할 수 있다. 커맨드 제어 로직(1210)은, 메모리 장치(200)가 기입(write), 독출(read) 또는 소거(erase) 동작을 수행하도록, 로우 어드레스 디코더(1230)와 컬럼 어드레스 디코더(1240)에 제어 신호들을 제공할 수 있다.
어드레스 레지스터(1220)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 예를 들어, 어드레스 레지스터(1220)는 로우 어드레스 신호(ROW_ADDR), 컬럼 어드레스 신호(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 또한, 어드레스 레지스터(1220)는 뱅크 어드레스 신호(BANK_ADDR)를 수신할 수도 있다. 어드레스 레지스터(1220)는 수신된 로우 어드레스 신호(ROW_ADDR)를 로우 어드레스 디코더(1230)에 제공하고, 수신된 컬럼 어드레스 신호(COL_ADDR)를 컬럼 어드레스 디코더(1240)에 제공할 수 있다.
로우 어드레스 디코더(1230)는 로우 어드레스 신호(ROW_ADDR)에 대응하는 메모리 셀 어레이(1260)의 워드 라인을 활성화할 수 있다. 컬럼 어드레스 디코더(1240)는 입출력 게이팅 회로(1250)를 통하여 컬럼 어드레스 신호(COL_ADDR)에 대응하는 센스 앰프부(1270)를 활성화할 수 있다.
메모리 셀 어레이(1260)는 데이터를 저장하기 위한 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(1260)는 복수의 워드 라인들과 복수의 비트 라인들을 포함하고, 각 메모리 셀들은 하나의 워드 라인과 하나의 비트 라인에 연결될 수 있다. 복수의 메모리 셀들은 복수의 메모리 블록을 구성할 수 있다. 또한, 복수의 메모리 블록들은 복수의 메모리 뱅크들을 구성할 수도 있다.
센스 앰프부(1270)는 메모리 셀 어레이(1260)의 선택된 메모리 셀의 데이터를 감지하고 증폭시킬 수 있다. 센스 앰프부(1270)는 도 7을 참조하여 설명한 센스 앰프 회로(100)를 하나 이상 포함할 수 있다.
입출력 게이팅 회로(1250)는 입출력 데이터를 게이팅하는 회로들과 함께, 메모리 셀 어레이(1260)에 데이터를 기입하기 위한 기입 드라이버들, 메모리 셀 어레이(1260)로부터 독출된 데이터를 저장하기 위한 독출 래치들을 포함할 수 있다.
입출력 버퍼(1280)는 메모리 컨트롤러(1100)로부터, 메모리 셀 어레이(1260)에 기입될 데이터(DQ)를 수신할 수 있다. 입출력 버퍼(1280)는 메모리 셀 어레이(1260)에 기입될 데이터(DQ)를 기입 드라이버들을 통하여 메모리 셀 어레이(1260)에 제공할 수 있다. 메모리 셀 어레이(1260)로부터 독출된 데이터(DQ)는 센스 앰프부(1270)에 의해 감지되고, 독출 래치들에 저장될 수 있다. 입출력 버퍼(1280)는 독출 래치들에 저장된 데이터(DQ)를 메모리 컨트롤러(1100)에 제공할 수 있다.
명확하게 도시하지 않았으나, 메모리 장치(1200)는 예시되지 않은 다른 구성 요소들을 더 포함할 수 있다.
도 11은 도 10의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 11을 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1100; memory controller) 및 메모리 장치(1200; memory device)를 포함한다.
메모리 컨트롤러(1100)는 메모리 장치(1200)를 제어하도록 구성된다. 메모리 컨트롤러(1100)는 호스트의 요청에 응답하여 메모리 장치(1200)에 접근(access)할 수 있다. 예를 들어, 메모리 컨트롤러(1100)는 메모리 장치(1200)에 데이터를 기입(write)하거나, 메모리 장치(1200)로부터 데이터를 독출(read)할 수 있다. 이를 위해, 메모리 컨트롤러(1100)는 메모리 장치(1200)에 커맨드(CMD), 어드레스(ADDR)를 제공하고, 메모리 장치(1200)와 데이터(DQ)를 교환할 수 있다. 메모리 컨트롤러(1100)는 메모리 장치(1200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있다.
메모리 장치(1200)는 데이터를 저장하도록 구성된다. 예를 들어, 메모리 장치(1200)는 DDR SDRAM(Double Data Rate Static DRAM), SDR SDRAM(Single Data Rate SDRAM), LPDDR SDRAM(Low Power DDR SDRAM), LPSDR SDRAM(Low Power SDR SDRAM), Direct RDRAM(Rambus DRAM) 등과 같은 DRAM이거나, 임의의 휘발성 메모리 장치일 수 있다.
도 12는 도 11의 메모리 시스템을 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
도 12를 참조하면, 컴퓨팅 시스템(2000)은 중앙 처리 장치(2100; CPU), 입출력 장치(2200; I/O), 인터페이스 장치(2300; INTERFACE), 전원 공급 장치(2400; POWER SUPPLY) 및 메모리 시스템(2500)을 포함한다.
중앙 처리 장치(2100), 입출력 장치(2200), 인터페이스 장치(2300), 전원 공급 장치(2400), 메모리 시스템(2500)은 버스(2600)를 통하여 서로 결합될 수 있다. 버스(2600)는 데이터들이 이동되는 통로에 해당한다.
중앙 처리 장치(2100)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함하여 데이터를 처리할 수 있다. 예를 들어, 중앙 처리 장치(2100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 중앙 처리 장치(2100)는 내부에 각종 하드웨어 디바이스(예를 들어, IP 코어)들을 더 포함할 수 있다. 중앙 처리 장치(2100)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 포함할 수도 있다.
입출력 장치(2200)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.
인터페이스 장치(2300)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 인터페이스 장치(2300)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다.
메모리 시스템(2500)은 중앙 처리 장치(2100)에 의해 처리되는 데이터를 저장하거나, 중앙 처리 장치(2100)의 동작 메모리(Working Memory)로서 구동할 수 있다. 메모리 시스템(2500)은 메모리 컨트롤러(2510) 및 메모리 장치(2520)를 포함할 수 있다. 메모리 컨트롤러(2510) 및 메모리 장치(2520)는 각각 도 11을 참조하여 설명한 메모리 컨트롤러(1100) 및 메모리 장치(1200)와 실질적으로 동일하게 구성될 수 있다.
전원 공급 장치(2400)는 외부에서 입력된 전원을 변환하여, 각 구성 요소(2100~2500)에 제공할수 있다.
명확하게 도시하지 않았으나, 컴퓨팅 시스템(2000)은 비휘발성 메모리 장치를 더 포함할 수도 있다. 예를 들어, 비휘발성 메모리 장치는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash Memory), PRAM(Phase Change RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등의 다양한 비휘발성 메모리 장치일 수 있다.
실시예에 따라, 컴퓨팅 시스템(2000)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
본 발명의 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계는, 프로세서에 의해 실행되는 하드웨어 모듈, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 본 발명의 기술 분야에서 잘 알려진 임의의 형태의 컴퓨터로 읽을 수 있는 기록 매체에 상주할 수도 있다. 예시적인 기록 매체는 프로세서에 연결되며, 그 프로세서는 기록 매체로부터 정보를 독출할 수 있고 기록 매체에 정보를 기입할 수 있다. 다른 방법으로, 기록 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 기록 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 기록 매체는 사용자 단말기 내에 개별 구성 요소로서 상주할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 등화 회로
11: 액티브 영역
12: 게이트 패턴
13: 금속 패턴
14: 제1 콘택
15: 제2 콘택
16: 제3 콘택
TEQ: 등화 트랜지스터
TPC1: 제1 프리차지 트랜지스터
TPC2: 제2 프리차지 트랜지스터

Claims (10)

  1. 액티브 영역;
    상기 액티브 영역 상에 제1 방향으로 배치되는 비트 라인;
    상기 액티브 영역 상에 상기 제1 방향으로 배치되는 상보 비트 라인;
    상기 액티브 영역 상에 상기 제1 방향과 교차하는 제2 방향으로 배치되는 제1 패턴과, 상기 제1 패턴의 일 측으로부터 연장되어 상기 액티브 영역 위에 상기 제1 방향으로 배치되고 계단 모양으로 형성되는 제2 패턴을 포함하는 게이트 패턴;
    상기 제1 패턴의 일 측 및 상기 제2 패턴의 일 측에 배치되고 상기 액티브 영역과 상기 비트 라인을 연결하는 제1 콘택;
    상기 제1 패턴의 일 측 및 상기 제2 패턴의 타측에 배치되고 상기 액티브 영역과 상기 상보 비트 라인을 연결하는 제2 콘택; 및
    상기 제1 패턴의 타 측에 배치되고 상기 액티브 영역에 프리차지 전압을 제공하는 제3 콘택을 포함하는, 비트 라인 등화 회로.
  2. 제1항에 있어서,
    상기 제1 콘택 및 상기 제2 콘택은 각각 상기 제2 패턴의 복수의 코너(corner)에 배치되는, 비트 라인 등화 회로.
  3. 제1항에 있어서,
    상기 게이트 패턴, 상기 제1 콘택 및 상기 제2 콘택은 제1 트랜지스터를 구성하는, 비트 라인 등화 회로.
  4. 제1항에 있어서,
    상기 게이트 패턴, 상기 제1 콘택 및 상기 제3 콘택은 제2 트랜지스터를 구성하고,
    상기 게이트 패턴, 상기 제2 콘택 및 상기 제3 콘택은 제3 트랜지스터를 구성하는, 비트 라인 등화 회로.
  5. 제4항에 있어서,
    상기 제1 콘택과 상기 제3 콘택 사이에 액티브 컷이 형성되는, 비트 라인 등화 회로.
  6. 제1항에 있어서,
    상기 프리차지 전압이 입력되는 금속 패턴을 더 포함하고,
    상기 제3 콘택은 상기 액티브 영역과 상기 금속 패턴을 연결하는, 비트 라인 등화 회로.
  7. 비트 라인과 상보 비트 라인이 가로지르는 액티브 영역;
    상기 비트 라인과 상기 상보 비트 라인 사이에 직렬 연결되고, 상기 비트 라인과 상기 상보 비트 라인에 프리차지 전압을 공급하는 복수의 프리차지 트랜지스터들; 및
    상기 비트 라인과 상기 상보 비트 라인 사이에 연결되고, 상기 비트 라인의 전압과 상기 상보 비트 라인의 전압을 등화하는 등화 트랜지스터를 포함하되,
    상기 복수의 프리차지 트랜지스터들과 상기 등화 트랜지스터는 게이트 패턴을 공유하고,
    상기 게이트 패턴은 상기 액티브 영역 상에 제1 방향으로 배치되는 제1 패턴과, 상기 제1 패턴의 일 측으로부터 연장되어 상기 제1 방향과 교차하는 제2 방향으로 배치되는 제2 패턴을 포함하고,
    상기 제2 패턴은 상기 액티브 영역 위인 제1 위치에서 상기 제1 방향으로 벤딩되고, 상기 제1 위치와 다르고, 상기 액티브 영역 위인 제2 위치에서 상기 제2 방향으로 벤딩되어 연장되는, 비트 라인 등화 회로.
  8. 제7항에 있어서,
    상기 등화 트랜지스터의 소오스/드레인 콘택은 상기 제2 패턴의 상기 제1 방향으로 벤딩되는 코너와 상기 제2 방향으로 벤딩되는 코너에 배치되는, 비트 라인 등화 회로.
  9. 제8항에 있어서,
    상기 복수의 프리차지 트랜지스터들은 드레인 콘택을 공유하는 제1 프리차지 트랜지스터와 제2 프리차지 트랜지스터를 포함하고,
    상기 제1 프리차지 트랜지스터와 상기 제2 프리차지 트랜지스터의 드레인 콘택은 상기 제1 패턴의 타 측에 배치되는, 비트 라인 등화 회로.
  10. 제9항에 있어서,
    상기 제1 프리차지 트랜지스터와 상기 제2 프리차지 트랜지스터는 소오스 콘택으로 상기 등화 트랜지스터의 소오스/드레인 콘택을 공유하는, 비트 라인 등화 회로.
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