KR20200014509A - 반도체 장치 - Google Patents

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KR20200014509A
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precharge
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지성수
서재환
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에스케이하이닉스 주식회사
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Abstract

본 기술은 테스트모드시 보다 다양한 조건들로 테스트를 수행할 수 있는 반도체 장치를 개시한다. 본 기술의 일 실시예에 따른 반도체 장치는 동작모드에 따라 비트라인 프리차지전압의 크기를 제어하기 위한 모드제어신호를 생성하는 프리차지 제어부, 상기 모드제어신호에 응답하여 2n 개(n≥2인 정수)의 비트라인 프리차지전압들을 각각 서로 다른 전원라인들을 통해 출력하는 전압 생성부, 및 상기 전압 생성부로부터 상기 비트라인 프리차지전압들을 공급받으며, 동일한 셀 어레이 내에서 연속되는 2n 개의 비트라인들 단위로 해당 비트라인들에 상기 2n 개의 비트라인 프리차지전압들을 공급하는 센스앰프를 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 테스트모드시 반도체 장치의 열화를 방지하면서 보다 다양한 조건들로 테스트를 수행할 수 있는 반도체 장치에 관한 것이다.
반도체 장치는 센스앰프를 이용하여 메모리 셀들에 데이터를 라이트 또는 리드하며, 테스트 모드시에도 마찬가지로 센스앰프를 이용하여 메모리 셀들에 데이터를 라이트 또는 리드한다. 또한, 테스트 모드시에는 높은 코어전압(Vcore)을 이용하여 메모리 셀들을 스크린하는 과정을 거치게 된다.
그런데, 높은 코어전압이 사용되면, 테스트 과정에서 센스앰프 특히 센스앰프 내의 래치 트랜지스터들이 과도한 스트레스를 받게 되며, 이러한 스트레스로 인해 센스앰프의 열화 가능성이 높아지게 된다.
한편, 반도체 장치에 대한 테스트를 보다 효과적으로 하기 위해서는 보다 다양한 테스트 패턴으로 데이터를 라이트할 수 있어야 한다.
따라서, 센스앰프의 열화를 방지하면서 보다 다양한 테스트 패턴으로 테스트를 수행할 수 있는 방법이 요구되고 있다.
본 발명은 반도체 장치의 열화를 방지하면서 보다 다양한 테스트 패턴으로 테스트를 수행할 수 있는 반도체 장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 반도체 장치는 동작모드에 따라 비트라인 프리차지전압의 크기를 제어하기 위한 모드제어신호를 생성하는 프리차지 제어부, 상기 모드제어신호에 응답하여 2n 개(n≥2인 정수)의 비트라인 프리차지전압들을 각각 서로 다른 전원라인들을 통해 출력하는 전압 생성부, 및 상기 전압 생성부로부터 상기 비트라인 프리차지전압들을 공급받으며, 동일한 셀 어레이 내에서 연속되는 2n 개의 비트라인들 단위로 해당 비트라인들에 상기 2n 개의 비트라인 프리차지전압들을 공급하는 센스앰프를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 복수의 비트라인들에 연결된 복수의 메모리 셀들을 포함하는 셀 어레이, 상기 셀 어레이의 일측에 위치하며, 상기 비트라인들 중 홀수번 째 비트라인들과 연결되는 제 1 센스앰프 어레이, 상기 셀 어레이의 다른 일측에 위치하며, 상기 비트라인들 중 짝수번 째 비트라인들과 연결되는 제 2 센스앰프 어레이, 상기 제 1 센스앰프 어레이와 복수의 서로 다른 전원라인들을 통해 연결되고 상기 제 2 센스앰프 어레이와 복수의 서로 다른 전원라인들을 통해 연결되며, 모드제어신호에 응답하여 2n 개(n≥2인 정수)의 비트라인 프리차지전압들을 상기 제 1 센스앰프 어레이 및 상기 제 2 센스앰프 어레이에 출력하는 전압 생성부를 포함할 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 타겟이 되는 메모리 셀을 중심으로 그 주변의 셀들에 보다 다양한 스트레스를 인가할 수 있으며, 이를 통해 보다 다양한 테스트 환경에서 메모리 셀들에 대한 테스트를 수행할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 개략적으로 보여주는 도면.
도 2는 4개의 비트라인 프리차지전압들을 이용하여 구현할 수 있는 16가지의 테스트 전압 패턴들을 보여주는 도면.
도 3은 도 1의 전압 생성부의 구성을 보다 상세하게 나타낸 도면.
도 4는 도 1의 센스앰프를 포함하는 디램 코어의 구조를 개략적으로 보여주는 도면.
도 5는 도 4의 단위 센스앰프의 구조를 보여주는 도면.
도 6은 도 5의 단위 센스앰프에서 이퀄라이징부를 구성하는 트랜지스터들의 물리적인 배치 모습을 예시적으로 보여주는 도면.
도 7은 도 4의 센스앰프 어레이들 내의 이퀄라이징부들과 비트라인 쌍들 간의 물리적인 연결 모습을 예시적으로 보여주는 도면.
도 8은 본 발명의 일실시예에 따른 테스트모드에서 비트라인 프리차지전압을 이용하여 데이터를 라이트하는 방법을 설명하기 위한 타이밍도.
도 9는 4개의 비트라인 프리차지전압들을 이용하여 셀 매트(MAT)에서 4개의 비트라인들 단위로 데이터 라이트가 수행되는 모습을 예시적으로 보여주는 도면.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 개략적으로 보여주는 도면이다.
도 1을 참조하면, 도 1의 반도체 장치는 프리차지 제어부(100), 전압 생성부(200) 및 센스앰프(300)를 포함할 수 있다.
프리차지 제어부(100)는 동작모드(노말모드 또는 테스트모드)에 따라 제 1 내지 제 4 비트라인 프리차지전압들(VBLP0 ~ VBLP3)의 크기(전압값)를 제어하기 위한 모드제어신호들(TM0 ~ TM3)을 생성하여 전압 생성부(200)에 출력한다. 프리차지 제어부(100)는 반도체 장치의 동작 모드에 따라 모드제어신호들(TM0 ~ TM3)의 출력을 조절한다.
예컨대, 프리차지 제어부(100)는 노말모드에서 데이터를 라이트할 때는 프리차지 구간에서 제 1 내지 제 4 비트라인 프리차지전압들(VBLP0 ~ VBLP3)이 모두 프리차지전압(VBLP)이 되도록 제어한다.
반면에, 프리차지 제어부(100)는 테스트모드에서 데이터를 라이트할 때는 제 1 내지 제 4 비트라인 프리차지전압들(VBLP0 ~ VBLP3)로서 코어전압(VCORE), 프리차지전압(VBLP) 및 접지전압(VSS)이 선택적으로 출력되도록 제어한다. 예컨대, 테스트모드시, 프리차지 제어부(100)는 프리차지 구간에서는 제 1 내지 제 4 비트라인 프리차지전압들(VBLP0 ~ VBLP3)이 프리차지전압(VBLP)이 되도록 모드제어신호들(TM0 ~ TM3)을 조절하고, 테스트용 데이터를 메모리 셀에 라이트할 때는 제 1 내지 제 4 비트라인 프리차지전압들(VBLP0 ~ VBLP3)이 각각 코어전압(VCORE) 또는 접지전압(VSS)이 되도록 모드제어신호들(TM0 ~ TM3)을 조절한다. 이때, 프리차지 제어부(100)는, 도 2에서와 같이, 제 1 내지 제 4 비트라인 프리차지전압들(VBLP0 ~ VBLP3)이 16(= 24)가지의 서로 다른 테스트 전압 조합들로 출력되도록 모드제어신호들(TM0 ~ TM3)의 출력을 조절할 수 있다. 테스트모드에서, 제 1 내지 제 4 비트라인 프리차지전압들(VBLP0 ~ VBLP3)을 이용하여 데이터를 라이트하는 동작은 상세하게 후술된다.
전압 생성부(200)는 프리차지 제어부(100)로부터의 모드제어신호들(TM0 ~ TM3)에 응답하여 제 1 내지 제 4 비트라인 프리차지전압들(VBLP0 ~ VBLP3)을 출력한다. 예컨대, 전압 생성부(200)는 모드제어신호들(TM0 ~ TM3)에 따라 제 1 내지 제 4 비트라인 프리차지전압들(VBLP0 ~ VBLP3) 각각의 전압값으로서 코어전압(VCORE), 프리차지전압(VBLP) 또는 접지전압(VSS)을 출력한다.
센스앰프(300)는 셀 매트(MAT)의 비트라인 쌍과 연결되어 셀 매트에 셀 데이터를 라이트 및 리드한다. 센스앰프(300)는 노말모드시에는 풀업 전원 라인(RTO) 및 풀다운 전원 라인(SB)을 통해서 공급되는 구동 전압 및 컬럼제어신호(YS)를 이용하여 셀 데이터를 셀 매트(MAT)에 라이트한다. 반면에, 센스앰프(300)는 테스트모드시에는 전압 생성부(200)로부터 인가되는 비트라인 프리차지전압들(VBLP0 ~ VBLP3)을 이용하여 테스트용 데이터를 셀 매트(MAT)에 라이트한다.
특히, 본 실시예에서의 센스앰프(300)는 동일한 셀 매트 내에서 연속되는 4개의 비트라인들 단위로 제 1 내지 제 4 비트라인 프리차지전압들(VBLP0 ~ VBLP3)을 공급한다.
도 3은 도 1에서의 전압 생성부의 구성을 보다 상세하게 나타낸 도면이다.
도 3을 참조하면, 전압 생성부(200)는 복수의 프리차지전압 생성부들(210 ~ 240)을 포함할 수 있다.
프리차지전압 생성부들(210 ~ 240) 각각은 코어전압(VCORE), 프리차지전압(VBLP) 및 접지전압(VSS)을 인가받으며, 프리차지 제어부(100)로부터의 모드제어신호들(TM0 ~ TM3)에 응답하여 코어전압(VCORE), 프리차지전압(VBLP) 및 접지전압(VSS) 중 어느 하나를 비트라인 프리차지전압(VBLP0 ~ VBLP3)으로서 출력한다.
예컨대, 프리차지전압 생성부(210)는 코어전압(VCORE), 프리차지전압(VBLP) 및 접지전압(VSS) 중 어느 하나를 제 1 비트라인 프리차지전압(VBLP0)으로서 출력하되, 출력되는 제 1 비트라인 프리차지전압(VBLP0)의 전압값은 제 1 모드제어신호(TM0)에 의해 제어된다. 마찬가지로, 프리차지전압 생성부(220)는 제 2 모드제어신호(TM1)에 따라 코어전압(VCORE), 프리차지전압(VBLP) 및 접지전압(VSS) 중 어느 하나를 제 2 비트라인 프리차지전압(VBLP1)으로서 출력한다. 프리차지전압 생성부(230)는 제 3 모드제어신호(TM2)에 따라 코어전압(VCORE), 프리차지전압(VBLP) 및 접지전압(VSS) 중 어느 하나를 제 3 비트라인 프리차지전압(VBLP2)으로서 출력한다. 그리고, 프리차지전압 생성부(240)는 제 4 모드제어신호(TM3)에 따라 코어전압(VCORE), 프리차지전압(VBLP) 및 접지전압(VSS) 중 어느 하나를 제 4 비트라인 프리차지전압(VBLP3)으로서 출력한다.
프리차지전압 생성부들(210 ~ 240) 각각은 스위칭 소자들(SW1 ~ SW3)을 포함할 수 있다. 스위칭 소자들(SW1 ~ SW3)은 각각 코어전압(VCORE), 프리차지전압(VBLP), 접지전압(VSS)의 전송경로 상에 위치하며, 모드제어신호들(TM0 ~ TM3)에 따라 온오프된다. 이때, 스위칭 소자들(SW1 ~ SW3)은 MOS 트랜지스터를 포함할 수 있다.
각 모드제어신호(TM0 ~ TM3)는 각 프리차지전압 생성부(210 ~ 240)에 포함된 스위칭 소자들(SW1 ~ SW3)의 온오프를 제어하는 3비트(<0:2>)의 신호들을 포함한다. 즉, 프리차지전압 생성부(210)의 스위치들(SW1 ~ SW3)은 3비트의 모드제어신호 TM0<0:2>에 따라 온오프되며, 프리차지전압 생성부(220)의 스위치들(SW1 ~ SW3)은 3비트의 모드제어신호 TM1<0:2>에 따라 온오프된다. 그리고, 프리차지전압 생성부(230)의 스위치들(SW1 ~ SW3)은 3비트의 모드제어신호 TM2<0:2>에 따라 온오프되며, 프리차지전압 생성부(240)의 스위치들(SW1 ~ SW3)은 3비트의 모드제어신호 TM3<0:2>에 따라 온오프된다.
도 4는 도 1의 센스앰프를 포함하는 디램 코어의 구조를 개략적으로 보여주는 도면이다.
도 4를 참조하면, 디램의 코어는 셀 매트(MAT)들 및 센스앰프 어레이들(310, 320)을 포함한다.
셀 매트(MAT)는 워드라인들(WL)과 비트라인들(BL, /BL)이 교차되는 위치에 위치하며 매트릭스 형태로 배열되는 복수의 메모리 셀(MC)들을 포함한다. 메모리 셀(MC)들은 해당 셀 매트(MAT)의 양측에 위치하는 센스앰프 어레이(310, 320)의 단위 센스앰프(BLSA)와 비트라인들(BL, /BL)을 통해 연결된다.
센스앰프(300)는 센스앰프 어레이들(310, 320)을 포함한다. 센스앰프 어레이들(310, 320)은 셀 매트(MAT)의 양측에 위치하며, 복수의 단위 센스앰프(BLSA)들을 포함한다. 각 단위 센스앰프(BLSA)는 비트라인 쌍(BL, /BL)과 연결되어 셀 매트(MAT)에 데이터를 라이트 및 리드한다.
특히, 본 실시예에서의 센스앰프 어레이들(310, 320)은 각각 예컨대 2개의 서로 다른 전원라인들(L1, L2 또는 L3, L4)을 통해 전압 생성부(200)로부터 2개의 비트라인 프리차지전압들(VBLP0, VBLP1 또는 VBLP2, VBLP3)을 공급받는다. 예컨대, 셀 매트(MAT)의 일측에 위치하는 센스앰프 어레이(310)는 서로 다른 2개의 전원라인들(L1, L2)을 통해 비트라인 프리차지전압들(VBLP0, VBLP2)을 공급받으며, 셀 매트(MAT)의 반대편 일측에 위치하는 센스앰프 어레이(320)는 서로 다른 2개의 전원라인들(L3, L4)을 통해 비트라인 프리차지전압들(VBLP1, VBLP3)을 제공받는다. 즉, 하나의 셀 매트(MAT)에 대해 4개의 비트라인 프리차지전압들(VBLP0 ~ VBLP3)이 공급되며, 비트라인 프리차지전압들(VBLP0 ~ VBLP3)은 각각 서로 다른 전원라인(L1 ~ L4)을 통해 센스앰프 어레이들(310, 320)에 공급된다.
이때, 각 센스앰프 어레이(310, 320)에서, 인접한 단위 센스앰프(BLSA)들은 서로 다른 전원라인과 연결된다. 예컨대, 센스앰프 어레이(310)에서, 홀수 번째의 단위 센스앰프들은 전원라인(L1)과 연결되어 제 1 비트라인 프리차지전압(VBLP0)을 공급받으며, 짝수 번째의 단위 센스앰프들은 전원라인(L2)과 연결되어 제 3 비트라인 프리차지전압(VBLP2)을 공급받는다. 그리고, 센스앰프 어레이(320)에서, 홀수 번째의 단위 센스앰프들은 전원라인(L3)과 연결되어 제 2 비트라인 프리차지전압(VBLP1)을 공급받으며, 짝수 번째의 단위 센스앰프들은 전원라인(L4)과 연결되어 제 4 비트라인 프리차지전압(VBLP3)을 공급받는다.
따라서, 셀 매트(MAT)의 비트라인들(BL, /BL)은 연속된 4개 단위로 제 1 내지 제 4 비트라인 프리차지전압들(VBLP0 ~ VBLP3)을 공급받는다.
도 5는 도 4의 단위 센스앰프(BLSA)의 구조를 보여주는 회로도이다.
각 단위 센스앰프(BLSA)는 풀업 전원 라인(RTO) 및 풀다운 전원 라인(SB)을 통해서 공급되는 구동 전압에 의해 동작하며 비트라인 쌍(BL, /BL)의 신호 차이를 센싱 및 증폭하는 센스 앰프부(312), 비트라인 이퀄라이징신호(BLEQ)에 응답하여 비트라인 쌍(BL, /BL)에 비트라인 프리차지전압(VBLP0 ~ VBLP3 중 어느 하나)을 공급하는 이퀄라이징부(314) 및 컬럼선택신호(YS)에 응답하여 비트라인 쌍(BL, /BL)과 입출력라인 쌍(IO, IOB)을 선택적으로 연결시키는 데이터 출력부(316)을 포함한다.
이퀄라이징부(314)는 비트라인 쌍(BL, /BL) 사이에 연결되며 게이트 단자를 통해 비트라인 이퀄라이징신호(BLEQ)를 인가받는 트랜지스터(N1), 비트라인 프리차지전압(VBLP0 ~ VBLP3 중 어느 하나)과 비트라인(BL) 사이에 연결되며 게이트 단자를 통해 비트라인 이퀄라이징신호(BLEQ)를 인가받는 트랜지스터(N2), 및 비트라인 프리차지전압(VBLP0 ~ VBLP3 중 어느 하나)과 비트바라인(/BL) 사이에 연결되며 게이트 단자를 통해 비트라인 이퀄라이징신호(BLEQ)를 인가받는 트랜지스터(N3)를 포함한다. 이때, 각 단위 센스앰프(BLSA)의 이퀄라이징부(314)에 인가되는 비트라인 프리차지전압은 해당 단위 센스앰프의 위치에 따라 4개의 비트라인 프리차지전압들(VBLP0 ~ VBLP3) 중 어느 하나가 된다.
도 6은 도 5의 단위 센스앰프(BLSA)에서 이퀄라이징부(314)를 구성하는 트랜지스터들의 물리적인 배치 모습을 예시적으로 보여주는 도면이며, 도 7은 도 4의 센스앰프 어레이들 내의 이퀄라이징부들과 비트라인 쌍들 간의 물리적인 연결 모습을 예시적으로 보여주는 도면이다.
도 6에서, 점선으로 표시된 트랜지스터들(N1 ~ N3)은 도 5의 이퀄라이징부(314)에 표시된 트랜지스터들(N1 ~ N3)과의 대비를 위해 표시된 것이다. 도 7에서는, 설명의 편의를 위해, 센스앰프 어레이(310)에서 각 단위 센스앰프의 이퀄라이징부들에 대해서만 예시적으로 도시하고 있다.
도 6을 참조하면, 각 단위 센스앰프에서 이퀄라이징부(314)의 트랜지스터들(N1 ~ N3)은 동일한 액티브 영역(ACT) 상에 형성된다. 액티브 영역(ACT)의 상부에는 H 형태의 게이트(G)가 형성되며, 게이트(G)에는 비트라인 이퀄라이징신호(BLEQ)가 인가된다. 게이트(G)와 일정거리 이격된 액티브 영역(ACT) 상에는 콘택들(C1 ~ C3)이 형성된다. 이때, 콘택들(C1, C2)은 비트라인 쌍(BL, /BL)과 연결되며, 콘택(C3)은 비트라인 프리차지전압(VBLP0 ~ VBLP3 중 어느 하나)이 전달되는 전원라인(L1 ~ L4 중 어느 하나)과 연결된다.
도 7을 참조하면, 센스앰프 어레이(310)의 이퀄라이징부들(314O, 314E)은 도 6의 이퀄라이징부가 연속적으로 연결된 구조로 형성될 수 있다.
다만, 본 실시예에서 센스앰프 어레이(310)의 이퀄라이징부들(314O, 314E)은 서로 다른 두 액티브 영역들(ACT1, ACT2)에 분리되어 형성된다. 예컨대, 센스앰프 어레이(310)에서 홀수 번째 단위 센스앰프들의 이퀄라이징부(314O)를 구성하는 트랜지스터들은 제 1 액티브 영역(ACT1) 상에 형성되며, 짝수 번째 단위 센스앰프들의 이퀄라이징부(314E)를 구성하는 트랜지스터들은 제 2 액티브 영역(ACT2) 상에 형성된다.
액티브 영역들(ACT1, ACT2)은 도 6의 액티브 영역(ACT)이 연속적으로 연결되어 복수의 핑거들(fingers)을 갖는 형태로 형성될 수 있다. 액티브 영역들(ACT1, ACT2) 상부에는 각각 도 6에서의 H 형태의 게이트(G)가 연속적으로 연결된 사다리 형태의 게이트(G1, G2)가 형성된다. 게이트(G1, G2)에는 이퀄라이징신호(BLEQ)가 인가된다. 게이트(G1, G2)와 일정거리 이격된 액티브 영역들(ACT1, ACT2) 상에는 콘택들(CONT)이 형성된다.
특히, 본 실시예에서 액티브 영역들(ACT1, ACT2)은 각각 서로 다른 전원라인(L1, L2)과 연결된다. 예컨대, 액티브 영역(ACT1)은 전원라인(L1)과 연결되고, 액티브 영역(ACT2)은 전원라인(L2)에 연결된다.
즉, 센스앰프 어레이(310)에서 홀수 번째 단위 센스앰프들은 전원라인(L1)을 통해 제 1 비트라인 프리차지전압(VBLP0)을 공급받으며, 짝수 번째의 단위 센스앰프들은 전원라인(L2)을 통해 제 3 비트라인 프리차지전압(VBLP2)을 인가받는다.
도 7에서는 센스앰프 어레이(310)를 예시적으로 설명하였으나, 센스앰프 어레이(320)도 센스앰프 어레이(310)와 동일한 구조를 가진다. 즉, 센스앰프 어레이(320)에서, 홀수 번째 단위 센스앰프들의 이퀄라이징부를 구성하는 트랜지스터들과 짝수 번째 단위 센스앰프들의 이퀄라이징부를 구성하는 트랜지스터들은 서로 다른 액티브 영역 상에 형성된다. 이때, 각 액티브 영역은 서로 다른 전원라인(도 4에서 L3, L4)과 연결되며, 해당 전원라인(L3, L4)을 통해 제 2 비트라인 프리차지전압(VBLP1) 또는 제 4 비트라인 프리차지전압(VBLP3)을 공급받는다.
도 8은 본 발명의 일실시예에 따른 테스트모드에서 비트라인 프리차지전압을 이용하여 데이터를 라이트하는 방법을 설명하기 위한 타이밍도이며, 도 9는 4개의 비트라인 프리차지전압들을 이용하여 셀 매트(MAT)에서 4개의 비트라인들 단위로 데이터 라이트가 수행되는 모습을 예시적으로 보여주는 도면이다.
도 8 및 도 9를 참조하면, 테스트용 데이터를 메모리 셀(MC)에 라이트하기 전인 프리차지 구간(t0 이전)에서, 센스앰프 어레이(310, 320)와 연결된 비트라인 쌍(BL, /BL)들은 프리차지전압(VBLP)으로 프리차지된다. 이때, 프리차지전압(VBLP)은 코어전압(VCORE)의 1/2의 크기를 가질 수 있다.
이를 위해, 프리차지 제어부(100)는 전압 생성부(200)의 프리차지전압 생성부들(210 ~ 240)이 모두 프리차지전압(VBLP)을 출력하도록 모드제어신호들(TM0 ~ TM3)을 제어한다. 즉, 전원라인들(L1 ~ L4)를 통해 센스앰프 어레이들(310, 320)에 인가되는 제 1 내지 제 4 비트라인 프리차지전압들(VBLP0 ~ VBLP3)은 모두 프리차지전압(VBLP)(= VCORE/2)이 된다.
다음에, t0에서, 프리차지 제어부(100)는 셀 매트(MAT)에서 연속된 4개의 비트라인들 단위로 제 1 내지 제 4 비트라인 프리차지전압들(VBLP0 ~ VBLP3)이 공급되도록 하되, 각 비트라인 프리차지전압들(VBLP0 ~ VBLP3)이 코어전압(VCORE) 또는 접지전압(VSS)을 갖도록 모드제어신호들(TM0 ~ TM3)을 제어한다.
예컨대, 도 9에서와 같이, 프리차지 제어부(100)는 센스앰프 어레이(310)와 연결된 비트라인 쌍들 및 센스앰프 어레이(320)에서 홀수 번째의 단위 센스앰프들(BLSA 1L, BLSA 3L, BLSA 5L)과 연결된 비트라인 쌍들에는 접지전압(VSS)이 공급되도록 하고, 센스앰프 어레이(320)에서 짝수 번째의 단위 센스앰프들(BLSA 2L, BLSA 4L)과 연결된 비트라인 쌍에는 코어전압(VCORE)이 인가되도록 모드제어신호들(TM0 ~ TM3)을 제어한다. 즉, 프리차지 제어부(100)는 전압 생성부(200)의 프리차지전압 생성부들(210 ~ 240)이 각각 접지전압(VSS), 접지전압(VSS), 접지전압(VSS), 코어전압(VCORE)을 출력하도록 모드제어신호들(TM0 ~ TM3)을 제어한다.
다음에, t1에서 워드라인(WL)이 하이레벨로 활성화되어 메모리 셀의 캐패시터와 비트라인이 연결되고, t2에서 비트라인 이퀄라이징신호(BLEQ)가 하이레벨로 활성화되어 센스앰프 어레이(310, 320)에 공급된 비트라인 프리차지전압들(VBLP0 ~ VBLP3)이 해당 비트라인 쌍에 공급된다. 이에 따라, 해당 비트라인 쌍 및 해당 비트라인 쌍에 연결된 메모리 셀들의 캐패시터들 간에 전하공유(charge sharing)가 발생한다. 그러한 전하공유에 의해, 코어전압(VCORE)이 공급된 비트라인 쌍에 연결된 메모리 셀들은 도 8에서와 같이 코어전압(VCORE)으로 라이트된다. 그리고, 접지전압(VSS)이 공급된 비트라인 쌍에 연결된 메모리 셀들은 접지전압(VSS)으로 라이트된다.
도 9의 실시예에서는 데이터 라이트시, 제 1 내지 제 3 비트라인 프리차지전압들(VBLP0 ~ VBLP2)은 접지전압이 되고, 제 4 비트라인 프리차지전압(VBLP3)은 코어전압(VCORE)이 되는 경우에 대해서만 설명하였다. 그러나, 프리차지 제어부(100)는 모드제어신호들(TM0 ~ TM3)을 조절하여 제 1 내지 제 4 비트라인 프리차지전압들(VBLP0 ~ VBLP2)이 도 2에서와 같이 16가지의 테스트 패턴들로 조합되도록 할 수 있다.
데이터 라이트 후 일정시간이 경과한 t3에서, 프리차지 제어부(100)는 제 1 내지 제 4 비트라인 프리차지전압들(VBLP0 ~ VBLP2)이 모두 접지전압(VCORE)이 되도록 모드제어신호들(TM0 ~ TM3)을 조절한다. 즉, 프리차지 제어부(100)는 전압 생성부(200)의 프리차지전압 생성부들(210 ~ 240)이 모두 접지전압(VSS)을 출력하도록 모드제어신호들(TM0 ~ TM3)을 제어한다. 따라서, 코어전압(VCORE)이 라이트되었던 메모리 셀이 다시 접지전압 레벨로 변환된다.
다음에 t4에서, 워드라인(WL)이 로우레벨로 변환됨으로써 라이트가 종료된다.
상술한 테스트모드에서의 라이트 동작은 도 2의 16가지 조합들 각각에 대해 수행될 수 있다.
이처럼, 본 발명은 인접한 비트라인들의 테스트 전압들을 다양하게 변화시킴으로써 타겟이 되는 메모리 셀을 중심으로 그 주변의 셀들에 보다 다양한 스트레스를 인가할 수 있다. 이를 통해, 본 발명은 보다 다양한 테스트 환경에서 메모리 셀들에 대한 테스트를 수행할 수 있다.
상술한 실시예에서는 전압 생성부(200)가 4개의 비트라인 프리차지전압들(VBLP0 ~ VBLP3)을 생성하는 경우만을 예시적으로 설명하였으나 보다 많은 비트라인 프리차지전압들을 생성할 수도 있다. 즉, 셀 매트(MAT)의 양측에 배치되는 센스앰프 어레이들에 보다 많은 수의 비트라인 프리차지전압들이 인가되도록 함으로써 보다 다양한 테스트 환경을 구현할 수 있다. 예컨대, 셀 매트(MAT)의 양측에 배치되는 센스앰프 어레이들에 각각 n/2개(n≥2인 정수)의 비트라인 프리차지전압들이 인가되도록 하면, 총 2n 가지의 테스트 환경을 구현할 수 있다. 그러한 경우, 셀 매트(MAT)의 양측에 배치되는 센스앰프 어레이들 각각에서, 이퀄라이징부를 구성하는 트랜지스터들이 형성되는 액티브 영역이 그 인가되는 비트라인 프리차지전압들의 수만큼 분리되어야 한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 프리차지 제어부
200 : 전압 생성부
210 ~ 240 : 프리차지전압 생성부
300 : 센스앰프
310, 320 : 샌스앰프 어레이
312 : 센스 앰프부
314, 314O, 314E : 이퀄라이징부
316 : 데이터 출력부

Claims (18)

  1. 동작모드에 따라 비트라인 프리차지전압의 크기를 제어하기 위한 모드제어신호를 생성하는 프리차지 제어부;
    상기 모드제어신호에 응답하여 2n 개(n≥2인 정수)의 비트라인 프리차지전압들을 각각 서로 다른 전원라인들을 통해 출력하는 전압 생성부; 및
    상기 전압 생성부로부터 상기 비트라인 프리차지전압들을 공급받으며, 동일한 셀 어레이 내에서 연속되는 2n 개의 비트라인들 단위로 해당 비트라인들에 상기 2n 개의 비트라인 프리차지전압들을 공급하는 센스앰프를 포함하는 반도체 장치.
  2. 제 1항에 있어서, 상기 전압 생성부는
    제 1 모드제어신호에 따라 서로 다른 크기의 제 1 전압 내지 제 3 전압 중 어느 하나를 상기 제 1 비트라인 프리차지전압으로서 출력하는 제 1 프리차지전압 생성부;
    제 2 모드제어신호에 따라 상기 제 1 전압 내지 제 3 전압 중 어느 하나를 상기 제 2 비트라인 프리차지전압으로서 출력하는 제 2 프리차지전압 생성부;
    제 3 모드제어신호에 따라 상기 제 1 전압 내지 제 3 전압 중 어느 하나를 상기 제 3 비트라인 프리차지전압으로서 출력하는 제 3 프리차지전압 생성부; 및
    제 4 모드제어신호에 따라 상기 제 1 전압 내지 제 3 전압 중 어느 하나를 상기 제 4 비트라인 프리차지전압으로서 출력하는 제 4 프리차지전압 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서, 상기 제 1 내지 제 4 프리차지전압 생성부들은 각각
    상기 제 1 전압의 전송경로 상에 위치하며, 상기 모드제어신호에 따라 온오프되는 제 1 스위칭 소자;
    상기 제 2 전압의 전송경로 상에 위치하며, 상기 모드제어신호에 따라 온오프되는 제 2 스위칭 소자; 및
    상기 제 3 전압의 전송경로 상에 위치하며, 상기 모드제어신호에 따라 온오프되는 제 3 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서, 상기 제 1 내지 제 4 모드제어신호들은 각각
    상기 제 1 내지 제 3 스위칭 소자들의 온오프를 제어하는 3비트의 신호들을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서, 상기 전압 생성부는
    상기 모드제어신호에 응답하여, 상기 2n 개의 비트라인 프리차지전압들 각각의 전압값으로서 코어전압(VCORE), 프리차지전압(VBLP), 접지전압(VSS)을 선택적으로 출력하는 것을 특징으로 하는 반도체 장치.
  6. 제 5항에 있어서, 상기 프리차지 제어부는
    노말모드시, 상기 2n 개의 비트라인 프리차지전압들이 모두 상기 프리차지전압(VBLP)이 되도록 상기 모드제어신호를 조절하는 것을 특징으로 하는 반도체 장치.
  7. 제 5항에 있어서, 상기 프리차지 제어부는
    테스트모드시, 프리차지 구간에서 상기 2n 개의 비트라인 프리차지전압들이 모두 상기 프리차지전압(VBLP)이 되도록 상기 모드제어신호를 조절하고, 데이터 라이트 구간에서 상기 2n 개의 비트라인 프리차지전압들 각각이 상기 코어전압(VCORE) 또는 상기 접지전압(VSS)이 되도록 상기 모드제어신호를 조절하는 것을 특징으로 하는 반도체 장치.
  8. 제 7항에 있어서, 상기 프리차지 제어부는
    데이터 라이트 후 일정시간이 경과한 뒤 상기 2n 개의 비트라인 프리차지전압들이 모두 상기 접지전압(VSS)이 되도록 상기 모드제어신호를 조절하는 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서, 상기 센스앰프는
    셀 어레이의 일측에 위치하며, 일련의 상기 2n 개의 비트라인 프리차지전압들 중 홀수 번 째의 비트라인 프리차지전압들을 공급받아 상기 셀 어레이에 공급하는 제 1 센스앰프 어레이; 및
    상기 셀 어레이의 다른 일측에 위치하며, 일련의 상기 2n 개의 비트라인 프리차지전압들 중 짝수 번 째의 비트라인 프리차지 전압을 공급받아 상기 셀 어레이에 공급하는 제 2 센스앰프 어레이를 포함하는 반도체 장치.
  10. 제 9항에 있어서, 상기 제 1 센스앰프 어레이는
    제 1 전원라인을 통해 상기 전압 생성부로부터 비트라인 프리차지전압을 공급받는 복수의 제 1 단위 센스앰프들; 및
    제 2 전원라인을 통해 상기 전압 생성부로부터 비트라인 프리차지전압을 공급받는 복수의 제 3 단위 센스앰프들을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 제 1 단위 센스앰프들에서, 비트라인 이퀄라이징신호에 따라 비트라인 쌍에 상기 비트라인 프리차지전압을 공급하는 트랜지스터들은 상기 제 1 전원라인과 연결된 제 1 액티브 영역에 형성되며,
    상기 제 3 단위 센스앰프들에서, 상기 비트라인 이퀄라이징신호에 따라 비트라인 쌍에 비트라인 프리차지전압을 공급하는 트랜지스터들은 상기 제 2 전원라인과 연결되며 상기 제 1 액티브 영역과 일정거리 이격된 제 2 액티브 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제 9항에 있어서, 상기 제 2 센스앰프 어레이는
    제 3 전원라인을 통해 상기 전압 생성부로부터 비트라인 프리차지전압을 공급받는 복수의 제 2 단위 센스앰프들; 및
    제 4 전원라인을 통해 상기 전압 생성부로부터 비트라인 프리차지전압을 공급받는 복수의 제 4 단위 센스앰프들을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 제 2 단위 센스앰프들에서, 비트라인 이퀄라이징신호에 따라 비트라인 쌍에 비트라인 프리차지전압을 공급하는 트랜지스터들은 상기 제 3 전원라인과 연결된 제 3 액티브 영역에 형성되며,
    상기 제 2 단위 센스앰프들에서, 상기 비트라인 이퀄라이징신호에 따라 비트라인 쌍에 비트라인 프리차지전압을 공급하는 트랜지스터들은 상기 제 4 전원라인과 연결되며 상기 제 3 액티브 영역과 일정거리 이격된 제 4 액티브 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  14. 복수의 비트라인들에 연결된 복수의 메모리 셀들을 포함하는 셀 어레이;
    상기 셀 어레이의 일측에 위치하며, 상기 비트라인들 중 홀수번 째 비트라인들과 연결되는 제 1 센스앰프 어레이;
    상기 셀 어레이의 다른 일측에 위치하며, 상기 비트라인들 중 짝수번 째 비트라인들과 연결되는 제 2 센스앰프 어레이;
    상기 제 1 센스앰프 어레이와 복수의 서로 다른 전원라인들을 통해 연결되고 상기 제 2 센스앰프 어레이와 복수의 서로 다른 전원라인들을 통해 연결되며, 모드제어신호에 응답하여 2n 개(n≥2인 정수)의 비트라인 프리차지전압들을 상기 제 1 센스앰프 어레이 및 상기 제 2 센스앰프 어레이에 출력하는 전압 생성부를 포함하는 반도체 장치.
  15. 제 14항에 있어서, 상기 제 1 센스앰프 어레이는
    제 1 전원라인을 통해 상기 전압 생성부로부터 비트라인 프리차지전압을 공급받는 복수의 제 1 단위 센스앰프들; 및
    제 2 전원라인을 통해 상기 전압 생성부로부터 비트라인 프리차지전압을 공급받는 복수의 제 3 단위 센스앰프들을 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제 15항에 있어서,
    상기 제 1 단위 센스앰프들에서, 비트라인 이퀄라이징신호에 따라 비트라인 쌍에 상기 비트라인 프리차지전압을 공급하는 트랜지스터들은 상기 제 1 전원라인과 연결된 제 1 액티브 영역에 형성되며,
    상기 제 3 단위 센스앰프들에서, 상기 비트라인 이퀄라이징신호에 따라 비트라인 쌍에 비트라인 프리차지전압을 공급하는 트랜지스터들은 상기 제 2 전원라인과 연결되며 상기 제 1 액티브 영역과 일정거리 이격된 제 2 액티브 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  17. 제 14항에 있어서, 상기 제 2 센스앰프 어레이는
    제 3 전원라인을 통해 상기 전압 생성부로부터 비트라인 프리차지전압을 공급받는 복수의 제 2 단위 센스앰프들; 및
    제 4 전원라인을 통해 상기 전압 생성부로부터 비트라인 프리차지전압을 공급받는 복수의 제 4 단위 센스앰프들을 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 제 2 단위 센스앰프들에서, 비트라인 이퀄라이징신호에 따라 비트라인 쌍에 비트라인 프리차지전압을 공급하는 트랜지스터들은 상기 제 3 전원라인과 연결된 제 3 액티브 영역에 형성되며,
    상기 제 2 단위 센스앰프들에서, 상기 비트라인 이퀄라이징신호에 따라 비트라인 쌍에 비트라인 프리차지전압을 공급하는 트랜지스터들은 상기 제 4 전원라인과 연결되며 상기 제 3 액티브 영역과 일정거리 이격된 제 4 액티브 영역에 형성되는 것을 특징으로 하는 반도체 장치.
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