KR100849719B1 - 프리차지 전압공급회로 및 반도체 장치 - Google Patents

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Abstract

본 발명은 제 1 전압레벨을 가진 제 1 기준전압과 프리차지 전압을 비교하여 제 1 비교신호를 출력하는 제 1 비교부와; 제 2 전압레벨을 가진 제 2 기준전압과 프리차지 전압을 비교하여 제 2 비교신호를 출력하는 제 2 비교부와; 상기 제 1 비교신호와 제 2 비교신호를 입력받아 이를 디코딩하여 복수의 제어신호를 출력하는 디코더와; 상기 복수의 제어신호를 입력받아 프리차지 전압을 공급하는 프리차지 전압공급회로를 포함하여 구성되는 반도체 장치에 관한 것이다.
프리차지, 프리차지 전압 공급회로

Description

프리차지 전압공급회로 및 반도체 장치{Precharge Voltage Supplying Circuit and Semiconductor Device}
도 1은 반도체 장치에서 워드라인과 비트라인 간에 브릿지가 발생한 것을 나타낸 단면도이다.
도 2는 워드라인과 비트라인 간의 브릿지로 인한 로우(row)/컬럼의 불량발생에 따른 누설전류의 발생량을 도시한 그래프이다.
도 3은 본 발명에 의한 일실시예에 따른 반도체 장치의 메모리 셀 영역의 구조를 나타낸 것이다.
도 4는 본 발명에 의한 일실시예에 따른 반도체 장치의 구성을 도시한 것이다.
도 5는 도4에 사용되는 제 1 비교부의 구성을 도시한 것이다.
도 6은 도4에 사용되는 제 2 비교부의 구성을 도시한 것이다.
도 7은 도4에 사용되는 디코더의 구성을 도시한 것이다.
도 8은 도4에 사용되는 프리차지 전압 공급회로의 구성을 도시한 것이다.
도 9와 도 10은 본 실시예의 반도체 장치에 사용되는 기준전압 발생부의 구성을 도시한 것이다.
본 발명은 프리차지 전압 공급회로 및 반도체 장치에 관한 것으로, 더욱 구체적으로는 파워다운 모드에서의 브릿지 생성부위를 통한 누설전류를 감소시킴과 동시에, 적정 수준의 프리차지 전압을 공급하여 논리 오류 비트의 발생을 억제할 수 있는 프리차지 전압 공급회로 및 그 반도체 장치에 관한 것이다.
최근 반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 각 부위는 그 차지하는 면적이 점점 더 줄어들고 있다. 특히, 디램(DRAM) 반도체 장치의 경우, 반도체 장치를 구성하는 게이트의 피치(pitch) 사이즈가 감소함에 따라 반도체 메모리 장치의 제조공정 결과 워드라인과 비트라인 간에 브릿지(bridge) 현상이 발생할 가능성이 점점 더 높아지고 있다. 상기와 같은 워드라인과 비트라인 간의 브릿지 현상은, 게이트를 형성하기 위해 폴리실리콘막을 식각했을 때 폴리실리콘의 일부가 식각되어 없어지지 않고 남아서 생기는 게이트 잔존물(gate residue)이나, 게이트 상층의 질화막이 화학기계적 평탄화(CMP)에 의하여 유실되어 그 부위가 취약하게 되는 것에 주로 기인하여 발생하게 된다.
도 1은 반도체 장치에서 워드라인과 비트라인 간에 브릿지가 발생한 것을 나타낸 단면도이다. 여기에 도시된 바와 같이, 상기 브릿지 현상이 발생하게 되면 워 드라인과 비트라인 간에는 전류 경로가 형성되게 되고, 이에 따라 반도체 장치의 파워다운 모드에서 비트라인에 충전되어 있던 전하가 상기 전류경로를 통하여 유입됨으로써, 워드라인과 비트라인 간에는 파워다운 모드에서 원하지 않는 누설전류가 발생하게 된다. 물론, 상기 브릿지 현상이 발생한 불량셀을 대신하여 여분의 다른 셀로 대치할 수는 있으나, 이러한 경우에도 반도체 장치의 구조 상에는 상기 불량셀이 여전히 존재하므로 상기 불량셀로는 누설전류가 계속 흐르게 된다.
도 2는 워드라인과 비트라인 간의 브릿지로 인한 로우(row)/컬럼의 불량발생에 따른 누설전류의 발생량을 도시한 그래프로서, 도시된 바와 같이 상기 불량셀에 의한 로우(row)/컬럼의 불량발생 개수에 따라 누설전류의 양도 비례적으로 증가하게 된다는 것을 알 수 있다. 불량셀 발생 1개 당 불필요하게 소모되는 누설전류는 약 9[㎂]로서, 이는 저전력용 반도체 장치에 있어 스탠바이 전류에 대한 사양(spec.)규제치의 7~10%수준에 이른다. 이와 같이, 워드라인과 비트라인 간 브릿지로 인한 누설전류의 증가는 제품의 전류 특성에 영향을 미쳐 결국에는 반도체 장치의 수율을 저하시키는 주요한 요인이 되고 있다.
물론, 상기 불량셀에 의한 누설전류를 감소시키기 위하여, 프리차지 전압공급회로에 큰 저항성분을 추가하여 그 누설전류의 크기를 저하시키는 방법도 생각해 볼 수 있다. 그러나, 이러한 방법은 누설전류의 크기는 어느 정도 감소시킬 수는 있을지 모르나, 비트라인과 워드라인 간의 브릿지 발생에 따른 다양한 저항 성분으로 인하여 발생할 수 있는 논리 오류를 억제하지 못하는 문제점이 있다.
즉, 브릿지 발생에 따라 생기는 비트라인과 워드라인 간의 전류 경 로(current path)에서의 저항값은 각 반도체 장치의 종류 및 그 발생 위치 그리고 그 빈도 등의 요인에 따라 매우 다양하다. 따라서, 만약 상기 전류 경로에서의 저항값이 매우 낮은 수준인 경우에는 프리차지 전압공급회로에 설치되는 큰 저항성분으로 인해 DRAM 셀 내부로 인가되는 전압이 과도하게 낮아져서 적정 수준의 프리차지 전압이 유지되지 못함으로 말미암아, 논리적 오류를 가지는 비트가 발생하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 장치 내의 특정 셀에 대해 비트라인과 워드라인 간에 브릿지가 발생했을 때 파워다운 모드에서의 상기 브릿지 생성부위를 통한 누설전류를 감소시킴과 동시에, 상기 브릿지 발생에 따라 생기는 비트라인과 워드라인 간의 전류 경로(current path)에서의 다양한 저항값에 대응하여 적정 수준의 프리차지 전압을 공급하여 논리 오류 비트의 발생을 억제할 수 있는 프리차지 전압 공급회로 및 그 반도체 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 실시예에 따른 반도체 장치는 제 1 전압레벨을 가진 제 1 기준전압과 프리차지 전압을 비교하여 제 1 비교신호를 출력하는 제 1 비교부와; 제 2 전압레벨을 가진 제 2 기준전압과 프리차지 전압을 비교하여 제 2 비교신호를 출력하는 제 2 비교부와; 상기 제 1 비교신호와 제 2 비교신 호를 입력받아 이를 디코딩하여 복수의 제어신호를 출력하는 디코더와; 상기 복수의 제어신호를 입력받아 프리차지 전압을 공급하는 프리차지 전압공급회로를 포함하여 구성된다.
본 실시예에서, 상기 프리차지 전압공급회로는 정상 모드에서 모드제어 신호에 응답하여 프리차지 전압을 출력단으로 공급하는 제 1 스위치와; 상기 제 1 스위치와 병렬로 연결되고, 파워 다운 모드에서 상기 프리차지 전압이 상기 제 1 기준전압보다 큰 경우 턴온되어 상기 프리차지 전압을 상기 출력단으로 공급하는 제 2 스위치와; 상기 제 1 스위치와 병렬로 연결되고, 파워 다운 모드에서 상기 프리차지 전압이 상기 제 1 기준전압보다 낮은 경우 턴온되어 상기 프리차지 전압을 상기 출력단으로 공급하는 제 3 스위치를 포함하여 구성되고, 상기 제 2 스위치의 턴-온 저항은 상기 제 3 스위치의 턴-온 저항보다 더 큰 것을 특징으로 한다.
본 실시예에 따른 프리차지 전압공급회로는 상기 제 1 스위치와 병렬로 연결되고, 파워 다운 모드에서 상기 프리차지 전압이 상기 제 2 기준전압보다 더 낮은 경우 턴온되어 상기 프리차지 전압을 상기 출력단으로 공급하는 제 4 스위치를 더 포함하여 구성되고, 상기 제 2 기준전압은 상기 제 1 기준전압보다 더 낮고, 상기 제 4 스위치의 턴-온 저항은 상기 제 3 스위치의 턴-온 저항보다 더 작은 것이 바람직하다.
본 실시예에서, 상기 모드제어신호는 파워 다운 모드에서 인에이블되고 정상모드에서 디스에이블되는 것이 바람직하다.
본 실시예에서, 상기 디코더로부터 출력되는 복수의 제어신호는 제 1 내지 제 3 제어신호를 포함하고, 상기 제 2 스위치는 상기 제 1 제어신호에 응답하여 동작하고, 상기 제 3 스위치는 상기 제 2 제어신호에 응답하여 동작하고, 상기 제 4 스위치는 상기 제 2 제어신호에 응답하여 동작하되, 상기 제 1 제어신호는 상기 프리차지 전압이 상기 제 1 기준전압보다 더 높은 경우 인에이블되고, 상기 제 2 제어신호는 상기 프라차지 전압이 상기 제 1 기준전압보다 낮고 상기 제 2 기준전압보다 높은 경우 인에이블되며, 상기 제 3 제어신호는 상기 프라차지 전압이 상기 제 2 기준전압보다 낮은 경우 인에이블되는 것이 바람직하다.
본 실시예에서, 상기 디코더는 상기 제 1 비교신호를 버퍼링하여 상기 제 1 제어신호로서 출력하는 제 1 버퍼와; 상기 제 2 비교신호를 버퍼링하여 상기 제 3 제어신호로서 출력하는 제 2 버퍼와; 상기 제 1 제어신호와 제 3 제어신호를 논리연산하여 상기 제 2 제어신호를 출력하는 논리부를 포함하여 구성되는 것이 바람직하다.
본 실시예에서, 상기 제 2 버퍼는 반전버퍼인 것이 바람직하다.
본 실시예에서, 상기 논리부는 부정 논리곱 연산을 수행하는 것이 바람직하다.
본 실시예에서, 상기 제 1 비교부는 상기 제 1 기준전압과 상기 프리차지 전압을 비교증폭하여 상기 제 1 비교신호를 출력하는 제 1 전류미러형 증폭부와; 소정 내부전압에 응답하여 상기 제 1 전류미러형 증폭부를 온-오프 제어하는 제 1 스위칭 수단을 포함하여 구성되고, 상기 제 2 비교부는 상기 제 2 기준전압과 상기 프리차지 전압을 비교증폭하여 상기 제 2 비교신호를 출력하는 제 2 전류미러형 증폭부와; 소정 내부전압에 응답하여 상기 제 2 전류미러형 증폭부를 온-오프 제어하는 제 2 스위칭 수단을 포함하여 구성되는 것이 바람직하다.
본 실시예에서, 상기 제 1 스위칭 수단은 상기 제 1 전류 미러형 증폭부와 접지단 간에 설치되고, 상기 제 2 스위칭 수단은 상기 제 2 전류 미러형 증폭부와 접지단 간에 설치되는 것이 바람직하다.
본 실시예에서, 상기 제 1 전류 미러형 증폭부는 상기 제 1 기준전압에 응답하여 동작하고, 상기 제 1 스위칭 수단과 제 1 노드 간에 설치되는 제 1 풀-다운 수단과; 상기 프리차지 전압에 응답하여 동작하고, 상기 제 1 스위칭 수단과 제 2 노드 간에 설치되는 제 2 풀-다운 수단과; 상기 제 1 노드의 전압에 응답하여 동작하고, 상기 제 1 노드와 외부전압단 간에 설치되는 제 1 풀-업수단과; 상기 제 1 노드의 전압에 응답하여 동작하고, 상기 제 2노드와 외부전압단 간에 설치되는 제 2 풀-업수단을 포함하여 구성되는 것이 바람직하다.
본 실시예에서, 상기 제 2 전류 미러형 증폭부는 상기 제 2 기준전압에 응답하여 동작하고, 상기 제 2 스위칭 수단과 제 1 노드 간에 설치되는 제 1 풀-다운 수단과; 상기 프리차지 전압에 응답하여 동작하고, 상기 제 2 스위칭 수단과 제 2 노드 간에 설치되는 제 2 풀-다운 수단과; 상기 제 1 노드의 전압에 응답하여 동작하고, 상기 제 1 노드와 외부전압단 간에 설치되는 제 1 풀-업수단과; 상기 제 1 노드의 전압에 응답하여 동작하고, 상기 제 2노드와 외부전압단 간에 설치되는 제 2 풀-업수단을 포함하여 구성되는 것이 바람직하다.
본 실시예에서, 상기 제 1 스위치는 NMOS소자이고, 상기 제 2 내지 제 4 스 위치는 PMOS소자인 것이 바람직하다.
본 실시예에서, 소정 내부전압을 전압 분배하여 상기 제 1 기준전압과 상기 제 2 기준전압을 생성하여 출력하는 기준전압 발생부를 더 포함하는 것이 바람직하다.
본 실시예에서, 상기 기준전압 발생부는 내부전압 공급단과 제 1 노드 간에 설치되는 제 1 저항과; 상기 제 1 노드와 제 2 노드 간에 설치되는 제 2 저항과; 상기 제 2 노드와 접지단 간에 설치되는 제 3 저항을 포함하여 구성되고, 상기 제 1 기준전압은 상기 제 1 노드의 출력전압이고, 상기 제 2 기준전압은 상기 제 2 노드의 출력전압인 것이 바람직하다.
본 실시예에서, 상기 기준전압 발생부는 내부전압 공급단과 제 1 노드 간에 직렬로 설치되는 제 1 MOS 다이오드와 제 1 저항과; 상기 제 1 노드와 제 2 노드 간에 설치되는 제 2 저항과; 상기 제 2 노드와 접지단 간에 직렬로 설치되는 제 2 MOS 다이오드를 포함하여 구성되고, 상기 제 1 기준전압은 상기 제 1 노드의 출력전압이고, 상기 제 2 기준전압은 상기 제 2 노드의 출력전압인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 4는 본 발명에 의한 일실시예에 따른 반도체 장치의 구성을, 도 5는 본 실시예의 반도체 장치에 사용되는 제 1 비교부의 구성을, 도 6은 본 실시예의 반도체 장치에 사용되는 제 2 비교부의 구성을, 도 7은 본 실시예의 반도체 장치에 사용되는 디코더의 구성을, 도 8은 본 실시예의 반도체 장치에 사용되는 프리차지 전압 공급회로의 구성을 도시한 것으로서, 이를 참조하여 본 발명을 설명하면 다음과 같다.
도 4에 도시된 바와 같이, 본 실시예에 따른 반도체 장치는 제 1 전압레벨을 가진 기준전압(VREF1)과 프리차지 전압(VBLPD)을 비교하여 비교신호(A0)를 출력하는 제 1 비교부(210)와; 제 2 전압레벨을 가진 기준전압(VREF2)과 프리차지 전압(VBLPD)을 비교하여 비교신호(B0)를 출력하는 제 2 비교부(220)와; 상기 비교신호(A0)와 비교신호(B0)를 입력받아 이를 디코딩하여 복수의 제어신호(S1, M1, L1)를 출력하는 디코더(230)와; 상기 복수의 제어신호(S1, M1, L1)를 입력받아 프리차지 전압(VBLPD)을 공급하는 프리차지 전압공급회로(240)를 포함하여 구성된다.
도 8에 도시된 바와 같이, 상기 프리차지 전압공급회로(240)는 정상 모드에서 모드제어 신호(PWDD)에 응답하여 프리차지 전압(VBLPD)을 출력단으로 공급하는 NMOS(N121)와; 상기 NMOS(N121)와 병렬로 연결되고, 파워 다운 모드에서 상기 프리차지 전압(VBLPD)이 상기 기준전압(VREF1)보다 큰 경우 턴온되어 상기 프리차지 전압(VBLPD)을 상기 출력단으로 공급하는 PMOS(P123)와; 상기 NMOS(N121)와 병렬로 연결되고, 파워 다운 모드에서 상기 프리차지 전압(VBLPD)이 상기 기준전압(VREF1)보다 낮은 경우 턴온되어 상기 프리차지 전압(VBLPD)을 상기 출력단으로 공급하는 PMOS(P122)와; 상기 NMOS(N121)와 병렬로 연결되고, 파워 다운 모드에서 상기 프리 차지 전압(VBLPD)이 상기 기준전압(VREF2)보다 더 낮은 경우 턴온되어 상기 프리차지 전압(VBLPD)을 상기 출력단으로 공급하는 PMOS(P121)를 포함하여 구성된다. 이 때, 상기 PMOS(P123)의 턴-온 저항은 상기 PMOS(P122)의 턴-온 저항보다 더 크고, 상기 PMOS(P121)의 턴-온 저항은 상기 PMOS(P122)의 턴-온 저항보다 더 작으며, 상기 기준전압(VREF2)은 상기 기준전압(VREF1)보다 더 낮은 것을 특징으로 한다.
이와 같이 구성된 본 실시예의 동작을 도 3 내지 도 8을 참조하여 구체적으로 설명하되, 반도체 장치의 동작 모드, 즉 정상모드, 파워다운 모드 별로 각각 나누어서 살펴본다. 여기서, 정상 모드란 반도체 장치에서 데이터의 입력 및 출력 등의 실질적인 동작이 수행되는 액티브 모드와 액티브 모드 이후 비트라인과 상보비트라인을 소정 전압, 특히 코어전압(VCORE)의 2분의 1 레벨(VBLP)로 프리차지시키는 프리차지모드 등을 포함한다. 그리고, 파워다운 모드는 반도체 장치가 프리차지 모드 이후 저전력 소모 모드에 있는 경우를 말한다.
먼저 반도체 장치가 정상모드에 있는 경우를 먼저 살펴 본다.
도 3을 참조하면, 반도체 장치가 액티브 모드에 진입하면, 신호(mwlb)는 하이레벨에서 로우레벨로 천이되고 신호(#PX)는 로우레벨로 천이된다. 이에 따라, PMOS(P11)는 턴-온되고 NMOS(N11)와 NMOS(N12)는 턴-오프되므로, 블럭(block1)의 워드라인(WL)은 고전압(VPP)레벨로 구동된다. 아울러, 도 7에 도시된 바와 같이, 신호(BLEQ1)는 하이레벨에서 로우레벨로 천이되므로, NMOS(N14), NMOS(N17) 및 NMOS(N18)는 턴-오프되어 비트라인(BL)과 상보비트라인(/BL)은 서로 격리된다.
그리고, 신호(BISH1)는 하이레벨의 상태를 유지하므로 NMOS(N15)와 NMOS(N16)는 턴-온되는 반면, 신호(BISL1)는 로우레벨로 천이되므로 NMOS(N19)와 NMOS(N20)는 턴-오프된다. 이에 따라, 센스앰프(100)는 셀 트랜지스터인 NMOS(N13)로부터의 데이터를 감지하여 증폭하거나 상기 셀 트랜지스터(N13)에 데이터를 입력하는 등의 동작을 수행할 수 있게 된다.
다음으로, 프리차지 모드에서의 동작을 살펴 본다. 반도체 장치가 액티브 모드를 완료하고 프리차지 모드에 진입하면, 신호(mwlb)는 로우레벨에서 하이레벨로 천이되고 신호(#PX)는 로우레벨에서 하이레벨로 천이된다. 이에 따라, PMOS(P11)는 턴-오프되고 NMOS(N11)와 NMOS(N12)는 턴-온되므로, 블럭(block1)의 워드라인(WL)은 접지(VSS)레벨로 구동된다. 아울러, 도 7에 도시된 바와 같이, 신호(BLEQ1)는 로우레벨에서 하이레벨로 천이되므로, NMOS(N14), NMOS(N17) 및 NMOS(N18)는 턴-온되어 비트라인(BL)과 상보비트라인(/BL)은 프리차지 전압공급회로(240)로부터 공급되는 전압(VBLPD)에 의하여 프리차지된다. 이 때, 신호(BISH1)는 하이레벨의 상태를 유지하고 신호(BISL1)는 하이레벨로 천이되어 NMOS(N19)와 NMOS(N20)를 턴-온시킴으로써, 프리차지 동작이 비트라인(BL)과 상보비트라인(BL)에 온전히 수행될 수 있도록 한다.
상기와 같은 정상 모드에서는, 도 8에 도시된 프리차지 전압 공급회로(240)의 NMOS(N121)는 모드 제어신호(PWDD)를 반전버퍼링한 신호에 응답하여, 전압발생기로부터 공급되는 내부전압(VBLP)을 스위칭하여 출력단으로 프리차지 전압(VBLPD)을 공급한다. 이 때, NMOS(N121)가 턴-온되었을 때의 저항인 턴-온 저항은 매우 낮 기 때문에, 내부전압(VBLP)은 NMOS(N121)를 통하여 큰 전압강하없이 프리차지 전압(VBLPD)으로서 공급된다. 상기에서, 모드 제어신호(PWDD)는 정상모드에서는 로우레벨이 되고 파워 다운 모드에서는 하이레벨이 되는 신호로서, NMOS(N121)는 인버터(IV121)로부터의 신호에 응답하여 턴-온된다. 한편, 프리차지 전압 공급회로(240)에서, PMOS(P123)의 턴-온저항은 비교적으로 매우 크게 설정되고, PMOS(P122)의 턴-온저항은 PMOS(P123)의 그것보다 상대적으로 작게 설정되며, PMOS(P121)의 턴-온저항은 PMOS(122)의 그것보다도 더 작게 설정된다.
이와 함께, 정상 모드에서는 프리차지 전압(VBLPD)의 수준이 약 0.75[V] 정도로서 일정 전압 수준(예를 들어 0.6[V])보다 높기 때문에, 제어신호(S1, M1, L1) 중에서 제어신호(L1)만이 로우레벨로 인에이블되어 PMOS(P123)만이 턴-온되는데, 그 구체적인 동작을 살펴 보면 다음과 같다.
정상모드에서 내부전압(VINT)가 공급되면 도 5와 도 6에서 NMOS(N103)와 NMOS(N113)가 턴-온되어 제 1 비교부(210)와 제 2 비교부(220)는 인에이블된다. 그런데, 정상모드에서는 프리차지 전압(VBLPD)은 약 0.75[V] 정도의 수준에 있기 때문에, 도 5의 제 1 비교부(210)에서 기준전압(VREF1, 본 실시예에서는 0.6[V]로 설정되며 이는 실시예에 따라 달리 설정될 수 있다.)보다 높다. 이에 따라, NMOS(N102)가 턴-온되어 노드(A12)가 로우레벨로 구동되어 비교신호(A0)는 로우레벨이 된다. 마찬가지로, 도 6의 제 2 비교부(220)에서 프리차지 전압(VBLPD)은 기준전압(VREF2, 본 실시예에서는 0.5[V]로 설정되며 이는 실시예에 따라 달리 설정될 수 있다.)보다도 높다. 이에 따라, NMOS(N112)가 턴-온되어 노드(B12)가 로우레 벨로 구동되어 비교신호(B0)도 로우레벨이 된다.
도 7의 디코더(230)에서, 인버터(IV111)와 인버터(IV112)로 구성된 버퍼는 비교신호(A0)를 버퍼링하여 로우레벨의 제어신호(L1)를 출력하고, 인버터(IV110)는 비교신호(B0)를 반전버퍼링하여 하이레벨의 제어신호(S1)를 출력한다. 그리고, 낸드게이트(ND101)는 제어신호(L1)와 제어신호(S1)를 부정논리곱연산하여 하이레벨의 제어신호(M1)를 출력한다.
이에 따라, 도 8의 프리차지 전압공급회로(240)에서 PMOS(P123)이 턴-온되고 PMOS(P121)와 PMOS(P122)는 턴-오프된다. 결과적으로, 정상모드에서는 프리차지 전압공급회로(240)에서 NMOS(N121)와 PMOS(P123)만이 동시에 턴-온되는데, 이 중에서 NMOS(N121)의 턴-온 저항이 매우 낮기 때문에 프리차지 전압공급회로(240)는 비교적 높은 레벨의 프리차지 전압(VBLPD)을 공급할 수 있다.
이어서, 반도체 장치가 정상 모드에서 파워다운 모드로 진입하면 모드 제어신호(PWDD)는 하이레벨로 천이된다. 이에 따라, 도 8에 도시된 프리차지 전압 공급회로(240)에서 NMOS(N121)는 모드 제어신호(PWDD)를 반전버퍼링한 신호에 응답하여 턴-오프된다. 그러나, 파워다운 모드에 진입하더라도 프리차지 전압(VBLPD)은 아직은 0.6[V]보다 더 높은 수준에 있기 때문에, 제어신호(L1)가 로우레벨을 유지하여 PMOS(P123)은 턴-온상태에 있게 된다. 그리고, 반도체 장치에 발생된 워드라인과 비트라인 간의 브릿지에서의 저항값이 상대적으로 큰 경우에는 누설전류가 많지 않아 프리차지 전압(VBLPD)의 레벨은 크게 내려가지 않기 때문에, 상기와 같은 상태 가 계속 유지된다.
이에 따라, 본 실시예에 따르면, 상기 브릿지에서의 저항값이 상대적으로 큰 경우에는 턴-온 저항값이 매우 큰 PMOS(P123)만 턴-온되도록 함으로써, 상기 브릿지 생성부위를 통한 누설전류를 감소시킬 수 있을 뿐만 아니라 논리오류 비트의 발생도 억제할 수 있다.
한편, 반도체 장치에 발생된 워드라인과 비트라인 간의 브릿지에서의 저항값이 상술한 경우보다 상대적으로 더 작은 경우에는 누설전류가 많아서 프리차지 전압(VBLPD)의 레벨은 내려가게 되는데, 이러한 경우 본 실시예의 동작을 설명하면 다음과 같다.
파워다운 모드에 진입하여 NMOS(N121)이 턴-오프되고 PMOS(P123)만이 턴-온되어 있는 상태에서 프리차지 전압(VBLPD)이 일정 전압 수준(예를 들어 0.6[V])보다 더 낮아지면, 제어신호(S1, M1, L1) 중에서 제어신호(M1)만이 로우레벨로 인에이블되어 PMOS(P122)만이 턴-온된다. 이를 구체적으로 살펴 보면, 도 5에서 프리차지 전압(VBLPD)이 0.6[V]의 기준전압(VREF1)보다 낮아지면, NMOS(N101)가 턴-온되어 노드(A11)가 로우레벨로 구동된다. 이에 따라, PMOS(P102)가 턴-온되어 노드(A12)는 하이레벨로 구동되어 비교신호(A0)는 하이레벨이 된다. 그러나, 프리차지 전압(VBLPD)은 0.5[V]의 기준전압(VREF2)보다는 아직 높다. 따라서, 도 6에서 NMOS(N112)는 턴-온상태를 유지하고 비교신호(B0)도 로우레벨의 상태를 유지한다.
도 7의 디코더(230)에서, 인버터(IV111)와 인버터(IV112)로 구성된 버퍼는 비교신호(A0)를 버퍼링하여 하이레벨의 제어신호(L1)를 출력하고, 인버터(IV110)는 비교신호(B0)를 반전버퍼링하여 하이레벨의 제어신호(S1)를 출력한다. 그리고, 낸드게이트(ND101)는 제어신호(L1)와 제어신호(S1)를 부정논리곱연산하여 로우레벨의 제어신호(M1)를 출력한다.
이에 따라, 도 8의 프리차지 전압공급회로(240)에서 PMOS(P122)가 턴-온되고 PMOS(P121)와 PMOS(P123)는 턴-오프된다. 결과적으로, 파워 다운모드에서 프리차지 전압(VBLPD)이 제 1 기준전압(VREF1)보다 낮고 제 2 기준전압(VREF2)보다 높아지는 경우에는, 프리차지 전압공급회로(240)에서 PMOS(P122)만이 턴-온된다.
그런데, PMOS(P122)의 턴-온저항은 PMOS(P123)의 턴-온저항보다는 더 작다. 따라서, 본 실시예에 따르면, 파워다운 모드 진입 후 워드라인과 비트라인 간의 브릿지에서의 저항값이 상대적으로 작아 누설전류가 많아져서 프리차지 전압(VBLPD)의 레벨이 내려가는 경우라 하더라도, PMOS(P123)보다는 상대적으로 턴-온저항이 더 작은 PMOS(P122)를 턴-온시킴으로써, 상기 브릿지에서의 저항과 PMOS(P122)의 턴-온 저항 간의 전압분배 작용에 의해 프리차지 전압(VBLPD)의 레벨이 계속 내려가지 않고 일정 레벨을 유지할 수 있도록 한다. 그리고, 이와 같은 작용에 의해 프리차지 전압(VBLPD)의 과도한 하강에 의한 논리오류 비트의 발생을 억제할 수 있다.
한편, 반도체 장치에 발생된 워드라인과 비트라인 간의 브릿지에서의 저항값이 상술한 경우들보다 더 작은 경우에는 누설전류가 더욱 많아서 프리차지 전 압(VBLPD)의 레벨은 더 내려가게 되는데, 이러한 경우 본 실시예의 동작을 설명하면 다음과 같다.
파워다운 모드에서 PMOS(P122)만이 턴-온되어 있는 상태에서 프리차지 전압(VBLPD)이 일정 전압 수준(예를 들어 0.5[V])보다도 더 낮아지면, 제어신호(S1, M1, L1) 중에서 제어신호(S1)만이 로우레벨로 인에이블되어 PMOS(P121)만이 턴-온된다. 이를 구체적으로 살펴 보면, 프리차지 전압(VBLPD)이 0.5[V]의 기준전압(VREF2)보다도 더 낮아지면, 도 5에서 비교신호(A0)는 하이레벨을 유지한다. 그리고, 도 6의 제 2 비교부(220)에서, NMOS(N111)가 턴-온되어 노드(B11)가 로우레벨로 구동된다. 이에 따라, PMOS(P112)가 턴-온되어 노드(B12)는 하이레벨로 구동되어 비교신호(B0)도 하이레벨이 된다.
그리고, 도 7의 디코더(230)에서, 인버터(IV111)와 인버터(IV112)로 구성된 버퍼는 비교신호(A0)를 버퍼링하여 하이레벨의 제어신호(L1)를 출력하고, 인버터(IV110)는 비교신호(B0)를 반전버퍼링하여 로우레벨의 제어신호(S1)를 출력한다. 그리고, 낸드게이트(ND101)는 제어신호(L1)와 제어신호(S1)를 부정논리곱연산하여 하이레벨의 제어신호(M1)를 출력한다.
이에 따라, 도 8의 프리차지 전압공급회로(240)에서 PMOS(P121)가 턴-온되고 PMOS(P122)와 PMOS(P123)는 턴-오프된다. 결과적으로, 파워 다운모드에서 프리차지 전압(VBLPD)이 제 2 기준전압(VREF2)보다도 낮아지는 경우에는, 프리차지 전압공급회로(240)에서 PMOS(P121)만이 턴-온된다.
그런데, PMOS(P121)의 턴-온저항은 PMOS(P122)의 턴-온저항보다도 더 작다. 따라서, 본 실시예에 따르면, 파워다운 모드 진입 후 워드라인과 비트라인 간의 브릿지에서의 저항값이 상술한 경우들보다 더 작아 누설전류가 많아져서 프리차지 전압(VBLPD)의 레벨이 기준전압(VREF2)보다도 낮아지는 경우라 하더라도, 턴-온저항이 더욱 더 작은 PMOS(P121)를 턴-온시킴으로써, 상기 브릿지에서의 저항과 PMOS(P121)의 턴-온 저항 간의 전압분배 작용에 의해 프리차지 전압(VBLPD)의 레벨이 과다하게 내려가지 않고 일정 레벨을 유지할 수 있도록 한다. 그리고, 이와 같은 작용에 의해 프리차지 전압(VBLPD)의 과도한 하강에 의한 논리오류 비트의 발생을 억제할 수 있다.
이상 설명한 바와 같이, 본 실시예에 따른 프리차지 전압 공급회로 및 그 반도체 장치는 반도체 장치 내의 특정 셀에 대해 비트라인과 워드라인 간에 브릿지가 발생했을 때 파워다운 모드에서의 상기 브릿지 생성부위를 통한 누설전류를 감소시킬 수 있다. 뿐만 아니라, 본 실시예에 따른 프리차지 전압 공급회로 및 그 반도체 장치는 상기 브릿지 발생에 따라 생기는 비트라인과 워드라인 간의 전류 경로에서의 저항값이 다양한 경우에도, 적정 수준의 프리차지 전압을 공급하여 논리 오류 비트가 발생하는 것을 억제할 수 있다.
한편, 상기에서 사용된 기준전압(VREF1)과 기준전압(VREF2)는 도 9와 도 10에 도시된 기준전압 발생부에 의하여 생성될 수 있다. 도 9에 도시된 기준전압 발생부는 소정 레벨의 내부전압(VCORE)을 직렬로 연결된 복수의 저항 성분(R11~R16)에 의한 전압분배 작용에 의하여 원하는 레벨의 기준전압(VREF1)과 기준전압(VREF2)를 생성하여 공급한다. 또한, 도 10에 도시된 기준전압 발생부는 소정 레 벨의 내부전압(VCORE)을 직렬로 연결된 복수의 저항 성분(R17, R18)과 복수의 MOS 다이오드(N1~N4)에 의한 전압분배 작용에 의하여 원하는 레벨의 기준전압(VREF1)과 기준전압(VREF2)를 생성하여 공급한다.
이상 설명한 바와 같이, 본 실시예에 따른 프리차지 전압 공급회로 및 그 반도체 장치는 반도체 장치 내의 특정 셀에 대해 비트라인과 워드라인 간에 브릿지가 발생했을 때 파워다운 모드에서의 상기 브릿지 생성부위를 통한 누설전류를 감소시킴과 동시에, 상기 브릿지 발생에 따라 생기는 비트라인과 워드라인 간의 전류 경로(current path)에서의 다양한 저항값에 대응하여 적정 수준의 프리차지 전압을 공급하여 논리 오류 비트의 발생을 억제할 수 있는 효과가 있다.

Claims (37)

  1. 정상 모드에서 모드제어 신호에 응답하여 프리차지 전압을 출력단으로 공급하는 제 1 스위치와;
    상기 제 1 스위치와 병렬로 연결되고, 파워 다운 모드에서 상기 프리차지 전압이 소정 제 1 전압레벨보다 큰 경우 턴온되어 상기 프리차지 전압을 상기 출력단으로 공급하는 제 2 스위치와;
    상기 제 1 스위치와 병렬로 연결되고, 파워 다운 모드에서 상기 프리차지 전압이 상기 제 1 전압레벨보다 낮은 경우 턴온되어 상기 프리차지 전압을 상기 출력단으로 공급하는 제 3 스위치를 포함하여 구성되고,
    상기 제 2 스위치의 턴-온 저항은 상기 제 3 스위치의 턴-온 저항보다 더 큰 프리차지 전압공급회로.
  2. 제 1 항에 있어서,
    상기 프리차지 전압공급회로는 비트라인과 상보비트라인에 프리차지 전압을 공급하는 프리차지 전압공급회로.
  3. 제 1 항에 있어서,
    상기 제 1 스위치와 병렬로 연결되고, 파워 다운 모드에서 상기 프리차지 전압이 상기 제 1 전압레벨보다 낮은 소정 제 2 전압레벨보다 낮은 경우 턴온되어 상기 프리차지 전압을 상기 출력단으로 공급하는 제 4 스위치를 더 포함하여 구성되고,
    상기 제 3 스위치는 상기 프리차지 전압이 상기 제 2 전압레벨보다 낮은 경우에는 턴-오프되는 프리차지 전압공급회로.
  4. 제 3 항에 있어서,
    상기 제 4 스위치의 턴-온 저항은 상기 제 3 스위치의 턴-온 저항보다 더 작은 프리차지 전압공급회로.
  5. 제 1 항에 있어서,
    상기 모드제어신호는 파워 다운 모드에서 인에이블되고 정상모드에서 디스에이블되는 프리차지 전압공급회로.
  6. 제 1 항에 있어서,
    상기 제 2 스위치는 제 1 제어신호에 응답하여 동작하되,
    상기 제 1 제어신호는 상기 프리차지 전압과 상기 제 1 전압레벨을 가진 제 1 기준전압 간의 비교 결과에 따라 인에이블 여부가 결정되는 프리차지 전압공급회로.
  7. 제 6 항에 있어서,
    상기 제 3 스위치는 제 2 제어신호에 응답하여 동작하되,
    상기 제 2 제어신호는 상기 프리차지 전압과 상기 제 1 기준전압 간의 비교 결과에 따라 인에이블 여부가 결정되는 프리차지 전압공급회로.
  8. 제 7 항에 있어서,
    상기 제 1 스위치와 병렬로 연결되고, 파워 다운 모드에서 제 3 제어신호에 응답하여 상기 프리차지 전압을 상기 출력단으로 공급하는 제 4 스위치를 더 포함하여 구성되되,
    상기 제 3 제어신호는 파워 다운 모드에서 상기 프리차지 전압이 상기 제 1 전압레벨보다 낮은 소정 제 2 전압레벨보다 더 낮은 경우 인에이블되는 것을 특징으로하는 프리차지 전압 공급회로.
  9. 제 8 항에 있어서,
    상기 제 4 스위치의 턴-온 저항은 상기 제 3 스위치의 턴-온 저항보다 더 작은 프리차지 전압공급회로.
  10. 제 9 항에 있어서,
    상기 제 3 스위치는 상기 프리차지 전압이 상기 제 2 전압레벨보다 낮은 경우에는 턴-오프되는 프리차지 전압공급회로.
  11. 제 8 항에 있어서,
    상기 제 1 스위치는 NMOS소자이고, 상기 제 2 내지 제 4 스위치는 PMOS소자인 프리차지 전압공급회로.
  12. 제 1 전압레벨을 가진 제 1 기준전압과 프리차지 전압을 비교하여 제 1 비교신호를 출력하는 제 1 비교부와;
    제 2 전압레벨을 가진 제 2 기준전압과 프리차지 전압을 비교하여 제 2 비교신호를 출력하는 제 2 비교부와;
    상기 제 1 비교신호와 제 2 비교신호를 입력받아 이를 디코딩하여 복수의 제 어신호를 출력하는 디코더와;
    상기 복수의 제어신호를 입력받아 프리차지 전압을 공급하는 프리차지 전압공급회로를 포함하여 구성되는 반도체 장치.
  13. 제 12항에 있어서,
    상기 제 1 비교부는
    상기 제 1 기준전압과 상기 프리차지 전압을 비교증폭하여 상기 제 1 비교신호를 출력하는 전류미러형 증폭부와;
    소정 내부전압에 응답하여 상기 전류미러형 증폭부를 온-오프 제어하는 스위칭 수단을 포함하여 구성되는 반도체 장치.
  14. 제 13항에 있어서,
    상기 스위칭 수단은 상기 전류 미러형 증폭부와 접지단 간에 설치되는 반도체 장치.
  15. 제 13항에 있어서,
    상기 전류 미러형 증폭부는
    상기 제 1 기준전압에 응답하여 동작하고, 상기 스위칭 수단과 제 1 노드 간에 설치되는 제 1 풀-다운 수단과;
    상기 프리차지 전압에 응답하여 동작하고, 상기 스위칭 수단과 제 2 노드 간에 설치되는 제 2 풀-다운 수단과;
    상기 제 1 노드의 전압에 응답하여 동작하고, 상기 제 1 노드와 외부전압단 간에 설치되는 제 1 풀-업수단과;
    상기 제 1 노드의 전압에 응답하여 동작하고, 상기 제 2노드와 외부전압단 간에 설치되는 제 2 풀-업수단을 포함하여 구성되는 반도체 장치.
  16. 제 12항에 있어서,
    상기 제 2 비교부는
    상기 제 2 기준전압과 상기 프리차지 전압을 비교증폭하여 상기 제 2 비교신호를 출력하는 전류미러형 증폭부와;
    소정 내부전압에 응답하여 상기 전류미러형 증폭부를 온-오프 제어하는 스위칭 수단을 포함하여 구성되는 반도체 장치.
  17. 제 16항에 있어서,
    상기 스위칭 수단은 상기 전류 미러형 증폭부와 접지단 간에 설치되는 반도 체 장치.
  18. 제 16항에 있어서,
    상기 전류 미러형 증폭부는
    상기 제 2 기준전압에 응답하여 동작하고, 상기 스위칭 수단과 제 1 노드 간에 설치되는 제 1 풀-다운 수단과;
    상기 프리차지 전압에 응답하여 동작하고, 상기 스위칭 수단과 제 2 노드 간에 설치되는 제 2 풀-다운 수단과;
    상기 제 1 노드의 전압에 응답하여 동작하고, 상기 제 1 노드와 외부전압단 간에 설치되는 제 1 풀-업수단과;
    상기 제 1 노드의 전압에 응답하여 동작하고, 상기 제 2노드와 외부전압단 간에 설치되는 제 2 풀-업수단을 포함하여 구성되는 반도체 장치.
  19. 제 12항에 있어서,
    상기 디코더로부터 출력되는 복수의 제어신호는 제 1 내지 제 3 제어신호를 포함하고,
    상기 디코더는
    상기 제 1 비교신호를 버퍼링하여 상기 제 1 제어신호로서 출력하는 제 1 버 퍼와;
    상기 제 2 비교신호를 버퍼링하여 상기 제 3 제어신호로서 출력하는 제 2 버퍼와;
    상기 제 1 제어신호와 제 3 제어신호를 논리연산하여 상기 제 2 제어신호를 출력하는 논리부를 포함하여 구성되는 반도체 장치.
  20. 제 19항에 있어서,
    상기 제 2 버퍼는 반전버퍼인 반도체 장치.
  21. 제 19항에 있어서,
    상기 논리부는 부정 논리곱 연산을 수행하는 반도체 장치.
  22. 제 12항에 있어서,
    상기 프리차지 전압공급회로는
    정상 모드에서 모드제어 신호에 응답하여 프리차지 전압을 출력단으로 공급하는 제 1 스위치와;
    상기 제 1 스위치와 병렬로 연결되고, 파워 다운 모드에서 상기 프리차지 전 압이 상기 제 1 기준전압보다 큰 경우 턴온되어 상기 프리차지 전압을 상기 출력단으로 공급하는 제 2 스위치와;
    상기 제 1 스위치와 병렬로 연결되고, 파워 다운 모드에서 상기 프리차지 전압이 상기 제 1 기준전압보다 낮은 경우 턴온되어 상기 프리차지 전압을 상기 출력단으로 공급하는 제 3 스위치를 포함하여 구성되고,
    상기 제 2 스위치의 턴-온 저항은 상기 제 3 스위치의 턴-온 저항보다 더 큰 것을 특징으로 하는 반도체 장치.
  23. 제 22 항에 있어서,
    상기 제 1 스위치와 병렬로 연결되고, 파워 다운 모드에서 상기 프리차지 전압이 상기 제 2 기준전압보다 더 낮은 경우 턴온되어 상기 프리차지 전압을 상기 출력단으로 공급하는 제 4 스위치를 더 포함하여 구성되고,
    상기 제 2 기준전압은 상기 제 1 기준전압보다 더 낮고,
    상기 제 4 스위치의 턴-온 저항은 상기 제 3 스위치의 턴-온 저항보다 더 작은 반도체 장치.
  24. 제 22 항에 있어서,
    상기 모드제어신호는 파워 다운 모드에서 인에이블되고 정상모드에서 디스에이블되는 반도체 장치.
  25. 제 23 항에 있어서,
    상기 디코더로부터 출력되는 복수의 제어신호는 제 1 내지 제 3 제어신호를 포함하고,
    상기 제 2 스위치는 상기 제 1 제어신호에 응답하여 동작하고, 상기 제 3 스위치는 상기 제 2 제어신호에 응답하여 동작하고, 상기 제 4 스위치는 상기 제 3 제어신호에 응답하여 동작하되,
    상기 제 1 제어신호는 상기 프리차지 전압이 상기 제 1 기준전압보다 더 높은 경우 인에이블되고,
    상기 제 2 제어신호는 상기 프라차지 전압이 상기 제 1 기준전압보다 낮고 상기 제 2 기준전압보다 높은 경우 인에이블되며,
    상기 제 3 제어신호는 상기 프라차지 전압이 상기 제 2 기준전압보다 낮은 경우 인에이블되는 반도체 장치.
  26. 제 25항에 있어서,
    상기 디코더는
    상기 제 1 비교신호를 버퍼링하여 상기 제 1 제어신호로서 출력하는 제 1 버 퍼와;
    상기 제 2 비교신호를 버퍼링하여 상기 제 3 제어신호로서 출력하는 제 2 버퍼와;
    상기 제 1 제어신호와 제 3 제어신호를 논리연산하여 상기 제 2 제어신호를 출력하는 논리부를 포함하여 구성되는 반도체 장치.
  27. 제 26항에 있어서,
    상기 제 2 버퍼는 반전버퍼인 반도체 장치.
  28. 제 26항에 있어서,
    상기 논리부는 부정 논리곱 연산을 수행하는 반도체 장치.
  29. 제 26항에 있어서,
    상기 제 1 비교부는
    상기 제 1 기준전압과 상기 프리차지 전압을 비교증폭하여 상기 제 1 비교신호를 출력하는 제 1 전류미러형 증폭부와;
    소정 내부전압에 응답하여 상기 제 1 전류미러형 증폭부를 온-오프 제어하는 제 1 스위칭 수단을 포함하여 구성되는 반도체 장치.
  30. 제 29항에 있어서,
    상기 제 2 비교부는
    상기 제 2 기준전압과 상기 프리차지 전압을 비교증폭하여 상기 제 2 비교신호를 출력하는 제 2 전류미러형 증폭부와;
    소정 내부전압에 응답하여 상기 제 2 전류미러형 증폭부를 온-오프 제어하는 제 2 스위칭 수단을 포함하여 구성되는 반도체 장치.
  31. 제 30항에 있어서,
    상기 제 1 스위칭 수단은 상기 제 1 전류 미러형 증폭부와 접지단 간에 설치되고,
    상기 제 2 스위칭 수단은 상기 제 2 전류 미러형 증폭부와 접지단 간에 설치되는 반도체 장치.
  32. 제 29항에 있어서,
    상기 제 1 전류 미러형 증폭부는
    상기 제 1 기준전압에 응답하여 동작하고, 상기 제 1 스위칭 수단과 제 1 노드 간에 설치되는 제 1 풀-다운 수단과;
    상기 프리차지 전압에 응답하여 동작하고, 상기 제 1 스위칭 수단과 제 2 노드 간에 설치되는 제 2 풀-다운 수단과;
    상기 제 1 노드의 전압에 응답하여 동작하고, 상기 제 1 노드와 외부전압단 간에 설치되는 제 1 풀-업수단과;
    상기 제 1 노드의 전압에 응답하여 동작하고, 상기 제 2노드와 외부전압단 간에 설치되는 제 2 풀-업수단을 포함하여 구성되는 반도체 장치.
  33. 제 30항에 있어서,
    상기 제 2 전류 미러형 증폭부는
    상기 제 2 기준전압에 응답하여 동작하고, 상기 제 2 스위칭 수단과 제 1 노드 간에 설치되는 제 1 풀-다운 수단과;
    상기 프리차지 전압에 응답하여 동작하고, 상기 제 2 스위칭 수단과 제 2 노드 간에 설치되는 제 2 풀-다운 수단과;
    상기 제 1 노드의 전압에 응답하여 동작하고, 상기 제 1 노드와 외부전압단 간에 설치되는 제 1 풀-업수단과;
    상기 제 1 노드의 전압에 응답하여 동작하고, 상기 제 2노드와 외부전압단 간에 설치되는 제 2 풀-업수단을 포함하여 구성되는 반도체 장치.
  34. 제 23 항에 있어서,
    상기 제 1 스위치는 NMOS소자이고, 상기 제 2 내지 제 4 스위치는 PMOS소자인 반도체 장치.
  35. 제 12 항에 있어서,
    소정 내부전압을 전압 분배하여 상기 제 1 기준전압과 상기 제 2 기준전압을 생성하여 출력하는 기준전압 발생부를 더 포함하는 반도체 장치.
  36. 제 35 항에 있어서,
    상기 기준전압 발생부는
    내부전압 공급단과 제 1 노드 간에 설치되는 제 1 저항과;
    상기 제 1 노드와 제 2 노드 간에 설치되는 제 2 저항과;
    상기 제 2 노드와 접지단 간에 설치되는 제 3 저항을 포함하여 구성되고,
    상기 제 1 기준전압은 상기 제 1 노드의 출력전압이고, 상기 제 2 기준전압은 상기 제 2 노드의 출력전압인 반도체 장치.
  37. 제 35 항에 있어서,
    상기 기준전압 발생부는
    내부전압 공급단과 제 1 노드 간에 직렬로 설치되는 제 1 MOS 다이오드와 제 1 저항과;
    상기 제 1 노드와 제 2 노드 간에 설치되는 제 2 저항과;
    상기 제 2 노드와 접지단 간에 직렬로 설치되는 제 2 MOS 다이오드를 포함하여 구성되고,
    상기 제 1 기준전압은 상기 제 1 노드의 출력전압이고, 상기 제 2 기준전압은 상기 제 2 노드의 출력전압인 반도체 장치.
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