TWI511159B - 預充電記憶體裝置中資料線之所需峰值電流的降低 - Google Patents

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Description

預充電記憶體裝置中資料線之所需峰值電流的降低
本發明的領域係關於半導體記憶體儲存裝置。
用於儲存資料的半導體記憶體儲存裝置(例如SRAM)係習知的。具有逐漸增加的需要以減少功率消耗、峰值電流、和此些裝置的面積。
減少此些SRAM裝置的功率消耗之關鍵方式係藉由去能(disabling)使用於預充電用以讀取或寫入的位元線之位元線預充電裝置來減少位元單元洩漏(bit cell leakage)。去能此些裝置實質地浮動該位元線，及該位元線電壓將達到接近VSS低功率軌的電壓準位之一穩態值。
當從低功率模式返回時，在開始進行一般的記憶體存取操作之前，該位元線經預充電返至全高功率VDD準位。所有的同時用於一大型記憶體的位元線之預充電可導致一非常高的峰值電流，其可崩潰功率供應軌和潛在性地損害矽。若此些峰值電流顯著高於在正常操作期間流動的其它電流，而後此些電流將限制需考慮峰值電流需求的記憶體之設計。
習知為使用主動裝置(例如反相器鏈)以增加一延遲至用以觸發此預充電的一控制訊號，以為了減少若所有記憶體的位元線一同預充電時發生的峰值電流。由此些主動裝置提供的延遲隨操作條件而變化。此意指：為了允許不同的製程邊界(process corner)和不產生高於允許記憶體設計彼者的峰值電流，組態此些延遲裝置以提供相較於在一般正常操作期間所需者之一較高的平均延遲，以為了避免在製程邊界的固障。
所欲者為提供具有從低功率模式返回的低功率洩漏和減少的峰值電流之一半導體記憶體。
根據本發明的一第一態樣，提供一半導體記憶體儲存裝置，其包含：複數個資料儲存單元，該等複數個資料儲存單元經排置於一陣列；該陣列包含：複數個行和複數個列；每一行包含：用於從在該行中的一選擇列中的一資料儲存單元輸出一資料值的至少一輸出線；預充電電路，其係用於預充電該輸出線至一預先決定電壓，該充電電路包含：對應於該等複數個行之複數個閞關裝置，每一開關裝置係由一資料輸出請求訊號和一功率模式訊號控制；該功率模式訊號延著一單一傳輸路徑傳輸至該開關裝置的至少一些者，以使得該訊號傳送至該至少一些串聯的開關裝置；該等複數個開關裝置之每一者包含：至少二個閞關，該至少二個開關包含：由該資料輸出請求訊號控制的一資料輸出開關，和由該功率模式訊號控制的一功率開關，該等複數個開關裝置連接該輸出線至該預先決定的電壓，以回應於指示一操作模式的該功率模式訊號和指示資料被輸出的該資料輸出請求訊號二者；其中該功率模式開關經組態以相較於該資料輸出開關具有一較高的電容。
為了要減少半導體記憶體儲存裝置的功率洩露，輸出線可從在功率保護模式對其供電的預先決定電壓斷開。然而，當從功率保護模式返回至操作模式，加壓(powering up)此些輸出線將產生一顯著的峰值電流。本發明識別此問題和提供一功率模式開關，該功率模式開關經組態以相較於該資料輸出開關具有一較高的電容。本發明識別：為了要具有一高效能，該記憶體裝置由於其需要一快速的切換速度而需要不具有高電容的資料輸出開關。然而，其亦可識別：若觸發該記憶體從一低功率非作用狀態進入一高功率操作模式的功率模式開關具有一高電容和並不如此快地切換，則為有益的。若此一開關經使用於該功率模式訊號連續地傳送至至少一些開開裝置的情況，加壓此些緩慢開關裝置的延遲將通過位於沿著傳輸路徑的開關裝置而波動。因此，將具有在其加壓中的增加之延遲及由每一者所需求的峰值電流將根據彼此間而被延遲。因此，預充電電流需求將隨時間分散及峰值將大幅地變小。再者，藉由使用一高電容開關產生此延遲，該延遲將不會隨該裝置的條件而大幅地改變，及如此者所需要的平均延遲不需增加以解決製程邊界。此對照於使用主動裝置以產生一延遲的情況。
總之，需要設計所有半導體裝置以解決最高峰值電流，及此需求導致連接線和功率網路(power grid)的大小。因此，減少該峰值電流係有益的。再者，在電流情況中，此當其僅為從非作用狀態至由此些較慢開關所造成的延遲之操作狀態的切換和並非在一般延遲的資料輸出期間執行的切換，可無需不適當地影響記憶體裝置的效能而達成。
在一些具體實施例中，該裝置進一步包含：位於該第一組和第二組用於放大該功率模式訊號的驅動裝置。
該二組開關裝置可以數種方式排置，但在一些具體實施例中，其包含：位於它們之間的驅動裝置，以使得透過該第一組開關延遲的控制訊號在進一步傳送至該第二組之前被放大。
在一些具體實施例，組態該預充電電路以：回應於指示該半導體記憶體儲存裝置從一低功率模式進入該操作模式的一加壓訊號，沿著該傳輸路徑傳送指示該操作模式的該功率模式訊號至對應於一第一組輸出線的一第一組開關裝置，及而後傳送至對應於一第二組輸出線的一第二組開關裝置，該預充電電路傳送該功率模式訊號至該第一組開關裝置，其與該第二組開關串聯及在該第二組開關之前，以使得該功率模式訊號到達相對於到達該第一組開關裝置具有一延遲的該第二組開關裝置，該延遲包含：由於傳輸該功率模式訊號經過該第一組開關裝置造成的一延遲。
若指示該記憶體從一低功率模式進入操作模式的該功率訊號連續地傳送，以使得數組輸出線依次地供電開啟(powered on)，具有一高電容功率開關可為特定地有益的。劃分該輸出線至數組及以此方式提供一延遲允許該延遲被控制和該峰值電流被大幅地減低。
在一些具體實施例中，該延遲係取決於在該第一組開關裝置內的該功率開關的一電容和至該第二組輸出線的該傳輸路徑之一電容。
相較於加壓的該第一組開關裝置，該第二組的閞關裝置的延遲取決於該功率開關的一電容，及亦取決於該傳輸路徑的一電容。若延遲係由此些裝置的該電容引起的，其為特定地有益的。在先前技術的裝置中，其中主動裝置一直被使用以產生延遲，由此些裝置引起的延遲係取決於處理裝置的製程邊界(例如Fast Fast Corners和Slow Slow corners)，其亦可取決於操作電壓和電路的溫度，及因此提供足夠用於一快速製程邊界的一延遲將提供有：若該裝置操作於一慢速製程邊界明顯過長的一延遲。使用由於開關裝置的電容和傳輸路徑的電容的一延遲提供有：並不幾近地取決於如主動的延遲裝置之操作條件的一延遲，及因此具有隨該裝置的操作條件變化的延遲之問題大幅減低。
在一些具體實施例中，該等複數個資料儲存單元係每一者排置於複數個陣列中的一者；該第一組輸出線包含：一第一陣列的輸出線，及該第二組輸出線包含：一第二陣列的輸出線。
在許多記憶體裝置中，資料儲存單元經排置於陣列，在本發明的具體實施例中，若一陣列在另一陣列之前被供電開啟，其為有益的。陣列經常共同控制，及因此在正常操作期間流動的峰值電流取決於陣列的大小。因此，依次地，每一陣列的供電開啟之控制意指：陣列的大小在供電開啟期間將對該峰值電流需求具有相同的效用，如在正常操作期間對峰值電流需求所作用者。
在一些具體實施例中，組態該預充電電路以：沿著一傳輸路徑傳送用於預充電該等複數個輸出線的一功率模式訊號至該等複數個串聯的陣列，以使得該功率模式訊號傳送至一第一陣列，接著傳送至一第二陣列，及而後傳送到至少再一陣列，該功率模式訊號取決於在該傳送路徑經過較早的陣列傳送該功率模式訊號所需的時間到達具有一延遲的至少再一陣列。
即為：該記憶體裝置具有複數個陣列，在其中的情況中，該功率模式訊號連續地經過陣列的每一者傳送，以使得該功率模式訊號到達每一陣列的延遲係取決於：在該路徑傳送此訊號經過任何較早的陣列所需的時間。
在一些具體實施例中，組態從一陣列至另一陣列的該傳輸路徑以包含：關於從一儲存單元至另一者的一傳輸路徑之一增加的電容，以為了增加在該功率模式訊號的傳輸之延遲。
提供功率開關的一增加的電容係增加在不同儲存單元之間連續地傳送的訊號之延遲的一種方式，然而，可利用一進一步的方式以增加在陣列之間的傳輸路徑之電容。此為當此路徑並未經過該陣列而經過關聯於該陣列的控制電路控制該延遲的方便方式，及因此增加用於此電路所需的區域可無需影響該陣列本身的大小來完成。
在一些具體實施例中，該資料儲存單元的每一者包含：一對輸出線，輸出一第一資料值，以回應於放電的該對輸出線之一第一者，及輸出一第二資料值，以回應於放電的該輸出線的一第二者；及該等複數個陣列排置為數對陣列，可在相同的時間對在一對陣列中的每一陣列作出一資料輸出請求，以使得存取每對陣列的一相同列，以回應於該資料輸出請求。
許多半導體記憶體裝置具有一對互補輸出線，以使得可測量在輸出線之間的一電壓差以決定何者數值儲存在此些儲存陣列中。再者，此些陣列可排置為數對陣列，以使得當傳送指示可存取的一列之一資料存取訊號時，其可從在該陣列內的一中央位置傳送至該對陣列，以使得當若該訊號行經穿越二倍大小的一單一陣列時，其並不行經如此地遠。此意指：當從此一組態輸出一資料值時，放電每對互補輸出線的僅有一者，回應於一資料輸出訊號的該峰值電流係放電二個陣列之該輸出線的一半之電流。
排置本發明的具體實施例以預充電相較於其它陣列具有一延遲的每一陣列之輸出線，此意指：需要充電該輸出線的峰值電流類似於需放電該輸出線而回應於傳送至一對陣列的一讀取請求發生的該峰值電流。因此，記憶體裝置將可改變大小以允許放電電流，而用於充電加壓的輸出線的電流需求將為類似，無需增加功率網路或任何連接功率線的大小。
在一些具體實施例中，該記憶體裝置係一SRAM記憶體裝置。
SRAM裝置係具有用於控制對該陣列的一特定列之存取的一字線及具有作為該對輸出線的一位元線和一互補位元線的一裝置。如一般性地此些記憶體裝置排置為數對具有位於中心的字線驅動器和具有在對任何一讀取放電的每一陣列中的一半位元線之陣列，本發明的具體實施例特定地適合於此一記憶體陣列。
本發明的一第二態樣提供一半導體記憶體儲存裝置，其包含：複數個資料儲存單元，該等複數個資料儲存單元排置於至少二個陣列；該至少二個陣列的每一者包含：複數個行和複數個列；每一行包含：至少一輸出線，其用於從在該行的一選擇列中的一資料儲存單元輸出一資料值；預充電電路，其用於預充電該輸出線至一預先決定電壓，以回應指示該半導體記憶體裝置藉由連接該輸出線至一預先決定電壓，從一功率模式切換至一操作模式的一功率模式訊號；其中該預充電電路經組態以：沿著一傳輸路徑傳送指示該操作模式的該功率模式訊號至該至少二個陣列的一第一者，其係經過該第一陣列，而後傳送至該至少二個陣列的一第二者，該預充電電路傳送該功率模式訊號至與該第二陣列串聯和在該第二陣列之前的該第一陣列，以使得該功率模式訊號到達相對於到達該第一陣列具有一延遲的該第二陣列，該延遲包含：由於延著該傳輸路徑傳輸該功率模式訊號的一延遲。
如同先前所提及的，許多記憶體排置為儲存單元的陣列。當加壓此些陣列的輸出線時，其對延遲相對於另一者的一陣列之充電為有益的，以使得減低所需的峰值電流。使用一傳輸延遲作為該延遲意指：此延遲並不由於受主動裝置和如其明顯地隨製程邊界而變化。
在一些具體實施例中，組態該裝置以使得該延遲的平均值在該功率模式訊號到達該第二陣列之前足夠供於該第一陣列的至少一半輸出線被預充電。
可控制該延遲以限制該峰值電流以使得在下一陣列開始加壓之前加壓一陣列的一半。此意指：在任何一時間，二個整體的陣列將不在相同的時間需要充電電流。此限制一組陣列所需的預充電電流為類似於一單一陣列所需的預充電電流。當記憶體經常由陣列存取時，以此方式限制電流與記憶體的操作電流需求一致，及意指：峰值充電電流並不影響功率網路和功率線的大小。
本發明的一第三態樣提供控制在一半導體記憶體儲存裝置的輸出線之加壓的方法，該半導體儲存裝置包含：複數個資料儲存單元；該等複數個資料儲存單元排置在至少二個陣列中；該至少二個陣列之每一者包含：複數個行和複數個列；每行包含：用於從在該行中的一選擇列中的一資料儲存單元輸出一資料值的至少一輸出線；,預充電電路，其係用於充電該輸出線至一預先決定電壓；該方法包含以下步驟：回應於指示該半導體記憶體裝置從一低功率模式進入一操作模式的一功率模式訊號；沿著一傳輸路徑傳送指示該操作模式的該功率模式訊號至該至少二個陣列的一第一者，其係經過該第一陣列，而後傳送至該至少二個陣列的一第二者，以使得該功率模式訊號到達相對於到達該第一陣列具有一延遲的該第二陣列，該延遲包含：由於延著該傳輸路徑傳輸該功率模式訊號的一延遲；回應於接收在連接該行的該至少一輸出線至一預先決定電壓之該陣列內的每一行之該功率模式訊號。
本發明的前文所述或其它目標、特徵將從結合隨附圖式讀取的後文之示例性具體實施的實施方式而顯明。
第1圖根據本發明的具體實施例顯示一記憶體的一部份。記憶體被實施為如同具有複數個資料儲存單元12的陣列10，每一者經組態以儲存一單一資料項目。在此些資料儲存單元的一行之內的每一儲存單元12連接至一位元線和一互補位元線，及在此些單元中的一列之內的 每一單元12連接至一字線。當該位元線和互補位元線輸出所儲存的資料值時，該字線控制對該單元的存取。該字線並未顯示於此示意圖中。
該位元線的供電係由預充電電路20控制。此預充電電路具有傳至它的控制訊號輸入，其為功率模式控制訊號和資料輸出控制訊號。
該功率模式訊號係用於指示：記憶體是否進入一低功率非作用模式、或是否進入一較高功率操作模式。當一低功率模式指示：該預充電電路20從該功率軌隔離該位元線，以使得允許它們浮動。藉由關閉該記憶體陣列的每行之功率模式開關裝置22的功率模式訊號，達到此浮動狀態。關閉此開關從該高功率線VDD隔離該位元線。
該預充電電路20亦包含開關裝置24和26，其為資料輸出開關和被使用於耦合該位元線和互補位元線至VDD，以回應於一讀取請求。當處於操作模式，在該字線上接收一讀取或資料輸出請求，而後初始地位元線二者連接至VDD及然而被充電。在接收到讀取請求之後，由接收到該請求所在的位元線控制的儲存單元23之列連接至該位元線和互補位元線，及取決於所儲存的值，該位元線或該互補位元線之一者被放電。感測放大器30偵測該位元線或互補位元線何者被放電，及儲存於該資料儲存單元12的資料項目之值。
在SRAM記憶體陣列的情況中，在陣列中資料儲存單元12的每一者藉由開啟的開關裝置連接至該位元線，以回應於用於此被啟始的列之字線。因此，指示需被存取的單元的一特定列之一訊號將此列的所有儲存單元連接至位元線或互補位元線，及取決於所儲存的值，預充電的位元線或互補位元線之一者將藉由儲存在資料儲存單元中的值來放電。若1儲存於資料儲存單元，則該位元線左預充電及該互補位元線放電。若0儲存於該儲存單元12，則位元線放電。感測放大器30僅需決定在位元線和互補位元線之間電壓準位的差，因此，可偵測到其一者輕微地放電，及一適當的值輸出。
雖然從圖式中並不完全清楚，組態開關裝置以使得功率模式開關裝置22相較於資料輸出開關裝置24和26具有一較高的電容。此意指：功率模式開關裝置相較於輸出開關裝置切換地較緩慢。該輸出開關裝置需切換地如其在一操作路徑般快速，及其切換速度影響記憶體的資速存取速度。該功率模式切換相較之下僅影響在一非作用狀態之後加壓該記憶體的速度。使用具有彼此排置為串聯的一高電容之開關意指：在切換每一裝置的延遲沿著切換路徑穿過，及將導致需充電每一位元線至VDD的電流需求，其發生於將減少關聯於此充電的峰值電流需求的一合理時間長度。
第2圖顯示二個陣列10、11，或排置為一對陣列的資料儲存單元庫。陣列10和11的每一者係由相同的字線控制，及因此指示一特定列被存取的一字線請求將觸發字線驅動器32以使此列被驅動，及每一陣列10和11的相同列係驅動為高狀態，及在此列的資料儲存單元將連接至其個別的位元線和互補位元線。排置一記憶體於具有在其之間的字線驅動器的二個陣列中意指：當相較於相同大小的一單一陣列，字線的長度減半。因此，字線驅動器的驅動需求相應地減少。
當一讀取請求導致位元線或互補位元線之一者放電，一讀取請求將導致該二個陣列的一半位元線之一放電電流。因此，需考慮將此些陣列設計為具有至少此峰值電流需求。若從非作用模式返回至作用模式的峰值電流需求可改變大小以類似於此需求，則記憶體功率設計將由正常操作需求限制。具有延遲的加壓系統以使得加壓每一陣列依次地需要一陣列的位元線和互補位元線共同放電，其為在任何一時間放電以回應於一讀取請求的二個陣列之一半的位元線之類似電流需求。
第3圖示意性地顯示四個庫記憶體的一實例。對此記憶體而言，字線驅動器WL橫越庫0/1和庫2/3驅動左側和右側。對一既定讀取週期，將設置一單一字線，其在最差的情況將導致在庫0和庫1一半的位元線或在庫2 和庫3一半的位元線之一全放電。
因此，對一讀取週期的峰值電流將等效於放電在庫中的所有位元線。為了在充電期間匹配此峰值電流，本發明的具體實施例將從低功率浮動位元線狀態返回時排置位元線預充電，以使得對一單一庫在任何一時間預充電發生。因此，將對庫0、庫1、庫2和最後為庫3發生位元線預充電。
因此，本發明致力於當預充電所有位元線至正常讀取寫入位元線預充電峰值電流時，匹配該峰值電流。此允許後端使用者設計當從一低功率模式返回時用於正常讀取寫入操作的峰值電流之電源供應而不具有負面效應。
第4圖根據本發明的一具體實施例中示意地顯示此功率模式訊號如何經由各種陣列延遲。該功率模式訊號ret係從記憶體的控制區段產生，及指示從功率保存模式的進入和離開。當ret=1時，去能該位元線預充電，及當ret從1轉換至0時，致能該位元線預充電。
該ret訊號行經穿越一陣列的每一行，其開啟每一行的功率模式開關裝置22(PMOS標頭裝置)。該訊號而後延著排置在陣列之間的電路繞送返回，及返回至在第3圖顯示的陣列之中心的計時器單元。該訊號係藉由其在每一陣列行經過的邏輯極和線路來延遲，及亦藉由示意性顯示在此圖式中如40的返回路徑來延遲。可組態此返回路徑以產生除了經過該陣列所發生的延遲之外的一所欲延遲，及以此方式使得一陣列在一下一陣列因此控制需用於充電該位元線至一數值的一峰值電流之前，其類似於在讀取和寫入至陣列期間所需的峰值電流，加壓其位元線。因此，用於加壓該第一陣列10的該ret<0>訊號，及而後使用以產生用以加壓該第二陣列11的一ret<1>訊號，該ret<1>訊號依次地使用於產生用以加壓該第三陣列14的一ret<2>訊號，該ret<2>訊號使用於產生用於加壓該第四陣列16的一ret<3>訊號。該ret<3>而後被使用於產生一ret_top訊號，其經使用於所有具有超過4個庫的記憶體實體。
當決定在預充電期間所發生的峰值電流，需要觀察系統的不同製程邊界。第5圖顯示用於Fast Fast(FF)製程邊界和Slow Slow製程邊界的預充電電流的模擬數值。該FF邊界係由於高電壓操作，及在此邊界邏輯閘延遲相對於寫入延遲係非常的小。因此，基於主動邏輯閘延遲元件的任何延遲架構並不提供足夠的延遲，而無需大量的此些電路級。相較之下此架構由於線路和邏輯閘負載在FF邊界提供一較佳的延遲。除外，此架構可擴展為當記憶體的大小增加時增加延遲。
第5圖的模擬結果顯示在SS和FF製程邊界中的4個記憶體庫的分開的峰值之電流。若不使用延遲架構，4個峰值在同時間發生，而導致4倍的峰值電流。應可注意到在該FF邊界中所具有的一些峰值電流的重疊。此重疊可藉由進一步增加該延遲而減少，然而此會提供增加該時間需求的額外損失以返回至跟隨在低功率模式上的低洩露之後的正常操作。
第6圖根據本發明的一具體實施例，顯示示例說明加壓一記憶體裝置的一方法之一流程圖。初始地接收指示該半導體記憶體裝置從一低功率模式切換至一操作模式的一功率模式訊號。此功率模式訊號沿著一傳輸路徑傳送至一第一陣列，及而後經過該第一陣列至一第二陣列。回應於在每一行的該功率模式切換，該輸出線向上充電。由於由行經該第一陣列的該訊號所經歷的延遲，該第二陣列晚於該第一陣列開啟，藉此減少峰值電流需求。
雖然該方法僅針對二個陣列加以描述，該功率模式訊號可根據陣列的數目行進經過更多的陣列。如同先前所描述，由該功率模式訊號所遭遇的延遲取決於開關裝置的電容和記憶體的線路。此些可經組態以根據峰值電流需求提供適當的延遲。
雖然本發明的示例性具體實施例根據隨附圖式在此更為詳細地描述，應了解到本發明並不限於此些精確的實施例，及可由具有通常知識者在其中作出各種變化和修正，而不偏離由隨附申請專利範圍定義的本發明之範疇和精神。舉例而言，跟隨的附屬項之特徵可與獨立項的特徵作出各種組合，而不偏離於本發明的範疇。
10‧‧‧陣列
11‧‧‧陣列
12‧‧‧資料儲存單元
14‧‧‧第三陣列
16‧‧‧第四陣列
20‧‧‧預充電電路
22‧‧‧功率模式開關裝置
24‧‧‧開關裝置
26‧‧‧開關裝置
30‧‧‧感測放大器
32‧‧‧字線驅動器
40‧‧‧返回路徑延遲
第1圖根據本發明的具體實施例顯示具有預充電控制電路的半導體記憶體儲存裝置的一部份。
第2圖示意性地顯示一對半導體記憶體儲存裝置的陣列。
第3圖示意性地顯示一記憶體儲存裝置的四個陣列。
第4圖根據本發明的具體實施例示意性地顯示用於數個記憶體庫的一加壓訊號之一傳輸路徑。
第5圖根據本發明的具體實施例顯示在一半導體記憶體的製程邊界之預充電電流之模擬數值，及；第6圖顯示一流程圖，其示例說明用於從低功率切換至操作模式的方法中之步驟。
10．．．記憶體
11．．．陣列
14．．．第三陣列
16．．．第四陣列
40．．．返回路徑延遲

Claims (15)

  1. 一種半導體記憶體儲存裝置，其包含：複數個資料儲存單元，該等複數個資料儲存單元係排置於一陣列；該陣列包含：複數個行和複數個列，每一行包含：用於從在該行的一選擇列中的一資料儲存單元輸出一資料值的至少一個輸出線；預充電電路，其用於預充電該等輸出線至一預先決定電壓，該預充電電路包含：對應於該等複數個行之複數個閞關裝置，每一開關裝置係由一資料輸出請求訊號和一功率模式訊號所控制，該功率模式訊號係延著一單一傳輸路徑而傳輸至該等開關裝置中的至少一些者，以使得該訊號被傳送至該等至少一些串聯的開關裝置；該等複數個開關裝置之每一者包含：至少二個閞關，該等至少二個開關包含：由該資料輸出請求訊號所控制的一資料輸出開關和由該功率模式訊號所控制的一功率開關，該等複數個開關裝置連接該等輸出線至該預先決定電壓，以回應於指示一操作模式的該功率模式訊號和指示資料要被輸出的該資料輸出請求訊號二者；其中該功率開關經組態以相較於該資料輸出開關具有一較高的電容。
  2. 如申請專利範圍第1項所述之半導體記憶體儲存裝 置，其中該預充電電路經組態以：回應於指示該半導體記憶體儲存裝置要從一低功率模式進入該操作模式的一加壓訊號，來沿著該傳輸路徑將指示該操作模式的該功率模式訊號傳送至對應於一第一組輸出線的一第一組開關裝置，而接著傳送至對應於一第二組輸出線的一第二組開關裝置，該預充電電路將該功率模式訊號傳送至與該第二組開關串聯及在該第二組開關之前的該第一組開關裝置，以使得相對於該功率模式訊號到達該第一組開關裝置，該功率模式訊號到達該第二組開關裝置將具有一延遲，該延遲包含：由於傳輸該功率模式訊號經過該第一組開關裝置而造成的一延遲。
  3. 如申請專利範圍第2項所述之半導體記憶體儲存裝置，該裝置進一步包含：用於放大該功率模式訊號的位於該第一組開關裝置和該第二組開關裝置之間的一驅動裝置。
  4. 如申請專利範圍第2項所述之半導體記憶體儲存裝置，其中該延遲係取決於在該第一組開關裝置內的該等功率開關的一電容和至該第二組輸出線的該傳輸路徑之一電容。
  5. 如申請專利範圍第2項所述之半導體記憶體儲存裝 置，其中該等複數個資料儲存單元中之每一者係排置於複數個陣列中的一者；該第一組輸出線包含：一第一陣列的輸出線，及該第二組輸出線包含：一第二陣列的輸出線。
  6. 如申請專利範圍第5項所述之半導體記憶體儲存裝置，該預充電電路經組態以：沿著一傳輸路徑傳送用於預充電該等複數個輸出線的一功率模式訊號至該等複數個串聯的陣列，以使得該功率模式訊號被傳送至一第一陣列，而接著被傳送至一第二陣列，而接著傳送到至少再一個陣列，該功率模式訊號到達該至少再一個陣列將具有一延遲，該延遲係取決於在該傳送路徑上經過前面的陣列來傳送該功率模式訊號所需的時間。
  7. 如申請專利範圍第6項所述之半導體記憶體儲存裝置，其中從一個陣列至另一陣列的該傳輸路徑經組態以：包含相對於從一個儲存單元至另一者的一傳輸路徑的一增加的電容，以為了增加在該功率模式訊號的傳輸之一延遲。
  8. 如申請專利範圍第6項所述之半導體記憶體儲存裝置，其中該資料儲存單元的每一者包含：一對輸出線、回應於放電的該對輸出線之一第一者所輸出的一第一資料值、及回應於放電的該對輸出線之一第二者所輸出的 一第二資料值；及該等複數個陣列係排置為如同多個對陣列(pairs of arrays)，可在一相同的時間對在一對陣列中的每一陣列作出一資料輸出請求，以使得回應於該資料輸出請求來存取每對陣列的一相同列。
  9. 如申請專利範圍第1項所述之半導體記憶體儲存裝置，其中該半導體記憶體裝置包含：一SRAM記憶體。
  10. 一種半導體記憶體儲存裝置，其包含：複數個資料儲存單元，該等複數個資料儲存單元排置於至少二個陣列；該等至少二個陣列的每一者包含：複數個行和複數個列，每一行包含：用於從在該行的一選擇列中的一資料儲存單元輸出一資料值的至少一個輸出線；預充電電路，其用於預充電該等輸出線至一預先決定電壓，以回應於指示該半導體記憶體裝置藉由連接該等輸出線至一預先決定電壓，從一低功率模式正在切換至一操作模式的一功率模式訊號；其中該預充電電路經組態以：沿著一傳輸路徑將指示該操作模式的該功率模式訊號傳送至該等至少二個陣列的一第一者，經過該第一陣列而接著將該功率模式訊號傳送至該等至少二個陣列的一第二者，該預充電電路將該功率模式訊號傳送至與該第二陣列串聯和在該第二陣列之 前的該第一陣列，以使得相對於該功率模式訊號到達該第一陣列，該功率模式訊號到達該第二組陣列將具有一延遲，該延遲包含：由於延著該傳輸路徑傳輸該功率模式訊號的一延遲。
  11. 如申請專利範圍第10項所述之半導體記憶體儲存裝置，其中：該預充電電路包含：對應於該等複數個行的複數個開關裝置，該傳輸路徑通到在該第一陣列中的該等複數個開關裝置的每一者，而接著延著一路徑通到該第二陣列，及該延遲係取決於在該第一陣列內的該等複數個開關裝置的一電容和該傳輸路徑的一電容。
  12. 如申請專利範圍第11項所述之半導體記憶體儲存裝置，其中該裝置經組態以使得：該延遲的一平均值在該功率模式訊號到達該第二陣列之前足夠供於該第一陣列的至少一半的該等輸出線被預充電。
  13. 如申請專利範圍第10項所述之半導體記憶體儲存裝置，該記憶體裝置包含：複數個陣列，該預充電電路經組態以：沿著一傳輸路徑傳送用於預充電該等複數個輸出線的一功率模式訊號至該等複數個串聯的陣列，以使得該功率模式訊號被傳送至一第一陣列，而接著被傳送 至一第二陣列，而接著被傳送到至少再一個陣列，該功率模式訊號到達該至少再一個陣列將具有一延遲，該延遲係取決於在該傳送路徑上經過前面的陣列來傳送該功率模式訊號所需的時間。
  14. 如申請專利範圍第12項所述之半導體記憶體儲存裝置，其中該等至少二個陣列經排置為如同具有資料存取電路的至少一個對陣列，該資料存取電路位於該至少一個對陣列中的每一者之間，以使得每對陣列的一相同列被存取，以回應於一相同的資料輸出請求；及該資料儲存單元的每一者包含：一對輸出線、回應於放電的該對輸出線的一第一者所輸出的一第一資料值、及回應於放電的該對輸出線的一第二者所輸出的一第二資料值。
  15. 一種控制在一半導體記憶體儲存裝置的輸出線之加壓的方法，該半導體記憶體儲存裝置包含：複數個資料儲存單元，該等複數個資料儲存單元係排置於至少二個陣列；該等至少二個陣列的每一者包含：複數個行和複數個列，每一行包含：用於從在該行的一選擇列中的一資料儲存單元輸出一資料值的至少一個輸出線；預充電電路，其用於預充電該等輸出線至一預先決定電壓；該方法包含以下步驟： 回應於一功率模式訊號，來指示該半導體記憶體裝置從一低功率模式正在切換至一操作模式；沿著一傳輸路徑將指示該操作模式的該功率模式訊號傳送至該等至少二個陣列的一第一者，經過該第一陣列而接著將該功率模式訊號傳送至該等至少二個陣列的一第二者，以使得相對於該功率模式訊號到達該第一陣列，該功率模式訊號到達該第二陣列將具有一延遲，該延遲包含：由於延著該傳輸路徑傳輸該功率模式訊號的一延遲；回應於接收到在該等陣列內的每一行處的該功率模式訊號，來將該行的該至少一個輸出線連接至一預先決定電壓。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8356200B2 (en) 2008-09-26 2013-01-15 Apple Inc. Negotiation between multiple processing units for switch mitigation
US8982659B2 (en) * 2009-12-23 2015-03-17 Intel Corporation Bitline floating during non-access mode for memory arrays
GB2525904B (en) * 2014-05-08 2018-05-09 Surecore Ltd Memory unit
US9600179B2 (en) * 2014-07-30 2017-03-21 Arm Limited Access suppression in a memory device
US9685224B2 (en) * 2014-10-17 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory with bit line control
US9922701B2 (en) 2016-08-08 2018-03-20 Taiwan Semiconductor Manufacturing Company Limited Pre-charging bit lines through charge-sharing
US11361819B2 (en) * 2017-12-14 2022-06-14 Advanced Micro Devices, Inc. Staged bitline precharge
KR20200014509A (ko) * 2018-08-01 2020-02-11 에스케이하이닉스 주식회사 반도체 장치
US10884638B1 (en) * 2019-06-25 2021-01-05 Micron Technology, Inc. Programmable peak power management
US20230253017A1 (en) * 2022-02-10 2023-08-10 Globalfoundries U.S. Inc. Bias voltage generation circuit for memory devices
US20230402092A1 (en) * 2022-06-08 2023-12-14 Arm Limited Bitline Precharge Techniques

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1385858A (zh) * 2001-05-10 2002-12-18 旺宏电子股份有限公司 非挥发性铁电内存感测方法
CN1661725A (zh) * 2004-02-25 2005-08-31 威盛电子股份有限公司 静态随机存取存储器的输出装置
US20080094922A1 (en) * 2005-12-28 2008-04-24 Satoru Hanzawa Semiconductor Device
US20080285367A1 (en) * 2007-05-18 2008-11-20 Chang Ho Jung Method and apparatus for reducing leakage current in memory arrays

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6795361B2 (en) * 2002-05-06 2004-09-21 Micron Technology, Inc. Low power consumption memory device having row-to-column short
KR100610020B1 (ko) * 2005-01-13 2006-08-08 삼성전자주식회사 반도체 메모리 장치에서의 셀 파워 스위칭 회로와 그에따른 셀 파워 전압 인가방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1385858A (zh) * 2001-05-10 2002-12-18 旺宏电子股份有限公司 非挥发性铁电内存感测方法
CN1661725A (zh) * 2004-02-25 2005-08-31 威盛电子股份有限公司 静态随机存取存储器的输出装置
US20080094922A1 (en) * 2005-12-28 2008-04-24 Satoru Hanzawa Semiconductor Device
US20080285367A1 (en) * 2007-05-18 2008-11-20 Chang Ho Jung Method and apparatus for reducing leakage current in memory arrays
TW200903512A (en) * 2007-05-18 2009-01-16 Qualcomm Inc Method and apparatus for reducing leakage current in memory arrays

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