KR20110073319A

KR20110073319A - 메모리 소자 내의 데이터 선의 프리차징에 필요한 피크 전류의 감소 방법

Info

Publication number: KR20110073319A
Application number: KR1020100131117A
Authority: KR
Inventors: 자세크 비아트로브스키; 마틴 제이 킨케이드; 여우 겅 종
Original assignee: 에이알엠 리미티드
Priority date: 2009-12-21
Filing date: 2010-12-21
Publication date: 2011-06-29
Also published as: US8358551B2; TW201145303A; US20110158021A1; TWI511159B; KR101809894B1

Abstract

반도체 메모리 기억 소자가 개시된다. 해당 반도체 메모리 기억 소자는 어레이로 배열되는 복수의 데이터 저장 셀을 포함한다. 상기 어레이는 복수의 칼럼과 복수의 열을 포함하고, 해당 칼럼 각각은 그 칼럼의 선택된 열에 있는 데이터 저장 셀로부터 데이터 값을 출력하는 적어도 하나의 출력선을 포함한다. 프리차징 회로는 상기 출력선을 미리 정해진 전압으로 프리차징시키며, 상기 프리차징 회로는 상기 복수의 칼럼에 대응하는 복수의 스위칭 소자를 포함하고, 해당 스위칭 소자 각각은 데이터 출력 요청 신호와 파워 모드 신호에 의해 각각 제어된다. 상기 복수의 스위칭 소자 각각은 적어도 2개의 스위치를 포함하고, 상기 적어도 2개의 스위치는 상기 데이터 출력 요청 신호에 의해 제어되는 데이터 출력 스위치와, 상기 파워 모드 신호에 의해 제어되는 파워 모드 스위치를 포함하고, 상기 복수의 스위칭 소자는 상기 파워 모드 신호가 동작 모드를 지시하고 또한 상기 데이터 출력 요청 신호가 데이터 출력을 지시하는 것에 응답하여 상기 출력선을 상기 미리 정해진 전압에 접속시키며, 상기 파워 모드 스위치는 상기 데이터 출력 스위치보다 높은 정전 용량을 가지도록 구성된다.

Description

메모리 소자 내의 데이터 선의 프리차징에 필요한 피크 전류의 감소 방법{REDUCING PEAK CURRENTS REQUIRED FOR PRECHARGING DATA LINES IN MEMORY DEVICES}

본 발명의 분야는 반도체 메모리 기억 소자에 관한 것이다.

SRAM과 같이 데이터 저장을 위한 반도체 메모리 기억 소자는 공지되어 있는 것이다. 이들 소자의 전력 소비, 피크 전류 및 면적의 감소에 대한 점증하는 요구가 존재한다.

이러한 SRAM 소자의 전력 소비를 감소시키는 하나의 핵심적인 방법은 읽기 또는 쓰기용의 비트선을 프리차지(precharge)하는데 사용되는 비트선 프리차지 소자를 디스에이블링하는 것에 의해 비트셀 누설을 감소시키는 것이다. 이들 소자의 디스에이블링은 필연적으로 비트선을 플로팅시켜서 비트선 전압이 저전압 레일의 전압 레벨인 VSS에 근접할 수 있는 정상 상태값에 도달할 것이다.

저전압 모드로부터의 복귀시, 비트선은 정상적인 메모리 액세스 동작을 시작하기 전의 최상의 고전력인 VDD 레벨로 다시 프리차지되어야 한다. 대형 메모리에 대한 모든 비트선의 동시 프리차징은 매우 높은 피크 전류를 야기할 수 있고, 이는 파워 서플라이 레일의 붕괴와 잠재적으로 실리콘의 손상을 야기할 수 있다. 이들 피크 전류가 정상 동작 중에 흐르는 다른 전류보다 극히 높으면, 이들 전류는 피크 전류 요건에 대한 고려가 필요한 메모리의 설계를 제한할 것이다.

메모리의 모든 비트선이 함께 프리차징되는 경우 생기는 피크 전류의 감소를 위해 인버터 체인과 같은 능동 소자를 사용하여 상기 프리차징을 시동하는 제어 신호에 지연을 가하는 것이 공지되어 있다. 이들 능동 소자에 의해 제공되는 지연은 동작 상태에 따라 변한다. 이것은 다른 프로세스 코너를 허용하고 메모리의 설계에 허용된 범위를 넘어서는 피크 전류가 발생되지 않도록 하기 위해 이들 지연 소자가 프로세스 코너에서의 장애를 방지하도록 정상 동작중에 통상 필요한 것보다 더 높은 레벨의 평균 지연을 제공하도록 구성됨을 의미한다.

낮은 전력 누설과 저전력 모드로부터의 복귀시 감소된 피크 전류를 갖는 반도체 메모리를 제공하는 것이 바람직할 수 있다.

본 발명의 목적은 낮은 전력 누설과 저전력 모드로부터의 복귀시 감소된 피크 전류를 갖는 반도체 메모리를 제공하는 것이다.

본 발명의 제1 측면에 따라 제공되는 반도체 메모리 기억 소자는: 복수의 데이터 저장 셀과; 프리차징 회로를 포함하고; 해당 복수의 데이터 저장 셀은 어레이의 형태로 배열되고, 해당 어레이는 복수의 칼럼과 복수의 열을 포함하고, 해당 칼럼 각각은 그 칼럼의 선택된 열에 있는 데이터 저장 셀로부터 데이터 값을 출력하는 적어도 하나의 출력선을 포함하며; 상기 프리차징 회로는 상기 출력선을 미리 정해진 전압으로 프리차징시키며, 상기 프리차징 회로는 상기 복수의 칼럼에 대응하는 복수의 스위칭 소자를 포함하고, 해당 스위칭 소자 각각은 데이터 출력 요청 신호와 파워 모드 신호에 의해 각각 제어되고, 상기 파워 모드 신호는 해당 신호가 적어도 일부의 스위칭 소자에 연속 전송되도록 단일 전송 경로를 따라 상기 적어도 일부의 스위칭 소자로 전송되고, 상기 복수의 스위칭 소자 각각은 적어도 2개의 스위치를 포함하고, 상기 적어도 2개의 스위치는 상기 데이터 출력 요청 신호에 의해 제어되는 데이터 출력 스위치와, 상기 파워 모드 신호에 의해 제어되는 파워 모드 스위치를 포함하고, 상기 복수의 스위칭 소자는 상기 파워 모드 신호가 동작 모드를 지시하고 또한 상기 데이터 출력 요청 신호가 데이터 출력을 지시하는 것에 응답하여 상기 출력선을 상기 미리 정해진 전압에 접속시키며, 상기 파워 모드 스위치는 상기 데이터 출력 스위치보다 높은 정전 용량을 가지도록 구성된 것을 특징으로 한다.

반도체 메모리 기억 소자의 파워 누출을 감소시키기 위해, 상기 출력선은 파워 절약 모드에서 해당 출력선에 파워를 공급하는 미리 정해진 전압으로부터 분리될 수 있다. 그러나, 파워 절약 모드로부터 이들 출력선을 파워 업(power up)시키는 동작 모드로 복귀시, 상당한 피크 전류가 생성될 것이다. 본 발명은 이 문제를 인식하여 데이터 출력 스위치보다 큰 정전 용량을 가지도록 구성된 파워 모드 스위치를 제공하였다. 본 발명은 고성능을 발휘하기 위해서 메모리 소자는 고속의 스위칭 속도를 가지는 것이 필요한 이유로 높은 정전 용량을 갖지 않는 데이터 출력 스위치가 필요함을 인식하고 있다. 그러나, 본 발명은 또한 메모리를 저전력 비활성 상태로부터 고전력 동작 모드로 들어가도록 활성화시키는 파워 모드 스위치가 큰 정전 용량을 가지면서도 스위칭 속도가 그리 빠르지 않은 경우도 유리할 수 있음을 인식하고 있다. 이러한 스위치를 파워 모드 신호가 적어도 일부의 스위칭 소자로 연속 전송되는 경우에 사용하면, 이들 저속의 스위칭 소자가 파워 업될 때 전송 경로를 따라 위치된 스위칭 소자를 통해 지연이 전해질 것이다. 따라서, 스위칭 소자가 파워 업될 때 지연이 점증될 것이고 각 스위칭 소자가 필요로 하는 피크 전류는 서로에 대해 지연될 것이다. 따라서, 프리차지 전류 요건은 시간적으로 지연되어(spread) 피크는 크게 낮을 것이다. 또한, 높은 정전 용량 스위치를 사용하여 이러한 지연을 발생시키는 것에 의해, 지연은 소자의 동작 상태에 따라 크게 변하지 않게 되어 필요한 평균 지연은 프로세스 코너에 대응하기 위해 증가될 필요가 없다. 이것은 지연 발생에 능동 소자를 사용하는 경우와 대비된다.

요약하면, 모든 반도체 소자는 최고 피크 전류에 대처하도록 설계될 필요가 있으며, 이러한 요건은 연결선과 파워 그리드의 크기의 증가를 야기한다. 따라서, 피크 전류를 감소시키는 것은 유리하다. 또한, 현재의 경우 이것은 통상 지연되는 데이터 출력 중에 수행되는 스위칭이 아니라, 비활성 상태로부터 이들 저속의 스위치에 의해 지연되는 동작 상태로의 스위칭의 경우에만 메모리 소자의 성능에 악영향을 미치지 않고 행해진다.

일부 실시예에서, 상기 소자는 상기 파워 모드 신호의 증폭을 위하여 제1 스위칭 소자 세트와 제2 스위칭 소자 세트 사이에 배치된 구동 소자를 더 포함한다.

상기 2세트의 스위칭 소자는 여러 가지 방법으로 구성될 수 있으나, 소정의 실시예에서 이들 스위칭 소자는 제1 스위칭 소자 세트를 통해 지연된 제어 신호가 제2 스위칭 소자 세트로 전송되기 전에 증폭되도록 상기 2개의 스위칭 소자 세트 사이에 배치된 구동 소자를 포함한다.

일부 실시예에서, 상기 프리차징 회로는 상기 반도체 메모리 기억 소자가 저전력 모드에서 상기 동작 모드로 들어가는 것을 지시하는 파워 업 신호에 응답하여 상기 동작 모드를 지시하는 상기 파워 모드 신호를 상기 전송 경로를 따라 제1 출력선 세트에 대응하는 제1 스위칭 소자 세트를 거쳐 제2 출력선 세트에 대응하는 제2 스위칭 소자 세트로 전송하도록 구성되며, 상기 프리차징 회로는 상기 파워 모드 신호가 상기 제1 스위칭 소자 세트에 도달하는 것에 대해 소정의 지연을 가지고 상기 제2 스위칭 소자 세트에 도달하도록 상기 파워 모드 신호를 상기 제2 스위칭 소자 세트에 앞서 그와 연속으로 상기 제1 스위칭 소자 세트로 전송하며, 상기 지연은 상기 제1 스위칭 소자 세트를 통한 상기 파워 모드 신호의 전송에 기인한 지연을 포함한다.

높은 정전 용량의 파워 스위치를 구비하는 것은 메모리가 저출력 모드로부터 동작 모드로 들어감을 지시하는 파워 모드 신호가 출력선 세트가 차례로 파워 업되도록 연속으로 전송되는 경우 특히 유리할 수 있다. 출력선을 세트로 분할하고 이 방식으로 지연을 제공하면, 지연을 제어할 수 있고 피크 전류를 크게 감소시킬 수 있다.

일부 실시예에서, 상기 지연은 상기 제1 스위칭 소자 세트 내의 상기 파워 스위치의 정전 용량과 상기 제2 출력선 세트로의 상기 전송 경로의 정전 용량에 의존한다.

파워 업되는 제1 스위칭 소자 세트에 비해 제2 스위칭 소자 세트의 지연은 파워 스위치의 정전 용량과 전송 경로의 정전 용량에도 의존할 것이다. 이들 소자의 정전 용량에 의해 지연이 야기되면 특히 유리하다. 지연을 발생시키는데 능동 소자를 사용하고 있는 종래 기술의 소자에서, 이들 소자로부터 야기되는 지연은 패스트 패스트 코너(fast fast corner) 또는 슬로우 슬로우 코너(slow slow corner)와 같은 처리 소자의 프로세스 코너에 의존하고 있으며, 이들은 또한 회로의 동작 전압과 온도에도 의존하기 때문에, 고속 처리 코너에 충분한 지연을 제공하는 것은 소자가 슬로우 프로세스 코너에서 동작하는 중이면 과도하게 긴 지연을 제공할 것이다. 스위칭 소자의 정전 용량과 전송 경로의 정전 용량에 기인하는 지연을 사용하는 것은 능동 지연 소자가 그러한 것처럼 동작 상태에 의존하지 않는 지연을 제공하며, 따라서 소자의 동작 상태에 따라 변하는 지연의 문제점은 크게 감소된다.

일부 실시예에서, 상기 복수의 데이터 저장 셀은 복수의 어레이 중 하나의 어레이로 각각 배열되며, 상기 제1 출력선 세트는 제1 어레이의 출력선을 포함하고, 상기 제2 출력선 세트는 제2 어레이의 출력선을 포함한다.

많은 메모리 소자에서, 데이터 저장 셀은 어레이로 배열되며, 본 발명의 실시예에서 다른 어레이에 앞서 하나의 어레이가 파워 업되는 경우 유리하다. 어레이들은 함께 제어되기도 하므로, 정상 동작 중 흐르는 피크 전류는 어레이의 크기에 의존한다. 따라서, 각 어레이를 순서대로 파워 업하도록 제어하는 것은 어레이의 크기가 정상 동작 중 피크 전류 요건에 미치는 영향과 동일한 영향을 파워 업시의 피크 전류 요건에 미침을 의미할 것이다.

일부 실시예에서, 상기 프리차징 회로는 상기 복수의 출력선을 프리차징하기 위해, 상기 파워 모드 신호가 제1 어레이를 거쳐 제2 어레이로, 이후 적어도 하나의 추가의 어레이로 전송되도록, 파워 모드 신호를 전송 경로를 따라 상기 복수의 어레이로 연속 전송하도록 구성되고, 이때 상기 파워 모드 신호는 상기 전송 경로 상에서 앞선 어레이를 통해 상기 파워 모드 신호를 전송하는데 소요된 시간에 의존하여 소정의 지연을 가지고 상기 적어도 하나의 추가의 어레이에 도달한다.

메모리 소자는 다수의 어레이를 가질 수 있으며, 이 경우, 파워 모드 신호는 각 어레이에 도달하는 파워 모드 신호에 대한 지연이 전송 경로 상에서 소정의 선행하는 어레이를 통해 해당 파워 모드 신호를 전송하는데 소요되는 시간에 의존하도록 각각의 어레이를 통해 연속으로 전송될 수 있다.

일부 실시예에서, 일 어레이로부터 다른 어레이에 이르는 상기 전송 경로는 상기 파워 모드 신호의 전송에서 지연을 증가시키기 위해 일 저장 셀로부터 다른 저장 셀에 이르는 전송 경로에 대해 증가된 정전 용량을 갖도록 구성된다.

파워 스위치의 정전 용량을 증가시키는 것은 상이한 저장 셀 사이에서 연속 전송되는 신호의 지연을 증가시키는 한 방법이지만, 추가의 방법으로는 어레이 사이의 전송 경로의 정전 용량을 증가시키는 것일 수 있다. 이것은 이 경로가 어레이가 아니라 해당 어레이에 관련된 제어 회로를 통과할 때 지연을 제어하는 편리한 방법이므로, 이러한 회로에 필요한 면적의 증가는 어레이 자체의 크기에 영향을 주지 않고 행해질 수 있다.

일부 실시예에서, 상기 데이터 저장 셀 각각은 한 쌍의 출력선을 포함하고, 방전되는 상기 출력선의 쌍 중 제1 출력선에 응답하여 제1 데이터 값이 출력되며, 방전되는 상기 출력선의 쌍 중 제2 출력선에 응답하여 제2 데이터 값이 출력되며; 상기 복수의 어레이는 어레이 쌍으로서 배열되며, 데이터 출력 요청은 해당 데이터 출력 요청에 응답하여 각 쌍의 어레이의 동일 열의 어레이가 액세스되도록 동일한 시간에 어레이의 쌍의 각각의 어레이에 대해 수행된다.

다수의 반도체 메모리 소자는 출력선 사이의 전압차를 측정하여 이들 저장 어레이에 어떤 값이 저장되는지를 결정하도록 한 쌍의 상보적 출력선을 가진다. 또한, 이들 어레이는 액세스될 열을 지시하는 데이터 액세스 신호의 전송시 해당 신호가 마치 그 크기의 두 배인 단일 어레이를 통해 전파된 것처럼 까지는 전송되지 않도록 어레이 내의 중심 위치로부터 어레이의 쌍으로 전송되도록 어레이의 쌍들로서 배열될 수 있다. 이것은 각 쌍의 상보적 출력선 중 오직 하나의 출력선이 방전될 때 상기와 같은 셋업으로부터 데이터 값을 출력시 데이터 출력 신호에 응답하는 피크 전류가 2개의 어레이의 출력선의 절반의 방전의 전류임을 의미한다.

본 발명의 실시예들은 각각의 어레이의 출력선을 그 나머지의 어레이에 비해 소정의 지연을 가지고 프리차징하도록 구성되고, 이것은 출력선의 충전에 필요한 피크 전류가 한 쌍의 어레이로 전송되는 판독 요청에 응답하여 발생하는 출력선의 방전에 필요한 피크 전류와 유사함을 의미한다. 따라서, 메모리 소자는 이 방전 전류를 허용하는 크기로 형성될 것이며, 파워 업시 출력선의 충전을 위한 전류 필요치가 유사할 것이므로 파워 그리드 또는 소정의 접속용 파워 라인의 크기를 증가시킬 필요가 없을 것이다.

일부 실시예에서, 메모리 소자는 SRAM 메모리 소자이다.

SRAM 소자는 어레이의 특정 열로의 액세스를 제어하는 워드선과 출력선의 쌍으로서 상보적 비트선을 갖는 소자이다. 본 발명의 실시예는 통상 이들 메모리 소자가 중앙에 위치된 워드선 드라이버와 소정의 하나의 판독을 위해 방전되는 각 어레이 내의 비트선의 절반을 갖는 어레이의 쌍으로서 구성되는 그러한 메모리 어레이에 특히 적합하다.

본 발명의 제2 측면에 따라 제공되는 반도체 메모리 기억 소자는 복수의 데이터 저장 셀과; 프리차징 회로를 포함하고; 해당 복수의 데이터 저장 셀은 적어도 2개의 어레이로 배열되고, 해당 적어도 2개의 어레이 각각은 복수의 칼럼과 복수의 열을 포함하고, 해당 칼럼 각각은 그 칼럼의 선택된 열에 있는 데이터 저장 셀로부터 데이터 값을 출력하는 적어도 하나의 출력선을 포함하며; 상기 프리차징 회로는 상기 출력선을 미리 정해진 전압에 연결하는 것에 의해 상기 반도체 메모리 소자가 저전력 모드로부터 동작 모드로 스위칭됨을 지시하는 파워 모드 신호에 응답하여 상기 출력선을 미리 정해진 전압으로 프리차징시키며, 상기 프리차징 회로는 상기 동작 모드를 지시하는 상기 파워 모드 신호를 전송 경로를 따라 상기 적어도 2개의 어레이 중 제1 어레이로, 다시 해당 제1 어레이를 통해 상기 적어도 2개의 어레이 중 제2 어레이로 전송하도록 구성되고, 상기 프리차징 회로는, 상기 파워 모드 신호가 상기 제1 어레이에 도달하는 것과 관련하여 소정의 지연을 가지고 상기 제2 어레이에 도달하도록, 상기 동작 모드 신호를 상기 제2 어레이에 앞서서 해당 제2 어레이와 함께 연속으로 상기 제1 어레이에 전송하며, 상기 지연은 상기 전송 경로를 따른 상기 파워 모드 신호의 전송에 기인하는 지연을 포함하는 것을 특징으로 한다.

앞서 주지된 바와 같이 많은 메모리들은 저장 셀의 어레이들로서 배열된다. 이러한 어레이의 출력선을 파워 업시, 필요한 피크 전류가 감소되도록 다른 하나의 어레이에 대하여 하나의 어레이의 충전을 지연하는 것이 유리할 수 있다. 지연으로서 전송 지연을 사용하는 것은 이러한 지연이 능동 소자에 기인한 것이 아니라서 동작 프로세스 코너에 따라 크게 변화하지 않음을 의미한다.

일부 실시예에서, 상기 소자는 상기 지연의 평균값이 상기 파워 모드 신호가 상기 제2 어레이에 도달하기 전에 프리차징될 상기 제1 어레이의 상기 출력선의 적어도 절반에 대해 충분하도록 구성된다.

피크 전류를 제한하도록 지연을 조절하는 것은 다음 어레이의 파워 업이 개시되기 전에 어레이의 절반이 파워 업 되도록 행해질 수 있다. 이것은 어느 한 시간에서 2개의 완전 어레이가 동시에 충전 전류를 요하지 않음을 의미한다. 이것은 어레이의 세트에 대해 필요한 프리차지 전류가 단일 어레이에 대해 필요한 것과 유사하도록 제한한다. 메모리는 종종 어레이에 의해 액세스되므로, 이러한 방식으로 전류를 제한하는 것은 메모리의 동작 전류 요구치에 따르며, 피크 프리차지 전류가 파워 그리드와 파워 라인의 크기를 조절하지 않음을 의미한다.

본 발명의 제3 측면에 따라 반도체 메모리 기억 소자의 출력선의 파워 업을 제어하는 방법이 제공되는데, 상기 반도체 메모리 기억 소자는 복수의 데이터 저장 셀과; 프리차징 회로를 포함하고; 해당 복수의 데이터 저장 셀은 적어도 2개의 어레이로 배열되고, 해당 적어도 2개의 어레이 각각은 복수의 칼럼과 복수의 열을 포함하고, 해당 칼럼 각각은 그 칼럼의 선택된 열에 있는 데이터 저장 셀로부터 데이터 값을 출력하는 적어도 하나의 출력선을 포함하며; 상기 프리차징 회로는 상기 출력선을 미리 정해진 전압으로 프리차징하고;

상기 방법은: 상기 반도체 메모리 소자가 저전력 모드로부터 동작 모드로 스위칭됨을 지시하는 파워 모드 신호에 응답하여, 상기 동작 모드를 지시하는 상기 파워 모드 신호를 전송 경로를 따라 상기 적어도 2개의 어레이 중 제1 어레이로, 다시 해당 제1 어레이를 통해 상기 적어도 2개의 어레이 중 제2 어레이로 전송하되, 상기 파워 모드 신호가 상기 제1 어레이에 도달하는 것과 관련하여, 상기 전송 경로를 따른 상기 파워 모드 신호의 전송에 기인하는 지연을 포함하는, 소정의 지연을 가지고 상기 제2 어레이에 도달하도록, 상기 파워 모드 신호를 전송하는 단계와; 상기 어레이 내의 각 칼럼에 상기 파워 모드 신호가 수신되는 것에 응답하여 상기 칼럼의 상기 적어도 하나의 출력선을 미리 정해진 전압에 연결하는 단계를 포함한다.

전술되거나 기타의 본 발명의 목적, 특징 및 장점들은 첨부 도면에 관하여 판독될 수 있는 예시적인 실시예에 대한 하기의 상세한 설명으로부터 분명해질 것이다.

도 1은 본 발명의 일 실시예에 따른 프리차징 제어 회로를 갖는 반도체 메모리 기억 소자의 일부를 나타낸다.
도 2는 반도체 메모리 기억 소자의 어레이 쌍을 개략적으로 도시한다.
도 3은 메모리 기억 소자의 4개의 어레이를 개략적으로 도시한다.
도 4는 본 발명의 일 실시예에 따라 여러 개의 메모리 뱅크를 위한 파워 업 신호의 전송 경로를 개략적으로 도시한다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리의 프로세스 코너에서의 프리차지 전류의 값을 나타낸다.
도 6은 저전력 모드에서 동작 모드로 스위칭 하는 방법의 단계를 개략적으로 나타내는 흐름도를 도시한다.

도 1은 본 발명의 일 실시예에 따른 프리차징 제어 회로를 갖는 반도체 메모리 기억 소자의 일부를 나타낸다. 메모리(10)는 단일 데이터 항목을 저장하도록 각기 구성된 복수의 데이터 저장 셀(12)을 포함한다. 이들 데이터 저장 셀의 칼럼 내의 각각의 저장 셀(12)은 비트선과 상보적 비트선에 연결되며, 이들 셀의 열 내의 각각의 셀(12)은 워드선에 연결된다. 워드선은 셀로의 데이터 액세스를 제어하며, 비트선과 상보적 비트선은 저장된 데이터 값을 출력한다. 워드선은 본 도면에서 보이지 않는다.

비트선의 전력 공급(powering)은 프리차징 회로(20)에 의해 제어된다. 이 프리차징 회로는 그에 입력되는 파워 모드 제어 신호와 제이터 출력 제어 신호인 제어 신호를 가진다.

파워 모드 신호는 메모리(10)가 저전력의 비활성 모드로 들어가는지 여부 또는 메모리가 높은 파워 동작 모드로 들어가는지 여부를 지시하는데 사용된다. 저전력 모드가 지시되면, 프리차징 회로(20)는 비트선을 플로팅되도록(float) 파워 레일로부터 분리시킨다. 이러한 플로팅 상태는 메모리 어레이의 각 칼럼의 파워 스위치(22)를 오프시키는 파워 모드 신호에 의해 달성된다. 이러한 스위치 오프 동작은 비트선을 높은 파워 라인 VDD로부터 분리시킨다.

프리차징 회로(20)는 데이터 출력 소자이고 판독 요청에 응답하여 비트선과 상보적 비트선을 VDD에 커플링시키는데 사용되는 스위칭 소자(24, 26)를 또한 포함한다. 동작 모드에서 판독 또는 데이터 출력 요청이 워드선 상에 수신되면, 처음에는 양자의 비트선이 VDD에 연결되고 그에 따라 충전된다. 판독 요청의 수신 후, 해당 요청을 수신한 워드선에 의해 제어되는 해당 열의 저장 셀(12)들은 비트선과 상보적 비트선에 연결되고, 그 저장된 값에 따라 비트선 또는 상보적 비트선 중 하나가 방전된다. 감지 증폭기(sense amplifier:SA)(30)는 비트선 또는 상보적 비트선 중 어떤 것이 방전되고 그에 따라 데이터 저장 셀(12) 내에 저장된 데이터 항목의 값을 검출한다.

SRAM 메모리 어레이의 경우, 메모리 내의 데이터 저장 셀(12) 각각은 활성화되는 해당 열에 대한 워드선에 응답하여 턴온되는 스위칭 소자를 통해 비트선에 연결된다. 따라서, 특정 열의 셀이 액세스되는 것이 필요함을 지시하는 신호는 해당 열의 모든 저장 셀을 비트선과 상보적 비트선에 연결할 것이고, 저장되는 값에 따라 프리차징된 비트선 또는 상보적 비트선 중 하나는 데이터 저장 셀 내에 저장된 값에 의해 방전될 것이다. 데이터 저장 셀 내에 1이 저장되면, 비트선은 프리차징 상태로 남겨지고 상보적 비트선은 방전된다. 한편, 저장 셀(12) 내에 0이 저장되면 방전되는 것은 비트선이다. 감지 증폭기(30)는 비트선과 상보적 비트선 사이의 전압 레벨의 차이를 결정하는 것만이 필요하고, 따라서 그것들 중 하나가 적게 방전됨이 검출될 수 있고 적절한 값이 출력된다.

도면으로부터 분명하지 않지만, 스위칭 소자는 파워 모드 스위칭 소자(22)가 데이터 출력 스위칭 소자(24, 26)에 비해 높은 정전 용량을 갖도록 구성된다. 이것은 파워 모드 스위칭 소자가 출력 스위칭 소자보다 저속으로 스위칭을 행함을 의미한다. 출력 스위칭 소자는 동작 경로 상에 있을 때 고속으로 스위칭하는 것이 필요하고 그 스위칭 속도는 메모리의 데이터 액세스 속도에 영향을 미친다. 이에 비해 파워 모드 스위치는 메모리가 비활성 상태에 후속하여 파워 업(power up)될 수 있는 속도에만 영향을 미친다. 서로 직렬 배치된 높은 정전 용량의 스위치를 사용하는 것은 각 소자의 스위칭시 지연이 스위칭 경로를 따라 조금씩 생기도록 하여 각각의 비트선을 VDD로 충전하는데 필요한 전류 필요치를 야기하는데, 해당 VDD는 상기 충전과 관련된 피크 전류를 감소시키는 적절한 시간 길이에 걸쳐 생긴다.

도 2는 어레이의 쌍으로서 배열되는 데이터 저장 셀의 2개의 어레이(10, 11) 또는 뱅크를 나타낸다. 어레이(10, 11) 각각은 동일한 워드선에 의해 제어되므로 특정 열이 액세스됨을 지시하는 워드선 요청은 해당 열에 대한 워드선 드라이버(30)를 구동되도록 트리거시킬 것이고 동일한 열의 각 어레이(10, 11)는 높은 레벨로 구성될 것이고 해당 열의 데이터 저장 셀은 그들 각각의 비트선과 상보적 비트선에 연결될 것이다. 메모리를 워드선 드라이버를 사이에 두고 2개의 어레이로 배열하는 것은 워드선의 길이가 동일한 크기의 단일 어레이인 경우에 비해 절반임을 의미한다. 따라서, 워드선 드라이버의 구동 요구치는 그에 대응하여 감소된다.

판독 요청이 방전되는 비트선 또는 상보적 비트선 중 어느 것에 요청될 때, 판독 요청은 2개의 어레이의 비트선의 절반에 대한 방전 전류를 야기할 것이다. 따라서, 이들 어레이는 적어도 이러한 피크 전류 필요치를 갖도록 구성되는 것이 필요하다. 비활성 모드에서 활성 모드로 복귀시 피크 전류 필요치가 상기 필요치와 유사하도록 형성될 수 있으면, 메모리 파워 설계는 정상 동작 요건에 의해 구속될 것이다. 따라서, 각 어레이가 순차적으로 파워 업되도록 지연을 갖는 파워 업 시스템은 판독 요청에 응답하여 어느 한 시간에서 방전되는 2개의 어레이의 비트선의 절반과 유사한 전류 필요치일 수 있는 값으로 어레이의 비트선 및 상보적 비트선이 함께 충전되는 것이 필요할 수 있다.

도 3은 4개의 뱅크 메모리의 예를 예시적으로 도시한다. 이 메모리의 경우, 워드선 드라이버(WL)는 뱅크 0/1과 2/3 사이의 좌우측을 구동시킨다. 주어진 판독 사이클의 경우, 최악의 경우 뱅크 0과 뱅크 1에서 비트선의 절반 또는 뱅크 2와 뱅크 3에서 비트선의 절반의 완전 방전을 야기하는 단일의 워드선이 어써트(asserted)될 것이다.

따라서, 소정의 판독 싸이클의 피크 전류는 뱅크 내의 모든 비트선의 방전과 상응하게 된다. 충전 중 이러한 피크 전류에 매칭되도록 하기 위해, 본 발명의 실시예는 어느 한 시간에 단일 뱅크에 대해 프리차징이 생기도록 저전력 플로팅 비트선 상태로부터 복귀시 비트선 프리차징을 배열할 것이다. 따라서, 비트선 프리차징은 뱅크 0에 이어 뱅크 1, 뱅크 2, 그리고 마지막으로 뱅크 3에 대해 생길 것이다.

따라서, 본 발명은 비트선 모두를 프리차징시의 피크 전류를 정상적 읽기 쓰기 비트선 프리차지 피크 전류에 매칭하도록 실시된다. 이것은 최종 사용자가 저전력 모드로부터 복귀시 부정적인 영향이 없이 정상적인 읽기 쓰기 동작의 피크 전류를 위해 파워 공급을 구성하도록 할 수 있다.

도 4는 본 발명의 일 실시예에 따라 상기 파워 모드 신호가 다양한 어레이를 통해 지연되는 방식을 개략적으로 보여준다. 파워 모드 신호(ret)는 메모리의 제어 섹션으로부터 생성되고 파워 세이빙 모드에 대한 진입 및 진출을 지시한다. ret=1일 때, 비트선 프리차징은 디스에이블되고 ret가 1에서 0으로 전환시 비트선 프리차징이 인에이블된다.

ret 신호가 어레이의 각 칼럼을 통해 전송되면서 각각의 칼럼에서 PMOS 헤더 소자(22)를 스위칭한다. 상기 신호는 이후 어레이 사이에 배열된 회로를 따라 다시 라우팅되고 도 3에 도시된 어레이의 중심에 있는 타이머 셀로 다시 전송된다. 상기 신호는 각각의 어레이 내에서 전송되는 게이트와 와이어에 의해 지연되고 또한 본 도면에서 대략 40으로 지시된 복귀 경로에 의해서도 지연된다. 이 복귀 경로는 어레이를 통해 생기는 지연 이외에 소망의 지연을 발생시키도록 구성될 수 있고, 이 방식으로 하나의 어레이가 다음의 어레이에 앞서 그 비트선을 파워 업하도록 함으로써 비트선의 충전을 위해 필요한 피크 전류를 읽기 및 어레이에 대한 쓰기 중에 필요한 피크 전류와 유사한 값으로 제어할 수 있다. 따라서, 제1 어레이(10)를 파워 업하는데 사용되는 ret<0> 신호는 제2 어레이(11)를 파워 업시키기 위한 ret<1> 신호를 발생시키는데 사용되고, 해당 ret<1> 신호는 다시 제3 어레이(14)를 파워 업시키기 위한 ret<2> 신호를 발생시키는데 사용되고, 해당 ret<2> 신호는 제4 어레이(16)를 파워 업시키기 위한 ret<3> 신호를 발생시키는데 사용된다. ret<3> 신호는 다시 5개 이상의 뱅크를 갖는 모든 메모리의 예의 경우에 사용되는 ret_top 신호를 발생시키는데 사용된다.

프리차징 중에 생기는 피크 전류의 결정시, 시스템의 다른 프로세스 코너를 살펴볼 필요가 있다. 도 5는 패스트 패스트(FF) 프로세스 코너와 슬로우 슬로우(SS) 프로세스 코너의 경우의 프리차지 전류의 시뮬레이션된 값을 나타낸다. FF 코너는 고전압 동작에 기인하여 이 코너에서는 게이트 지연이 와이어 지연에 비해 크게 작다. 따라서, 능동 로직 게이트 지연 요소에 기초한 소정의 지연 구성은 많은 수의 이들 스테이지 없이 적절한 지연을 제공하지 않게 된다. 이에 비해 본 구성은 와이어와 게이트 로딩에 기인하여 FF 코너에서 양호한 지연을 제공한다. 또한, 본 구성은 메모리의 크기가 증가할 때 증가하는 지연에 따라 스케일 조정 가능하다.

도 5의 시뮬레이션된 결과는 SS 및 FF 프로세스 코너에서 4개의 메모리 뱅크의 전류의 피크가 분리된 것을 보여준다. 지연 구성을 사용하지 않은 경우, 모두 4개의 피크가 동시에 발생하여 피크 전류의 4배에 이를 수 있다. FF 프로세스 코너에서는 피크 전류가 일부 중첩됨에 유의하여야 한다. 이러한 중첩은 지연을 더 중가시키는 것으로 감소될 수 있지만, 이것은 저전력 모드 상에서 낮은 누설을 추종하는 정상적인 동작으로의 복귀시 시간 요구치를 증가시키는 추가의 페널티를 제공할 것이다.

도 6은 본 발명의 일 실시예에 따라 메모리 소자를 파워 업시키는 방법을 나타내는 흐름도를 보여준다. 처음에, 반도체 메모리 소자가 저전력 모드에서 동작 모드로 스위칭됨을 지시하는 파워 모드 신호가 수신된다. 이 파워 모드 신호는 전송 경로를 따라 제1 어레이로, 그리고 제1 어레이를 통해 제2 어레이로 전송된다. 각각의 칼럼에서 파워 모드 스위칭에 응답하여 출력선이 충전된다. 제1 어레이를 통해 전송되는 신호에 의해 경험되는 지연에 기인하여 제2 어레이는 제1 어레이보다 늦게 스위치 온 됨으로써 피크 전류 요구치를 감소시킨다.

상기 방법은 2개의 어레이에 대해서만 설명되지만, 파워 모드 신호는 어레이의 수에 따라 추가의 어레이를 통해 진행될 수 있다. 서두에 언급한 바와 같이 파워 모드 신호에 의해 야기되는 지연은 메모리의 와이어와 스위칭 소자의 정전 용량에 의존한다. 이들은 피크 전류 요구치에 의존하여 적절한 지연을 제공하도록 구성될 수 있다.

여기에서는 첨부 도면을 참조로 하여 본 발명의 예시적인 실시예들이 상세히 설명되었지만, 본 발명은 이들 세밀한 실시예에 한정되지 않으며, 첨부된 특허청구의 범위에 의해 정의되는 본 발명의 취지 및 범위로부터 벗어나지 않고 당업자에 의해 다양한 변경 및 변형을 구체화할 수 있음을 이해하여야 한다. 예를 들면, 본 발명의 범위를 벗어나지 않고 후속하는 종속 청구항의 특징들을 독립 청구항의 특징들과 다양하게 조합할 수 있다.

Claims

반도체 메모리 기억 소자로서:
복수의 데이터 저장 셀과; 프리차징 회로를 포함하고;
해당 복수의 데이터 저장 셀은 어레이로 배열되고, 해당 어레이는 복수의 칼럼과 복수의 열을 포함하고, 해당 칼럼 각각은 그 칼럼의 선택된 열에 있는 데이터 저장 셀로부터 데이터 값을 출력하는 적어도 하나의 출력선을 포함하며;
상기 프리차징 회로는 상기 출력선을 미리 정해진 전압으로 프리차징시키며, 상기 프리차징 회로는 상기 복수의 칼럼에 대응하는 복수의 스위칭 소자를 포함하고, 해당 스위칭 소자 각각은 데이터 출력 요청 신호와 파워 모드 신호에 의해 각각 제어되고, 상기 파워 모드 신호는 해당 신호가 적어도 일부의 스위칭 소자에 연속 전송되도록 단일 전송 경로를 따라 상기 적어도 일부의 스위칭 소자로 전송되고;
상기 복수의 스위칭 소자 각각은 적어도 2개의 스위치를 포함하고, 상기 적어도 2개의 스위치는 상기 데이터 출력 요청 신호에 의해 제어되는 데이터 출력 스위치와, 상기 파워 모드 신호에 의해 제어되는 파워 모드 스위치를 포함하고, 상기 복수의 스위칭 소자는 상기 파워 모드 신호가 동작 모드를 지시하고 또한 상기 데이터 출력 요청 신호가 데이터 출력을 지시하는 것에 응답하여 상기 출력선을 상기 미리 정해진 전압에 접속시키며;
상기 파워 모드 스위치는 상기 데이터 출력 스위치보다 높은 정전 용량을 가지도록 구성된 반도체 메모리 기억 소자.
제1항에 있어서,
상기 프리차징 회로는 상기 반도체 메모리 기억 소자가 저전력 모드에서 상기 동작 모드로 들어가는 것을 지시하는 파워 업 신호에 응답하여 상기 동작 모드를 지시하는 상기 파워 모드 신호를 상기 전송 경로를 따라 제1 출력선 세트에 대응하는 제1 스위칭 소자 세트를 거쳐 제2 출력선 세트에 대응하는 제2 스위칭 소자 세트로 전송하도록 구성되며, 상기 프리차징 회로는 상기 파워 모드 신호가 상기 제1 스위칭 소자 세트에 도달하는 것에 대해 소정의 지연을 가지고 상기 제2 스위칭 소자 세트에 도달하도록 상기 파워 모드 신호를 상기 제2 스위칭 소자 세트에 앞서 그와 연속으로 상기 제1 스위칭 소자 세트로 전송하며, 상기 지연은 상기 제1 스위칭 소자 세트를 통한 상기 파워 모드 신호의 전송에 기인한 지연을 포함하는 반도체 메모리 기억 소자.
제2항에 있어서,
상기 소자는 상기 파워 모드 신호의 증폭을 위하여 제1 스위칭 소자 세트와 제2 스위칭 소자 세트 사이에 배치된 구동 소자를 더 포함하는 반도체 메모리 기억 소자.
제2항에 있어서,
상기 지연은 상기 제1 스위칭 소자 세트 내의 상기 파워 스위치의 정전 용량과 상기 제2 출력선 세트로의 상기 전송 경로의 정전 용량에 의존하는 반도체 메모리 기억 소자.
제2항에 있어서,
상기 복수의 데이터 저장 셀은 복수의 어레이 중 하나의 어레이로 각각 배열되며,
상기 제1 출력선 세트는 제1 어레이의 출력선을 포함하고, 상기 제2 출력선 세트는 제2 어레이의 출력선을 포함하는 반도체 메모리 소자.
제5항에 있어서,
상기 프리차징 회로는 상기 복수의 출력선을 프리차징하기 위해, 파워 모드 신호가 제1 어레이를 거쳐 제2 어레이로, 이후 적어도 하나의 추가의 어레이로 전송되도록, 상기 파워 모드 신호를 전송 경로를 따라 상기 복수의 어레이로 연속 전송하도록 구성되고, 상기 파워 모드 신호는 상기 전송 경로 상에서 앞선 어레이를 통해 상기 파워 모드 신호를 전송하는데 소요된 시간에 의존하여 소정의 지연을 가지고 상기 적어도 하나의 추가의 어레이에 도달하는 반도체 메모리 소자.
제6항에 있어서,
일 어레이로부터 다른 어레이에 이르는 상기 전송 경로는 상기 파워 모드 신호의 전송에서 지연을 증가시키기 위해 일 저장 셀로부터 다른 저장 셀에 이르는 전송 경로에 대해 증가된 정전 용량을 갖도록 구성된 반도체 메모리 소자.
제6항에 있어서,
상기 데이터 저장 셀 각각은 한 쌍의 출력선을 포함하고, 방전되는 상기 출력선의 쌍 중 제1 출력선에 응답하여 제1 데이터 값이 출력되며, 방전되는 상기 출력선의 쌍 중 제2 출력선에 응답하여 제2 데이터 값이 출력되며;
상기 복수의 어레이는 어레이 쌍으로서 배열되며, 데이터 출력 요청은 해당 데이터 출력 요청에 응답하여 각 쌍의 어레이의 동일 열의 어레이가 액세스되도록 동일한 시간에 어레이의 쌍의 각각의 어레이에 대해 수행되는 반도체 메모리 소자.
제1항에 있어서,
상기 메모리 소자는 SRAM 메모리 소자인 반도체 메모리 소자.
반도체 메모리 기억 소자로서:
복수의 데이터 저장 셀과; 프리차징 회로를 포함하고;
해당 복수의 데이터 저장 셀은 적어도 2개의 어레이로 배열되고, 해당 적어도 2개의 어레이 각각은 복수의 칼럼과 복수의 열을 포함하고, 해당 칼럼 각각은 그 칼럼의 선택된 열에 있는 데이터 저장 셀로부터 데이터 값을 출력하는 적어도 하나의 출력선을 포함하며;
상기 프리차징 회로는 상기 출력선을 미리 정해진 전압에 연결하는 것에 의해 상기 반도체 메모리 소자가 저전력 모드로부터 동작 모드로 스위칭됨을 지시하는 파워 모드 신호에 응답하여 상기 출력선을 미리 정해진 전압으로 프리차징시키며, 상기 프리차징 회로는 상기 동작 모드를 지시하는 상기 파워 모드 신호를 전송 경로를 따라 상기 적어도 2개의 어레이 중 제1 어레이로, 다시 해당 제1 어레이를 통해 상기 적어도 2개의 어레이 중 제2 어레이로 전송하도록 구성되고, 상기 프리차징 회로는, 상기 파워 모드 신호가 상기 제1 어레이에 도달하는 것과 관련하여 소정의 지연을 가지고 상기 제2 어레이에 도달하도록, 상기 동작 모드 신호를 상기 제2 어레이에 앞서서 해당 제2 어레이와 함께 연속으로 상기 제1 어레이에 전송하며, 상기 지연은 상기 전송 경로를 따른 상기 파워 모드 신호의 전송에 기인하는 지연을 포함하는 반도체 메모리 기억 소자.
제10항에 있어서,
상기 프리차징 회로는 상기 복수의 칼럼에 대응하는 복수의 스위칭 소자를 포함하고, 상기 전송 경로는 상기 제1 어레이에 있는 상기 복수의 스위칭 소자 각각으로, 그리고 소정의 경로를 따라 상기 제2 어레이로 연장되며, 상기 지연은 상기 제1 어레이 내의 상기 복수의 스위칭 소자의 정전 용량과 상기 전송 경로의 정전 용량에 의존하는 반도체 메모리 기억 소자.
제11항에 있어서,
상기 소자는 상기 지연의 평균값이 상기 파워 모드 신호가 상기 제2 어레이에 도달하기 전에 프리차징될 상기 제1 어레이의 상기 출력선의 적어도 절반에 대해 충분하도록 구성된 반도체 메모리 기억 소자.
제10항에 있어서,
상기 메모리 소자는 복수의 어레이를 포함하고, 상기 프리차징 회로는 상기 복수의 출력선을 프리차징하기 위해 파워 모드 신호가 제1 어레이를 거쳐 제2 어레이로, 이후 적어도 하나의 추가의 어레이로 전송되도록, 상기 파워 모드 신호를 전송 경로를 따라 상기 복수의 어레이로 연속 전송하도록 구성되고, 상기 파워 모드 신호는 상기 전송 경로 상에서 앞선 어레이를 통해 상기 파워 모드 신호를 전송하는데 소요된 시간에 의존하여 소정의 지연을 가지고 상기 적어도 하나의 추가의 어레이에 도달하는 반도체 메모리 소자.
제12항에 있어서,
상기 적어도 2개의 어레이는 동일 열의 각 쌍의 어레이가 동일한 데이터 출력 요청에 응답하여 액세스되도록, 적어도 하나의 어레이 쌍의 각각의 어레이 사이에 데이터 액세스 회로가 위치되게 적어도 하나의 어레이 쌍으로서 배열되며;
상기 데이터 저장 셀 각각은 한 쌍의 출력선을 포함하고, 방전되는 상기 출력선의 쌍 중 제1 출력선에 응답하여 제1 데이터 값이 출력되며, 방전되는 상기 출력선의 쌍 중 제2 출력선에 응답하여 제2 데이터 값이 출력되는 반도체 메모리 소자.
반도체 메모리 기억 소자 내의 출력선의 파워 업을 제어하는 방법으로서:
상기 반도체 메모리 기억 소자는:
복수의 데이터 저장 셀과; 프리차징 회로를 포함하고;
해당 복수의 데이터 저장 셀은 적어도 2개의 어레이로 배열되고, 해당 적어도 2개의 어레이 각각은 복수의 칼럼과 복수의 열을 포함하고, 해당 칼럼 각각은 그 칼럼의 선택된 열에 있는 데이터 저장 셀로부터 데이터 값을 출력하는 적어도 하나의 출력선을 포함하며;
상기 프리차징 회로는 상기 출력선을 미리 정해진 전압으로 프리차징하고;
상기 방법은:
상기 반도체 메모리 소자가 저전력 모드로부터 동작 모드로 스위칭됨을 지시하는 파워 모드 신호에 응답하여, 상기 동작 모드를 지시하는 상기 파워 모드 신호를 전송 경로를 따라 상기 적어도 2개의 어레이 중 제1 어레이로, 다시 해당 제1 어레이를 통해 상기 적어도 2개의 어레이 중 제2 어레이로 전송하되, 상기 파워 모드 신호가 상기 제1 어레이에 도달하는 것과 관련하여, 상기 전송 경로를 따른 상기 파워 모드 신호의 전송에 기인하는 지연을 포함하는, 소정의 지연을 가지고 상기 제2 어레이에 도달하도록, 상기 파워 모드 신호를 전송하는 단계와;
상기 어레이 내의 각 칼럼에 상기 파워 모드 신호가 수신되는 것에 응답하여 상기 칼럼의 상기 적어도 하나의 출력선을 미리 정해진 전압에 연결하는 단계를 포함하는 반도체 메모리 기억 소자 내의 출력선의 파워 업 제어 방법.