TWI502607B - 用於當在記憶體中存取儲存格時將升壓電壓位準施加至存取控制線的裝置、方法及構件 - Google Patents

Description

用於當在記憶體中存取儲存格時將升壓電壓位準施加至存取控制線的裝置、方法及構件

本發明之領域係關於資料儲存的領域，且特定而言，係關於在半導體記憶體中資料的儲存及存取。

在對減少裝置的尺寸及減少其功率消耗的需求不斷增加的情況下，設計健全的半導體記憶體，例如SRAM，越來越具有挑戰性。在SRAM中的各儲存格包含一反饋迴路用於持有一資料值。為了對反饋迴路寫入且儲存一新的值，若為所需的，輸入資料值必須具有一足夠高的電壓位準而能夠切換由反饋迴路所儲存的狀態，同時從反饋迴路進行讀取應經實行而不擾亂儲存於任何反饋迴路中的值。

隨著尺寸規模的減小，歸因於隨機摻雜的波動、線邊緣的崎嶇等等因素，裝置特性的變化大大地增加。

因此，設計一健全的SRAM，其中晶格可跨越所有操作電壓範圍而被寫入，係為非常困難的。減少可成功讀取及寫入SRAM晶格的電壓並非容易，且特定而言，慛著尺寸規模的減小，寫入晶格成為越來越困難的。

一種解決寫入問題所提議的方式係揭露於由Iijima等的電腦期刊，於2008年5月5日第3版「Low power SRAM with Boost Driver Generating Pulsed Word Line Voltage for Sub-IV Operation」的文中。第1圖顯示一電路，用於根據此文章中所揭露的技術升壓字元線電壓。在此電路中，一主動主體偏壓控制的升壓電晶體對字元線電壓產生一升壓，而僅當存取字元線時，藉此由電容耦合促進寫入。此架構的一缺點係為每一個字元線上具有一個額外的電晶體所得到顯著的區域重疊。再者，因為控制PMOS通道閘的訊號被短路至與電晶體耦合的電容的背面，所以在關閉PMOS通道閘時具有一固有延遲。此延遲的結果造成某些耦合的電荷從Vwl節點透過部份開啟的PMOS漏失。此顯著地降低此架構的效率。

特別在一電晶體記憶體的低電壓操作期間能夠減少寫入失敗係為所欲的。

本發明的第一態樣提供一種半導體記憶體儲存裝置，包含：多個儲存格，用於儲存資料；至少兩個存取控制線，其各者用於控制一分別的至少一個該多個儲存格的存取；至少兩個存取控制電路，其各者回應於一存取請求，而用於控制供應至一相對應的該至少兩個存取控制線之一者的一電壓位準，該至少兩個存取控制電路之各者包含一電容及切換電路；路由電路，取決於與該存取請求相關聯的一位址，而用於路由該存取請求及一升壓訊號至一選定的該至少兩個存取控制電路之一者；其中該至少兩個存取控制電路之各者對以下作出反應：從該路由電路接收到該存取請求，致使將該選定的存取控制線連接至一供應電壓；及從該路由電路接收到該升壓訊號，致使將該供應電壓與該存取控制線斷開，且透過該存取控制電路的該電容將該升壓訊號耦合至該存取控制線，以提供在該存取控制線上對一電壓位準的一升壓。

本發明意識到在系統中對一半導體記憶體進行寫入一資料值，其中操作電壓及記憶體的尺寸係正在減小的問題。藉由在一存取請求期間於一存取控制線上提供升壓電壓位準的方式解決此問題，且若為所欲的，藉此增加此電壓位準以觸發資料直的改變的機會。再者，因為記憶體的顯著增加區域缺點的參與，其提供路由電路用於路由升壓訊號至一特定選定的存取控制線，而非提供一電路用於對各存取控制線提供此升壓，使得可對多重存取控制線產生一升壓訊號且接著路由至適當的一者。

在某些實施例中，該半導體記憶體進一步包含至少一個延遲電路，用於從該存取請求產生該升壓訊號，該路由電路經配置成路由該升壓訊號至選定的該至少兩個存取控制電路之一者。

半導體記憶體具有一延遲電路以從存取請求產生升壓訊號可為有益的。此升壓訊號接著被路由至選定的存取控制電路以在存取控制線上提供一適當的電壓升壓。以此方式，在存取請求選擇存取控制線之後不久對存取控制線提供一升壓，且因此當經請求時，呈現一經增加的電壓。應瞭解對一特定記憶體在存取請求及升壓訊號之間的一選擇性延遲在某些情況中可為相當久的，且因此所需產生此延遲的延遲電路可為相當大。在此情況中，具有一訊號延遲電路用於對多重存取控制線產生一升壓訊號提供比各存取控制線具有其用於產生升壓訊號的各自延遲電路更多有效區域的一記憶體。

再者，藉由於獨立於存取控制電路的一延遲電路產生此升壓訊號，可更輕易的避免可導致時間/功率預算的浪費的在存取請求訊號及升壓訊號之間的重疊。

在某些實施例中，該半導體記憶體包含一升壓訊號輸入，用於從上游邏輯接收該升壓訊號。

雖然用於產生升壓訊號的延遲電路可本身於半導體記憶體裝置中，但在其他實施例中，其可被提供於上游邏輯中，且半導體記憶體裝置可具有一輸入用於接收此訊號。在此情況中，半導體記憶體儲存裝置可為較小的，然而，在此情況中記憶體將無法獨立的提供升壓訊號，且因此，其必須具有相關聯的上游邏輯以提供對存取控制線電壓的一升壓。

在某些實施例中，該至少兩個存取控制電路之各者經配置成回應於藉由該存取控制電路接收到該存取請求，而預先充電該存取控制電路的該電容。

升壓電壓係藉由在存取控制電路中將升壓訊號耦合至存取控制線的一電容而提供。為了在此提供一適當的升壓，該電容應被預先充電，且因此在某些實施例中接收到存取請求訊號致使預先充電電容。在升壓訊號在相對於存取請求訊號的一延遲之後被接收，當此訊號被接收時，電容已經被充電，且因此升壓訊號可透過經充電的電容耦合且對存取控制線提供適當的升壓。

在某些實施例中，該存取請求係從一時鐘訊號及一位址訊號形成，該位址訊號表明將被選定該存取控制線且該時鐘訊號將該選定的儲存格同步存取。

存取請求可具有數種形式，但在某些實施例中其包含一時鐘訊號及一位址訊號。位址訊號提供關於何者儲存格的資訊，且因此將選定何者存取控制線，而時鐘訊號將存取請求同步。

在某些實施例中，該升壓訊號係從該時鐘訊號產生，且相對於該時鐘訊號具有一延遲。

當存取請求訊號係由一時鐘訊號及一位址訊號形成時，升壓訊號可由時鐘訊號的一延遲的版本而產生。時鐘訊號同步存取，且因此從時鐘訊號產生升壓訊號係提供具有一適合延遲的一訊號的適當方式。

在某些實施例中，該存取控制電路的該開關電路包含一開關，該開關用於將該電容及存取控制線連接至該供應電壓，且用於將該電容及存取控制線與該供應電壓隔絕，該開關對該存取請求及該升壓訊號反應，該開關電路包含另一開關，該另一開關用於將該存取控制線及該電容連接至一低電壓供應以將該電容及存取控制線放電，該另一開關對一放電訊號反應。

為了正確的控制存取控制電路的時間點，可使用一開關，其對存取請求將電容連接至供應電壓反應，且因此將其預先充電且亦將存取控制線連接至供應電壓。因接收到升壓訊號，開關接著將電容及存取控制線與供應電壓隔絕，且升壓訊號透過經充電的電容耦合至存取控制線。存取控制電路亦可具有另一開關，用於回應於一放電訊號而將存取控制線及電容放電。

在某些實施例中，該放電訊號包含該時鐘訊號，使得在該時鐘訊號的一個相位期間，該另一開關將該存取控制線及該電容連接至該較低電壓供應，且在該時鐘訊號的該其他相位期間，該另一開關將該存取控制線及該電容與該較低電壓供應隔絕，在該時鐘訊號的該其他相位期間，該開關將該電容及該存取控制線連接至該供應電壓。

放電訊號可由存取請求訊號之一部份的時鐘訊號形成，使得在此時鐘訊號的一個相位期間，存取控制線及電容係連接至較低電壓供應且被放電，及在其他相位期間，存取控制線及電容係與此較低電壓隔絕，且在此其他相位期間，電容被預先充電且存取控制線經連接至供應電壓且其電壓被升壓。以此方式使用時鐘訊號提供存取的計時及存取控制線電壓的升壓的一有效率的方式。

在某些實施例中，該電容係一可調變電容。

在存取控制電路中的電容係為一可調變電容可為有益處的。此可使得對存取控制線提供的升壓的量如所欲的改變。可調變電容可為其電容值取決於一特定記憶體的設計需求而於設計狀態被調變的電容，或其可為在使用時可調變的一電容，使得在使用時，升壓值的位準可藉由對選擇性的理由如所欲的調變電容而改變。可調變電容係為習知技術，且可以數種方式形成。在某些實施例中，可調變電容係藉由調整裝置的基板或本體電壓而調變。

在某些實施例中，該延遲電路係經配置成取決於一升壓要求而改變該延遲。

能夠改變在存取請求及升壓訊號之間所提供的延遲亦為所欲的。因此，在某些實施例中，可配置延遲電路使得接收到存取請求及升壓訊號之間的時間可被改變。以此方式，半導體記憶體可取決於某些條件而被調變。具有提供一升壓訊號至多重存取控制線的一延遲電路，意味著延遲的控制係對所有此等存取控制線小心地實行，其係為一種有效率的方式根據操作性的需求控制且調變記憶體。

儘管電容可以數種方式形成，在某些實施例中，其包含一MOS閘電容。此為提供電容的一簡單且區域有效率的方式。

儘管半導體記憶體儲存裝置可具有數種形式，在某些實施例中，其包含一SRAM記憶體。SRAM記憶體的使用係為廣泛的，且隨著此等記憶體的尺寸及操作電壓位準的規模減小，其歷經寫入能力的問題。因此，此技術對此等記憶體係特別有效率的。

在某些實施例中，該存取請求包含一寫入請求。

區域規模及電壓規模的問題使得對儲存格的寫入特別困難重重。因此，此技術在存取請求為一寫入請求時，係為特別適當的。然而，某些情況中其亦可用於讀取請求。此等情況可為晶格的穩定性係高的且讀取的性能係為重要的情況。在一讀取期間存取控制線上電壓的增加可使得在讀取期間其他晶格中已存取的值更容易被擾亂，但其亦增加讀取的速度。因此，在某些實施例中，某些情況下在讀取期間提供升壓可為有益處的。

本發明的第二態樣提供一種在一半導體記憶體儲存裝置中存取一儲存格的方法，該半導體記憶體儲存裝置包含：多個儲存格，用於儲存資料；至少兩個存取控制線，其各者用於控制一分別的至少一個該多個儲存格的存取；至少兩個存取控制電路，其各者用於控制一分別的該至少兩個存取控制線之一者的存取；路由電路；該方法包含以下步驟：接收一存取請求；取決於與該存取請求相關聯的一位址，透過該路由電路路由該存取請求及一升壓訊號至一選定的該至少兩個存取控制電路之一者；因接收到該存取請求，該選定的存取控制電路將該分別的存取控制線連接至一供應電壓；及因接收到該升壓訊號，該選定的存取控制電路將該供應電路與該存取控制線斷開，且透過該存取控制電路的一電容將該升壓電路耦合至該存取控制線，以提供在該存取控制線上對一電壓位準的一升壓而促進該存取。

本發明的第三態樣提供一種用於儲存資料的半導體構件，包含：多個儲存格構件；至少兩個存取控制線構件，其各者用於控制一分別的至少一個該多個儲存格的存取；至少兩個存取控制構件，其各者回應於一存取請求，而用於控制供應至一相對應的該至少兩個存取控制線構件之一者的一電壓位準，該至少兩個存取控制構件之各者包含一電容及切換構件；路由構件，取決於與該存取請求相關聯的一位址，而用於路由該存取請求及一升壓訊號至一選定的該至少兩個存取控制構件之一者；其中該至少兩個存取控制構件之各者對以下作出反應：從該路由構件接收到該存取請求，致使將該選定的存取控制線構件連接至一供應電壓；及從該路由構件接收到該升壓訊號，致使將該供應電壓與該存取控制線構件斷開，且透過該存取控制構件的該電容將該升壓訊號耦合至該存取控制線構件，以提供在該存取控制線構件上對一電壓位準的一升壓。

本發明的上述及其他宗旨、特徵及益處將從以下說明性實施例的詳細說明而為顯而易見的，其與隨附的圖式連接而一起讀取。

第2圖顯示根據本發明的一實施例的一記憶體5。記憶體5包含多個資料儲存格30，經安排於一陣列中，其具有對存取資料的請求，透過字元線WL沿著陣列的一選定的行而作成。

回應於一存取請求，發送用於包含選定的晶格的一字元線的一行，以使得在該行中的晶格可被存取。接著啟動選定的晶格所在的列中的位元線及互補位元線，且取決於存取請求，從晶格讀取一資料值或將一資料值寫入晶格。

用於存取特定儲存格的存取請求訊號係從一資料處理設備中的上游處理邏輯接收。在存取請求係為一寫入請求的情況中，若為所需的，則寫入必須足以切換儲存於晶格中的狀態，且此可為困難的，特別在低操作電壓位準中。為了確保寫入能夠正確地運行，亦從上游邏輯接收一升壓訊號，該升壓訊號用於升壓在字元線上的電壓，以使得一寫入存取請求能夠成功的實行。

存取請求係於一輸入接收，且由一時鐘訊號WL_clk及一存取請求位址組成，該存取請求位址指明待存取的儲存格，且因此表明何者字元線需要被發送。升壓訊號係時鐘訊號的一經延遲的版本，且在此實施例中亦於輸入接收。路由電路10取決於與存取請求相關聯的位址，透過存取控制電路20將字元線時鐘訊號WL_clk及升壓訊號路由至適當的字元線。回應於所接收的時鐘訊號，存取控制電路20發送字元線，且連接至此字元線的儲存格30可接著被存取。若存取係為一寫入請求而為了改善一寫入成功的可能性，且當存取請求係為一讀取請求時為了改善讀取的速度，施加至經發送的字元線的電壓位準係回應於升壓訊號而升壓，其亦在存取控制電路於存取請求之後短暫的時間內被接收。

對應於選定的晶格所在的列之位元線及互補位元線亦被啟動，且在一寫入的此情況中，此晶格被寫入一值，同時行中的其他晶格保持其所儲存的值。在一讀取的情況中，所儲存的值透過位元線及互補位元線被輸出。

在第2圖所顯示的實施例中，升壓訊號從外部對記憶體產生，且因此並無與產生此訊號於記憶體本身之中相關聯的電路重疊。然而，必須存在上游邏輯，其可提供具有相對於存取請求訊號適合的延遲的一升壓電路。以此方式產生升壓訊號比將升壓電路產生於記憶體之中更能減小記憶體的尺寸。此亦允許對升壓訊號延遲的某些上游控制，其在某些情況中係有益處的。

第3圖顯示一替代性實施例，其中升壓訊號係在半導體記憶體5本身之中產生。在此圖式中，僅顯示一部分的半導體記憶體5。此部份顯示一輸入7用於接收時鐘訊號WL_clk，及一輸入8用於接收存取請求的行位址。第3圖亦顯示兩個存取控制電路20，其驅動兩個不同的字元線。

在此實施例中，半導體記憶體5亦包含一延遲電路40，其用於產生升壓訊號WL_clk_delayed作為存取請求時鐘WL_clk的一延遲的版本。

將訊號路由至特定存取控制電路20且因此路由至適當的字元線WL，係藉由路由電路10完成，其在此情況中包含NAND閘11及12，用於分別路由存取請求及升壓訊號。NAND閘之各者具有行位址作為一輸入。因此，僅當此訊號表明此特定字元線被選定時，存取請求時鐘訊號及升壓訊號將被傳輸至存取控制電路20。

在此實施例中，使用延遲電路40在半導體記憶體5之中產生升壓訊號，且此被產生的升壓訊號透過路由電路10路由至多重字元線之選定的一者。在此實施例中，對整體記憶體存在一訊號延遲電路40，然而在其他實施例中可存在多重延遲電路。對於多個字元線總是存在一個延遲電路，且當與對各字元線具有一延遲電路作比較時，此減少記憶體的區域。當此為所欲時，對多重字元線具有一個延遲電路提供不同字元線的更一致的延遲，且使得此延遲可更輕易的被控制。此導致延遲的更有效率且中央控制，及更一致的升壓訊號。

第4圖更詳細的顯示存取控制電路20及路由電路10。存取控制電路20包含耦合電容50。此電容可以數種方式形成，例如其可為一MOS閘電容。在某些實施例中其亦可為一可調變電容，其電容可回應於一控制訊號而改變，使得對字元線電壓的升壓的量可取決於進行操作的需求而調變。或者，電容可為於設計時間點經調變的電容，且因此經設計取決於一特定記憶體的設計需求而具有一適當的值。

存取控制電路20亦包含反轉器22及26，用於反轉訊號及開關28及29，而用於充電及放電電容50及字元線WL。

第5圖顯示一時間圖，其顯示藉由第4圖的電路控制字元線的驅動訊號的相對時間。當行位址表明此字元線被選定時，存取請求WL_clk的時鐘訊號透過NAND閘11傳輸。此時鐘訊號的一反轉的版本係到達節點A。因此，當此字元線被選定時，於節點A的訊號係為存取請求時鐘訊號WL_clk的一經反轉的版本。

當於節點A的訊號通過反轉器22時，其接著再一次被反轉且被輸入至NAND閘24。至NAND閘24的另一個輸入係來自NAND閘12的一輸入，其具有升壓訊號WL_clk_delayed及位址訊號作為其輸入。因此，在升壓訊號之前到達NAND閘12的輸出訊號係為高，且因此來自NAND閘24於Sp的輸出係為低，如可見於第5圖中，且因此電晶體28被切換為開啟且字元線WL被拉高至供應電壓，如可見於第5圖的下方圖式。此高的電壓發送字元線且亦對電容50預先充電。

當升壓訊號WL_clk_delayed於NAND閘12被接收時，來自NAND閘12的輸出接著變低，且回應於此訊號變低，NAND閘24輸出一高的訊號Sp，其將電晶體28關閉。此將字元線及電容50與供應電壓隔絕。

來自NAND閘12的輸出亦由反轉器26接收，且此將訊號反轉，使得於B的訊號相對於A的訊號變低具有一延遲而變高，如可見於第5圖中。此訊號透過經充電的電容50耦合至字元線，且對電壓供應一升壓，如可見於第5圖的WL圖式。

當時鐘訊號WL_clk變低時，於A的訊號變高且將電晶體29開啟，且將字元線及電容50耦合至低電壓供應，其導致字元線電壓及電容50的放電。

因此，如所視，存取控制電路20及路由電路10回應於一存取請求訊號及一升壓訊號而提供字元線一升壓電壓，兩者訊號從存取控制電路20的上游產生。再者，於發送字元線及升壓此電壓之間的延遲可由控制升壓訊號WL_CLK_delayed的延遲而控制。當此訊號被用於對數個字元線控制升壓電壓時，其均將具有施加於其上的相同的升壓延遲，且因此應有一致的行為。

電容50的值可被選擇以提供升壓電壓所需的量，因此提供一區域有效率可控制電路，其可取決於記憶體的區域中僅一小的增加的情況，而提供一所需的升壓至字元線。

升壓電壓係為將電容耦合至字元線的電容的比率的函數，且因此在某些實施例中，耦合電容50的電容可取決於所需的升壓電壓而改變。

如所述，在寫入期間對字元線電壓的一升壓係特別有效，因若為所需的，其增加一資料值能夠成功的覆寫儲存於儲存格的反饋迴路中的一值的可能性。然而，此技術亦可用於讀取期間的某些實施例，其中高速的實行讀取且其中儲存格為特別穩定係為重要的，且因此不容易遭受讀取擾亂。在讀取期間增加字元線的電壓將增加讀取的速度，且因此增加記憶體的效能。

第6圖係一流程圖圖示一種在半導體記憶體中存取儲存格的方法的步驟。首先接收一資料存取請求，且其被路由至存取控制電路，該存取控制電路控制指定於存取請求中的字元線的存取。此升壓訊號接著被路由至相同的存取控制電路。因接收到存取請求，存取控制電路發送字元線且藉由將其兩者連接至供應電壓而改變其耦合電容。因接收到升壓訊號，存取控制電路接著將字元線及耦合電路與供應電壓隔絕。其接著透過經充電的電容將升壓訊號耦合至字元線，以升壓字元線上的電壓位準且促進資料存取。實行表明於存取請求中，存取至儲存格的資料。最終，字元線及電容係連接至一低的供應電壓，其將字元線及電容放電，且完成存取請求。

儘管此處已參照隨附圖式詳細敘述本發明的說明性實施例，應瞭解本發明並非限制於此等精確實施例，且可由技藝人士在此處作成各種改變及修改而不悖離由隨附的申請專利範圍所界定的本發明的範疇及精神。舉例而言，以下附屬請求項的特徵可與獨立請求項的特徵作成各種結合，而不悖離本發明的範疇。

5．．．記憶體

8．．．輸入

10．．．路由電路

11．．．NAND閘

12．．．NAND閘

20．．．存取控制電路

22．．．反轉器

24．．．NAND閘

26．．．反轉器

28．．．開關

29．．．開關

30．．．儲存格

40．．．延遲電路

50．．．耦合電容

第1圖顯示根據先前技術具有升壓功能性的一字元線；

第2圖顯示根據本發明的一實施例的一記憶體；

第3圖顯示根據本發明的另一實施例的一部分記憶體；

第4圖顯示根據本發明的一實施例對一升壓訊號的一存取控制電路及路由電路；

第5圖顯示根據本發明的一實施例用於存取一記憶體的一儲存格的一時間圖；及

第6圖顯示根據本發明的一實施例在一半導體記憶體中的一種存取一儲存格的方法。

10．．．路由電路

11．．．NAND閘

12．．．NAND閘

20．．．存取控制電路

22．．．反轉器

24．．．NAND閘

26．．．反轉器

28．．．開關

29．．．開關

30．．．儲存格

40．．．延遲電路

50．．．耦合電容

Claims (19)

1. 一種半導體記憶體儲存裝置，包括：多個儲存格，用於儲存資料；至少兩個存取控制線，其各者用於控制該多個儲存格中之一各自的至少一個儲存格的存取；至少兩個存取控制電路，其各者用於回應於一存取請求，控制供應至該至少兩個存取控制線中之一相對應的存取控制線的一電壓位準，該至少兩個存取控制電路之各者包括一電容及切換電路；路由電路，用於取決於與該存取請求相關聯的一位址，路由該存取請求及一升壓訊號至該至少兩個存取控制電路中之一選定的存取控制電路；其中該至少兩個存取控制電路之各者對以下作出反應：從該路由電路接收到該存取請求，致使將該相對應的存取控制線連接至一供應電壓；及從該路由電路接收到該升壓訊號，致使將該供應電壓從該相對應的存取控制線斷開，且透過該存取控制電路的該電容將該升壓訊號耦合至該相對應的存取控制線，以提供在該相對應的存取控制線上對一電壓位準的一升壓，其中該至少兩個存取控制電路之各者經配置成回應於藉由該存取控制電路接收到該存取請求，而預先充電該存取控制電路的該電容。
2. 如申請專利範圍第1項之半導體記憶體儲存裝置，其中該半導體記憶體進一步包括至少一個延遲電路，用於從該存取請求產生該升壓訊號，該路由電路經配置成路由該升壓訊號至該至少兩個存取控制電路中之該選定的存取控制電路。
3. 如申請專利範圍第1項之半導體記憶體儲存裝置，其中該半導體記憶體包括一升壓訊號輸入，用於從上游邏輯接收該升壓訊號。
4. 如申請專利範圍第1項之半導體記憶體儲存裝置，其中該存取請求係從一時鐘訊號及一位址訊號形成，該位址訊號表明將被選定的該存取控制線且該時鐘訊號同步化對該選定之儲存格的存取。
5. 如申請專利範圍第4項之半導體記憶體儲存裝置，其中該升壓訊號係從該時鐘訊號產生，且相對於該時鐘訊號具有一延遲。
6. 如申請專利範圍第4項之半導體記憶體儲存裝置，其中該存取控制電路的該切換電路包括一開關，該開關用於將該電容及存取控制線連接至該供應電壓，且用於將該電容及存取控制線從該供應電壓隔絕，該開關對該存 取請求及該升壓訊號反應，該切換電路包括一進一步的開關，該進一步的開關用於將該存取控制線及該電容連接至一低電壓供應源以將該電容及存取控制線放電，該進一步的開關對一放電訊號反應。
7. 如申請專利範圍第6項之半導體記憶體儲存裝置，其中該放電訊號包括該時鐘訊號，使得在該時鐘訊號的一個相位期間，該進一步的開關將該存取控制線及該電容連接至該較低電壓供應源，且在該時鐘訊號的其他相位期間，該進一步的開關將該存取控制線及該電容從該較低電壓供應源隔絕，在該時鐘訊號的該其他相位期間，該開關將該電容及該存取控制線連接至該供應電壓。
8. 如申請專利範圍第1項之半導體記憶體儲存裝置，其中該電容係一可調變電容。
9. 如申請專利範圍第2項之半導體記憶體儲存裝置，其中該延遲電路係經配置成取決於所需的一升壓而改變該升壓訊號之產生過程上的一延遲。
10. 如申請專利範圍第1項之半導體記憶體儲存裝置，其中該電容包括一MOS閘電容。
11. 如申請專利範圍第1項之半導體記憶體儲存裝置，其中該半導體記憶體包括一SRAM記憶體。
12. 如申請專利範圍第1項之半導體記憶體儲存裝置，其中該存取請求包括一寫入請求。
13. 一種在一半導體記憶體儲存裝置中存取一儲存格的方法，該半導體記憶體儲存裝置包括：多個儲存格，用於儲存資料；至少兩個存取控制線，其各者用於控制該多個儲存格中之一各自的至少一個儲存格的存取；至少兩個存取控制電路，其各者用於控制該至少兩個存取控制線中之一各自的存取控制線的存取；路由電路；該方法包括以下步驟：接收一存取請求；取決於與該存取請求相關聯的一位址，透過該路由電路路由該存取請求及一升壓訊號至該至少兩個存取控制電路中之一選定的存取控制電路；回應於接收到該存取請求，該選定的存取控制電路將該各自的存取控制線連接至一供應電壓，且預先充電該選定的存取控制電路的一電容；及回應於接收到該升壓訊號，該選定的存取控制電路將該供應電壓從該存取控制線斷開，且透過該存取控制電 路的該電容將該升壓訊號耦合至該存取控制線，以提供在該存取控制線上對一電壓位準的一升壓而促進該存取。
14. 如申請專利範圍第13項之方法，進一步包括以下步驟：在接收到該存取請求之後接收該升壓訊號，該升壓訊號係與該存取請求相關聯，且相對於該存取請求而被延遲。
15. 如申請專利範圍第13項之方法，該方法進一步包括以下步驟：使用一延遲電路從該存取請求產生該升壓訊號。
16. 如申請專利範圍第13項之方法，進一步包括以下步驟：回應於藉由該存取控制電路接收到該存取請求，而預先充電該電容。
17. 如申請專利範圍第13項之方法，其中該存取請求係從一時鐘訊號及一位址訊號形成，該位址訊號表明將被選定的該存取控制線且該時鐘訊號同步化對該選定之儲存格的存取。
18. 如申請專利範圍第17項之方法，該方法進一步包括以下步驟：回應於一放電訊號，將該存取控制線及該電 容連接至一低電壓供應源，以將該電容及存取控制線放電。
19. 一種用於儲存資料的半導體構件，包括：多個儲存格構件；至少兩個存取控制線構件，其各者用於控制該多個儲存格中之一各自的至少一個儲存格的存取；至少兩個存取控制構件，其各者用於回應於一存取請求，控制供應至該至少兩個存取控制線構件中之一相對應之存取控制線構件的一電壓位準，該至少兩個存取控制構件之各者包括電容及切換構件；路由構件，用於取決於與該存取請求相關聯的一位址，路由該存取請求及一升壓訊號至該至少兩個存取控制構件中之一選定的存取控制構件；其中該至少兩個存取控制構件之各者對以下作出反應：從該路由構件接收到該存取請求，致使將該相對應的存取控制線構件連接至一供應電壓；及從該路由構件接收到該升壓訊號，致使將該供應電壓從該相對應的存取控制線構件斷開，且透過該存取控制構件的該電容將該升壓訊號耦合至該相對應的存取控制線構件，以提供在該相對應的存取控制線構件上對一電壓位準的一升壓，其中該至少兩個存取控制構件之各者經配置成回應於藉由該存取控制構件接收到該存取請求，而預先充電 該存取控制構件的該電容。