TWI588827B - 隨機存取記憶體與記憶體存取方法 - Google Patents

隨機存取記憶體與記憶體存取方法 Download PDF

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Description

隨機存取記憶體與記憶體存取方法
本發明是關於隨機存取記憶體與記憶體存取方法，尤其是關於利用一開關模組以及一電容來彈性調整字元線之字元線致能電壓以實現字元線驅動抑制機制的隨機存取記憶體與方法。
一般而言，習知隨機存取記憶體包括一個具有複數列的記憶體單元陣列，每一列上有複數個記憶體單元，每個記憶體單元對應並耦接於一字元線；各字元線的電壓由對應字元線的字元線驅動器所控制；每一記憶體單元中則設有閂鎖模組及作為開關之用的閘通電晶體；閂鎖模組具有兩個儲存節點，閘通電晶體之閘極、源極、與汲極分別耦合至對應的字元線、儲存節點的其中之一、以及對應的位元線。
欲從記憶體單元讀取資料時，該位元線會被預充電至代表邏輯1的高電壓準位，經由對應的字元線，記憶體單元的閘通電晶體會被致能，使儲存節點導通至位元線。若該儲存節點儲存的是代表邏輯0的低電壓，則位元線會由原先的高電壓準位放電至邏輯0的低電壓準位。但是，閘通電晶體和閂鎖模組中用於拉低電壓的反相器電晶體會形成一分壓電路或一耦合路徑，其中分壓電路可能使使儲存邏輯0的儲存節點之電壓升高而成為一讀取干擾電壓，例如若閘通電晶體的導通電阻相對於記憶體單元閂鎖模組中用於拉低電壓的反相器電晶體為較低，則儲存節點的讀取干擾電壓易於上升至超過閂鎖模組中另一反相器的翻轉電壓，導致該閂鎖模組所閂鎖儲存的資料被錯誤地翻轉，也就是將該儲存節點中原本儲存代表邏輯0的低電壓錯誤地翻轉為代表邏輯1的高電壓；而字元線驅動器的電壓變化則可能經由對應的字元線、閘通電晶體、及閂鎖模組電晶體之雜散電容耦合路徑在對應的儲存節點耦合而形成干擾電壓；上述情形稱為讀取干擾。
在已知技術中，減少讀取干擾的解決方案之一是降低字元線致能電壓。但是，已知技術的缺點在於：從記憶體單元讀取資料的速度會隨著字元線致能電壓的降低而明顯變慢，且無法調整致能電壓或讀取速度。
鑑於先前技術之不足，本發明之一目的在於提供一種隨機存取記憶體與一種記憶體存取方法，以避免讀取干擾，並且提升讀取資料的速度。
本發明提出一種隨機存取記憶體，該隨機存取記憶體之一實施例包含：一第一字元線；一第一字元線驅動單元，耦接於該第一字元線，用於接收一第一存取控制訊號以據以產生一第一字元線致能電壓；一第一電壓調整單元，包含：一第一開關模組以及一電容，其中該第一開關模組耦接於該第一字元線，用於接收一第一控制訊號以據以呈現導通或不導通，該電容耦接於該第一開關模組，用於依據該第一開關模組的導通情形以調整該第一字元線致能電壓之電壓準位；以及一第一記憶體單元，耦接於該第一字元線，用於依據該第一字元線致能電壓而被致能。
本發明之隨機存取記憶體與記憶體存取方法利用字元線驅動抑制機制來分段或彈性調整致能閘通電晶體所需的字元線致能電壓，以達到減少讀取干擾的功效。相較於習知技術，本發明可分段或彈性調整字元線致能電壓，在達到減少讀取干擾的目的之餘，亦維持從記憶體讀取資料的速度，避免讀取速度隨著字元線致能電壓降低而減緩。
有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。
本發明之揭露內容包含隨機存取記憶體與記憶體存取方法，能夠減少讀取干擾，並維持從記憶體讀取資料的速度，避免讀取速度隨著字元線致能電壓降低而減緩。
在實施為可能的前提下，本技術領域具有通常知識者能夠依本說明書之揭露內容來選擇等效之元件或步驟來實現本發明，亦即本發明之實施並不限於後敘之實施例。
請參閱圖1，其是本發明之隨機存取記憶體100之一實施例的示意圖。本實施例之隨機存取記憶體100包含：一字元線WL0、一字元線驅動單元110、一電壓調整單元120、與一記憶體單元130。電壓調整單元120進一步包含一開關模組121以及一電容122，其中任二或全部上述電路可整合在一積體電路中或為個別電路。
當對應於字元線WL0的一記憶體單元130將被存取時，所述字元線驅動單元110接收一存取控制訊號A0，存取控制訊號A0會觸發字元線驅動單元110以產生一字元線致能電壓VWL0 ，所述字元線致能電壓 VWL0 即為所述字元線WL0的電壓，且字元線驅動單元110耦接於字元線WL0，因此，字元線驅動單元110產生的字元線致能電壓VWL0 得以由字元線WL0加以傳遞。在一實施例中，所述存取控制訊號A0為一字元位址預解碼器產生之一解碼訊號。電壓調整單元120亦耦接於所述字元線WL0，且電壓調整單元120包含相耦接的開關模組121與電容122，所述開關模組121接收一控制訊號CTL0以據以導通或不導通，並藉由開關模組121的導通或不導通以及電容122的充放電以調整所述字元線致能電壓VWL0 之電壓準位。記憶體單元130耦接於所述字元線WL0，且記憶體單元130依據電壓調整單元120所調整之字元線致能電壓VWL0 而被致能。
請參閱圖2a，其是圖1之隨機存取記憶體100之一詳細實施方式的電路圖，如圖所示，隨機存取記憶體100進一步包含位元線BL及位元線BLB；字元線驅動單元110包含一相反器111；開關模組121包含一p通道金氧半場效電晶體1211；記憶體單元130則包含一閂鎖模組131與複數個閘通電晶體132；以上字元線驅動單元110、開關模組121、與記憶體單元130皆耦接於字元線WL0，其中任二或全部上述電路可整合在一積體電路中或為個別電路。
請再參閱圖2a，以下以一實施例說明本發明隨機存取記憶體100之運作。在此實施例中，當要讀取對應於字元線WL0、位元線BL及位元線BLB的記憶體單元130時，位元線BL及位元線BLB被預充電至代表邏輯值為1的一高電壓準位，字元線驅動單元110所包含之相反器111的一輸入端接收所述存取控制訊號A0，存取控制訊號A0觸發相反器111以產生所述字元線致能電壓VWL0 ，相反器111之一輸出端輸出所述字元線致能電壓VWL0 ，且字元線致能電壓VWL0 由字元線WL0加以傳遞。在一實施例中，相反器111包含一p通道金氧半場效電晶體1111以及一n通道金氧半場效電晶體1112（如圖3所示），p通道金氧半場效電晶體1111的源極耦接於一電壓源VDD，n通道金氧半場效電晶體1112的源極耦接於一電壓源VSS，其中電壓源VDD之電壓準位高於電壓源VSS之電壓準位。p通道金氧半場效電晶體1111之閘極與n通道金氧半場效電晶體1112之閘極相接為一輸入端並接收存取控制訊號A0，該p通道金氧半場效電晶體1111之汲極與該n通道金氧半場效電晶體1112之汲極相接為一輸出端並輸出字元線致能電壓VWL0 。
請再參閱圖2a以及圖2b，圖2b為圖2a之隨機存取記憶體100一實施例之時序圖。如圖所示，所述開關模組121所包含的p通道金氧半場效電晶體1211自閘極接收控制訊號CTL0，當控制訊號CTL0為一低電壓訊號時，p通道金氧半場效電晶體1211導通，電容122耦接於p通道金氧半場效電晶體1211之汲極，電容122得以藉由p通道金氧半場效電晶體121導通而耦接於字元線WL0，而字元線致能電壓VWL0 與其電壓準位的上升速度得以被電容122與開關模組121箝制，並可進一步透過控制存取控制訊號A0或控制字元線驅動單元110與字元線WL0的耦接使得所述字元線致能電壓VWL0 之電壓準位被降低一特定電壓（如圖2b的一期間P1所示）。前述字元線致能電壓VWL0 之電壓準位的上升速度與其電壓準位被降低之一幅度%WLUD（即所述特定電壓）可依據電容122之面積或容值大小及/或p通道金氧半場效電晶體1211之面積或阻值大小而設計或調整。在一實施例中，，字元線致能電壓VWL0 之電壓準位被降低之幅度%WLUD在一實施例中較佳約為10%以下。請注意，本發明中之電晶體型式僅為例示，其亦可以為其他型式之電晶體或其組合，不以此為限。請再參閱圖2a以及圖2b，被降低或箝制之字元線致能電壓VWL0 會致能記憶體單元130所包含的閘通電晶體132而使其導通，所述閘通電晶體132耦接於記憶體單元130所包含的閂鎖模組131，假設閂鎖模組131之一儲存節點所儲存者為一低電壓準位，亦即其邏輯值為0，閘通電晶體132的導通使得所述儲存節點藉由閘通電晶體132耦接於位元線BL，則位元線BL的電壓準位會經由閘通電晶體132被閂鎖模組131拉至低電壓準位，被預充電的位元線BL由代表邏輯值為1的高電壓準位放電至代表邏輯值為0的低電壓準位，又，由於字元線致能電壓VWL0 已被電壓調整單元120調整而降低，閘通電晶體132的導通程度隨之降低，亦即閘通電晶體132的等效電阻增加，而壓抑所述儲存節點的電壓，又，由於字元線致能電壓VWL0 之電壓準位的上升速度已被電壓調整單元120調整而降低或變緩，於閘通電晶體132之閘極與閂鎖模組131之儲存節點之間的一雜散電容耦合路徑在閂鎖模組131之儲存節點所產生之耦合干擾電壓將被壓抑，上述兩機制皆可避免儲存節點的電壓升高成為讀取干擾電壓而導致閂鎖模組131之儲存節點所儲存的邏輯值0被錯誤地翻轉為邏輯1，而達到實現字元線驅動抑制機制之目的。在達到減少讀取干擾的目的之餘，為避免從記憶體單元130讀取資料的速度因字元線致能電壓VWL0 的降低或上升速度的減緩而變慢，可藉由控制訊號CTL0將開關模組121包含之p通道金氧半場效電晶體1211關閉，則電容122停止耦接於字元線致能電壓VWL0 ，字元線致能電壓VWL0 不再被電容122所箝制，或進一步透過控制存取控制訊號A0或控制字元線驅動單元110與字元線WL0的耦接，使字元線致能電壓VWL0 回升（如圖2b的一期間P2所示），以提高讀取資料的速度。由前述可知，本發明之隨機存取記憶體100可藉由電壓調整單元120來調整字元線WL0之電壓準位，實現字元線驅動抑制之機制，亦兼顧讀取資料的速度。
此外，開關模組121可以為一可變電阻或由複數個開關組成以選擇電阻值，電容122可以為一可變電容或由複數個電容組成以選擇電容值；隨機存取記憶體100 可以另包含一偵測單元(未圖式)，用以偵測讀取干擾造成之記憶體單元130資料翻轉以產生一偵測結果，隨機存取記憶體100並根據該偵測結果經由控制訊號來選擇或調整開關模組121的電阻值或電容122的電容值，或根據該偵測結果來決定字元線致能電壓VWL0 的電壓降低區間P1的時間寬度與字元線致能電壓VWL0 之電壓準位的上升速度。
請參閱圖4，其是圖1之隨機存取記憶體100之另一詳細實施方式的電路圖，如圖所示，隨機存取記憶體100進一步包含：一字元線驅動單元140、一電壓調整單元150、與一記憶體單元160，所述電壓調整單元150進一步包含一開關模組151，以上字元線驅動單元140、電壓調整單元150、與記憶體單元160皆耦接於字元線WL1，其中任二或全部上述電路可整合在一積體電路中或為個別電路。
請再參閱圖4，由於本技術領域具有通常知識者可藉由圖1及圖3之揭露內容來瞭解圖4中相同或相似部分的實施細節與變化，因此重複及冗餘之說明在此予以省略。在電壓調整單元150中，所述開關模組151包含一p通道金氧半場效電晶體1511，其耦接於電壓調整單元120所包含之電容122，並自閘極接收控制訊號CTL1，當控制訊號CTL1為一低電壓訊號時，p通道金氧半場效電晶體1511導通，則字元線致能電壓VWL1 與其電壓準位的上升速度得以被與電容122與電晶體1511箝制，，而能夠避免記憶體單元160所儲存之資料因為錯誤地翻轉而造成讀取干擾，達到實現字元線驅動抑制機制之目的；類似地，為避免從記憶體單元160讀取資料的速度因字元線致能電壓VWL1 的電壓降低或其電壓準位的上升速度變慢而減緩，可藉由控制訊號CTL1將開關模組151包含之p通道金氧半場效電晶體1511關閉，則電容122停止耦接於字元線致能電壓VWL1 ，字元線致能電壓VWL1 不再被電容122所箝制，進而使字元線致能電壓VWL1 回升，以提升讀取資料的速度。由前述可知，電容122可被對應於字元線WL1之電壓調整單元150以及對應於字元線WL0之電壓調整單元120所共用。在一實施例中，電容122可被複數個字元線的複數個電壓調整單元所共用，其中每個電壓調整單元分別對應於每條字元線。隨機存取記憶體100 可以包含如前述之偵測單元(未圖式)，用以偵測讀取干擾造成之記憶體單元130及/或記憶體單元160資料翻轉以產生偵測結果，隨機存取記憶體100並根據該偵測結果經由控制訊號來選擇或調整開關模組121及/或開關模組151的電阻值或電容122的電容值，或根據該偵測結果來決定字元線致能電壓VWL0 及/或字元線致能電壓VWL1 的電壓降低區間P1的時間寬度與字元線致能電壓VWL0 及/或字元線致能電壓VWL1 之電壓準位的上升速度。
請參閱圖5，其是圖1之隨機存取記憶體100之又一詳細實施方式的電路圖，如圖所示，字元線驅動單元110包含相反器111，且進一步包含：一n通道金氧半場效電晶體1121以及複數個p通道金氧半場效電晶體1122、1123、及1124，其中任二或全部上述電路可整合在一積體電路中或為個別電路。
請再參閱圖5，由於本技術領域具有通常知識者可藉由圖1至圖4之揭露內容來瞭解圖5中相同或相似部分的實施細節與變化，因此重複及冗餘之說明在此予以省略。字元線驅動單元110包含之n通道金氧半場效電晶體1121之汲極耦接於電壓源VDD，其源極耦接於其閘極為一節點N1；字元線驅動單元110包含之p通道金氧半場效電晶體1122、1123、及1124之源極耦接於電壓源VDD，其汲極耦接於節點N1，亦即n通道金氧半場效電晶體1121與p通道金氧半場效電晶體1122、1123、及1124係並聯於電壓源VDD及節點N1之間，其中節點N1又耦接於相反器111之一電源端，用於提供相反器111一工作電壓，且複數個p通道金氧半場效電晶體1122、1123、及1124分別接收複數個控制訊號CTL1122、CTL1123、及CTL1124，該複數個控制訊號CTL1122、CTL1123、及CTL1124分別控制p通道金氧半場效電晶體1122、1123、及1124的導通情形，以調整工作電壓以及字元線致能電壓VWL0 之準位。在一實施例中，相反器111之輸入端接收存取控制訊號A0，且p通道金氧半場效電晶體1122接收為低電壓的控制訊號CTL1122，則p通道金氧半場效電晶體1122導通，n通道金氧半場效電晶體1121亦導通，此時使該複數個控制訊號CTL1123及CTL1124為高電壓訊號，則p通道金氧半場效電晶體1123及1124不導通，節點N1上用以提供相反器111的工作電壓亦降低，進而使字元線驅動單元110產生之字元線致能電壓VWL0 之準位降低，實現字元線驅動抑制之機制；接著，再使控制訊號CTL1123及CTL1124轉為低電壓訊號，則p通道金氧半場效電晶體1123及1124導通，節點N1上用以提供相反器111的工作電壓提升，進而使字元線驅動單元110產生之字元線致能電壓VWL0 之準位亦提升，可知，越多個p通道金氧半場效電晶體導通，則字元線致能電壓VWL0 之電壓準位越提升，讀取資料的速度提高，並達到彈性調整字元線致能電壓VWL0 之電壓準位之效果。在一實施例中，控制訊號CTL1123及CTL1124為逐一轉為低電壓訊號，使p通道金氧半場效電晶體逐一導通，則字元線致能電壓VWL0 逐漸提升；在另一實施例中，控制訊號CTL1123及CTL1124為同時轉為低電壓訊號，使p通道金氧半場效電晶體同時導通，則字元線致能電壓VWL0 較快提升。另請注意，本實施例所揭露之n通道金氧半場效電晶體與p通道金氧半場效電晶體之數目僅為示例，本發明之範圍不以實施例所揭露者為限。於一實施例中，隨機存取記憶體100 可以另包含一偵測單元(未圖式)，用以偵測讀取干擾造成之記憶體單元資料翻轉以產生一偵測結果，隨機存取記憶體100並根據該偵測結果經由複數個控制訊號CTL1122、CTL1123、及CTL1124來控制或調整電晶體1122、1123、及1124的導通以調整字元線致能電壓VWL0 之電壓準位與其上升速度。
請參閱圖6a，其是隨機存取記憶體600之另一實施例的示意圖，如圖所示，隨機存取記憶體600包含：字元線WL0、一字元線驅動單元610、以及一記憶體單元630，且字元線驅動單元610進一步包含：一p通道金氧半場效電晶體6131、一n通道金氧半場效電晶體6132、以及複數個p通道金氧半場效電晶體6141、6142、6143及6144，其中任二或全部上述電路可整合在一積體電路中或為個別電路。
請再參閱圖6a，字元線驅動單元610包含之p通道金氧半場效電晶體6131的源極耦接於電壓源VDD，字元線驅動單元610包含之n通道金氧半場效電晶體6132之源極耦接於電壓源VSS，其中電壓源VDD之電壓準位高於電壓源VSS之電壓準位；字元線驅動單元610包含之複數個p通道金氧半場效電晶體6141、6142、6143及6144之源極耦接於p通道金氧半場效電晶體6131之汲極，且p通道金氧半場效電晶體6141、6142、6143及6144之汲極耦接於n通道金氧半場效電晶體6132之汲極，亦即p通道金氧半場效電晶體6141、6142、6143及6144是並聯於p通道金氧半場效電晶體6131與n通道金氧半場效電晶體6132之間。所述p通道金氧半場效電晶體6141接收存取控制訊號A0，p通道金氧半場效電晶體6142、6143及6144分別接收控制訊號CTL6142、CTL6143及CTL6144，控制訊號 CTL6142、CTL6143及CTL6144分別控制p通道金氧半場效電晶體6142、6143及6144的導通情形以調整字元線致能電壓VWL0 之上升速度或斜率（slew rate）。在一實施例中，所述p通道金氧半場效電晶體6141接收存取控制訊號A0，p通道金氧半場效電晶體6141導通，且字元線驅動單元610產生字元線致能電壓VWL0 ，此時，可藉由該複數個控制訊號 CTL6142、CTL6143及CTL6144分別控制p通道金氧半場效電晶體6142、6143及6144中導通的電晶體數目，複數個p通道金氧半場效電晶體6142、6143及6144中導通的電晶體數目越少，則字元線致能電壓VWL0 的電壓波形的上升斜率越小，且字元線致能電壓VWL0 之電壓波形的全振幅(full swing)受到壓抑；若複數個p通道金氧半場效電晶體6141、6142、及6143中導通的電晶體數目越多，則字元線致能電壓VWL0 的電壓波形的上升斜率越大，而藉由使適當個數的p通道金氧半場效電晶體導通，可得出一適當斜率，當字元線致能電壓VWL0 所呈現之電壓波形以及電壓的上升斜率為該適當斜率時，可壓抑讀取干擾，而實現字元線驅動抑制之機制。於一實施例中，隨機存取記憶體600 可以另包含一偵測單元(未圖式)，用以偵測讀取干擾造成之記憶體單元630資料翻轉以產生一偵測結果，隨機存取記憶體100並根據該偵測結果經由複數個控制訊號CTL6142、CTL6143及CTL6144來控制電晶體6142、6143及6144的導通以控制字元線致能電壓VWL0 之電壓準位與其上升速度或斜率。
請參考圖6b，圖6b為對應於圖6a之實施例的電壓波形示意圖，如圖所示，當p通道金氧半場效電晶體6142、6143及6144皆未導通，只有p通道金氧半場效電晶體6141導通時，電壓波形為VWL0 (1)，其斜率較小；當p通道金氧半場效電晶體6141及6142導通時，電壓波形為VWL0 (2)，其斜率增加；而當p通道金氧半場效電晶體6141、6142及6143導通時，電壓波形為VWL0 (3)，其斜率更大，依此類推。又，在另一實施例中，亦可先使p通道金氧半場效電晶體6141導通，以實現字元線驅動抑制之機制，再漸進地使p通道金氧半場效電晶體6142、6143及6144導通，以加快讀取資料的速度。另請注意，本實施例所揭露之複數個p通道金氧半場效電晶體之數目僅為示例，本發明之範圍不以實施例所揭露者為限。此外，在另一實施例中（如圖7所示），隨機存取記憶體600進一步包含：一電壓調整單元620，所述電壓調整單元620如圖1至圖5之揭露內容，由於本技術領域具有通常知識者可前揭內容來瞭解圖7中相同或相似部分的實施細節與變化，因此重複及冗餘之說明在此予以省略。以上所述之開關模組之電晶體實作，但不以此為限。
另外，本發明也提出一種記憶體存取方法，是由圖1之隨機存取記憶體100或其等效電路來執行，因此重複及冗餘之說明在此予以省略。如圖8所示，該方法之一實施例例如可包含下列步驟： Step S810：接收存取控制訊號A0以據以產生字元線致能電壓VWL0 ； Step S820：接收控制訊號CTL0以據以控制開關模組121，其中開關模組121係耦接於電容122； Step S830：依據開關模組121的導通情形使用電容122以調整字元線致能電壓VWL0 之電壓準位；以及 Step S840：依據字元線致能電壓VWL0 以致能記憶體單元130；其中字元線致能電壓VWL0 、開關模組121、以及記憶體單元130係對應於字元線WL0。在一實施例中，該方法尚包含：接收存取控制訊號A1以據以產生字元線致能電壓VWL1 ；接收控制訊號CTL1以據以控制開關模組151，其中開關模組151係耦接於該電容122；以及依據開關模組151的導通情形以使用電容122以調整字元線致能電壓VWL1 之電壓準位；依據字元線致能電壓VWL1 以致能記憶體單元160；其中字元線致能電壓VWL1 、開關模組151、以及記憶體單元160係對應於字元線WL1。
承前所述，在本發明隨機存取記憶體與記憶體存取方法之實施例中，係利用電壓調整單元以及字元線驅動單元來調整使記憶體單元致能所需的字元線致能電壓，以實現字元線驅動抑制機制，達到減少讀取干擾的功效。相較於習知技術，本發明可彈性調整字元線致能電壓，在達到減少讀取干擾的目的之餘，亦維持從記憶體讀取資料的速度，避免讀取速度隨著字元線致能電壓降低而減緩。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100‧‧‧隨機存取記憶體
110、140、610‧‧‧字元線驅動單元
111、631‧‧‧相反器
1111、1211、1511、1122～1124、6131、6141～6144、6211‧‧‧p通道金氧半場效電晶體
1112、1121、6132‧‧‧n通道金氧半場效電晶體
120、150、620‧‧‧電壓調整單元
121、151、621‧‧‧開關模組
122、622‧‧‧電容
130、160、630‧‧‧記憶體單元
131、161、631‧‧‧閂鎖模組
132、162、632‧‧‧閘通電晶體
WL0、WL1‧‧‧字元線
BL、BLB‧‧‧位元線
A0、A1‧‧‧存取控制訊號
VWL0、VWL1‧‧‧字元線致能電壓
CTL0、CTL1、CTL1122〜CTL1124、CTL6141〜CTL6144‧‧‧控制訊號
VDD、VSS‧‧‧電壓源
P1、P2‧‧‧期間
S810～S840‧‧‧步驟
［圖1］是本發明之隨機存取記憶體之一實施例的示意圖； ［圖2a］是本發明之隨機存取記憶體之一實施例的示意圖； ［圖2b］是本發明之隨機存取記憶體之一實施例的時序圖； ［圖3］是本發明之隨機存取記憶體之又一實施例的示意圖； ［圖4］是本發明之隨機存取記憶體之再一實施例的示意圖； ［圖5］是本發明之隨機存取記憶體之再一實施例的示意圖； ［圖6a］是本發明之隨機存取記憶體之再一實施例的示意圖； ［圖6b］是本發明之隨機存取記憶體之再一實施例的電壓波形圖； ［圖7］是本發明之隨機存取記憶體之再一實施例的示意圖；以及 ［圖8］是本發明之記憶體存取方法之一實施例的示意圖。
100‧‧‧隨機存取記憶體
110‧‧‧字元線驅動單元
120‧‧‧電壓調整單元
121‧‧‧開關模組
122‧‧‧電容
130‧‧‧記憶體單元
WL0‧‧‧字元線
VWL0‧‧‧字元線致能電壓
A0‧‧‧存取控制訊號
CTL0‧‧‧控制訊號

Claims (15)

  1. 一種隨機存取記憶體，包含：一第一字元線；一第一字元線驅動單元，耦接於該第一字元線，用於接收一第一存取控制訊號以據以產生一第一字元線致能電壓；一第一電壓調整單元，包含：一第一開關模組，耦接於該第一字元線，用於接收一第一控制訊號以據以而呈現導通或不導通；以及一電容，耦接於該第一開關模組，用於依據該第一開關模組的導通情形以調整該第一字元線致能電壓之電壓準位，其中當該第一控制訊號導通該第一開關模組時，該電容耦接於該第一字元線並使該字元線致能電壓降低；當該第一控制訊號不導通該第一開關模組時，該電容停止耦接於該第一字元線並使該字元線致能電壓提高；以及一第一記憶體單元，耦接於該第一字元線，用於依據該第一字元線致能電壓而被致能。
  2. 如申請專利範圍第1項所述之隨機存取記憶體，包含：一第二字元線；一第二字元線驅動單元，耦接於該第二字元線，用於接收一第二存取控制訊號以據以產生一第二字元線致能電壓；一第二電壓調整單元，包含： 一第二開關模組，耦接於該第二字元線以及該電容，用於接收一第二控制訊號以據以呈現導通或不導通，其中該電容依據該第二開關模組的導通情形以調整該第二字元線致能電壓之電壓準位；以及一第二記憶體單元，耦接於該第二字元線，用於依據該第二字元線致能電壓而被致能。
  3. 如申請專利範圍第1項所述之隨機存取記憶體，其中該第一開關模組包含一第一金氧半場效電晶體，其中當該第一控制訊號為一第一電壓準位訊號時，該第一金氧半場效電晶體導通，該電容耦接於該第一字元線；當該第一控制訊號為一第二電壓準位訊號時，該第一金氧半場效電晶體關閉，該電容停止耦接於該第一字元線。
  4. 如申請專利範圍第1項所述之隨機存取記憶體，其中該第一字元線驅動單元包含：一相反器，其一輸入端接收該第一存取控制訊號，其一輸出端輸出該第一字元線致能電壓；複數個p通道金氧半場效電晶體，該複數個p通道金氧半場效電晶體之源極耦接於一第一電壓源；以及至少一n通道金氧半場效電晶體，其汲極耦接於該第一電壓源；其中該n通道金氧半場效電晶體之源極與閘極共同耦接於該相反器之一電源端，該複數個p通道金氧半場效電晶體之汲極亦連接於該電源端，以及該相反器從該電源端得到一工作電壓，且該工作電壓受到該複數個p通道金氧半場效電晶體之導通情形所控制。
  5. 如申請專利範圍第4項所述之隨機存取記憶體，其中該複數個p通道金氧半場效電晶體之一第一p通道金氧半場效電晶體與一第二p通道金氧半場效電晶體分別在不同時間點導通。。
  6. 如申請專利範圍第4項所述之隨機存取記憶體，另包含：一偵測單元，用以偵測讀取干擾造成之該第一記憶體單元之資料翻轉以產生一偵測結果，並根據該偵測結果經由該複數個控制訊號來控制或調整該複數個p通道金氧半場效電晶體的導通以調整該第一字元線致能電壓之電壓準位與其上升速度。
  7. 如申請專利範圍第1項所述之隨機存取記憶體，其中該第一字元線驅動單元包含：一第一p通道金氧半場效電晶體，其源極耦接於一第一電壓源；一n通道金氧半場效電晶體，其源極耦接於一第二電壓源；以及複數個第二p通道金氧半場效電晶體，並聯於該第一p通道金氧半場效電晶體之汲極與該n通道金氧半場效電晶體之汲極之間；其中該複數個第二p通道金氧半場效電晶體其中之一接收該第一存取控制訊號，該複數個第二p通道金氧半場效電晶體之其他分別接收複數個控制訊號並依據該複數個控制訊號而分別導通或不導通以控制該第一字元線致能電壓之一斜率，且該第一電壓源之電壓準位高於該第二電壓源之電壓準位。
  8. 如申請專利範圍第7項所述之隨機存取記憶體，其中當該複數個第二p通道金氧半場效電晶體的導通數量越少時，該第一字元線致能 電壓之斜率越小，以及當該複數個第二p通道金氧半場效電晶體的導通數量越多時，該第一字元線致能電壓之斜率越大。
  9. 如申請專利範圍第7項所述之隨機存取記憶體，另包含：一偵測單元，用以偵測讀取干擾造成之該第一記憶體單元之資料翻轉以產生一偵測結果，並根據該偵測結果經由該複數個控制訊號以調整該複數個第二p通道金氧半場效電晶體的導通以調整該第一字元線致能電壓之電壓準位與其上升速度。
  10. 如申請專利範圍第1項所述之隨機存取記憶體，其中該第一字元線致能電壓之一調整幅度係依據該電容之電容值以及該第一開關模組之電阻值之至少其中之一而決定。
  11. 如申請專利範圍第1項所述之隨機存取記憶體，另包含：一偵測單元，用以偵測讀取干擾造成之該第一記憶體單元之資料翻轉以產生一偵測結果，並根據該偵測結果來調整該第一開關模組的電阻值或該電容的電容值。
  12. 一種記憶體存取方法，由一隨機存取記憶體來執行，包含下列步驟：接收一第一存取控制訊號以據以產生一第一字元線致能電壓；接收一第一控制訊號以據以控制一第一開關模組，其中該第一開關模組係耦接於一電容；依據該第一開關模組的導通情形使用該電容調整該第一字元線致能電壓之電壓準位，其中當該第一控制訊號導通該第一開關模組時，該電容耦接於該第一字元線並使該字元線致能電壓降低；以 及當該第一控制訊號不導通該第一開關模組時，該電容停止耦接於該第一字元線並使該字元線致能電壓提高；以及依據該第一字元線致能電壓以致能一第一記憶體單元；其中該第一字元線致能電壓、該第一開關模組、以及該第一記憶體單元係對應於一第一字元線。
  13. 如申請專利範圍第12項所述之記憶體存取方法，包含：接收一第二存取控制訊號以據以產生一第二字元線致能電壓；接收一第二控制訊號以據以控制一第二開關模組，其中該第二開關模組係耦接於該電容；以及依據該第二開關模組的導通情形使用該電容調整該第二字元線致能電壓之電壓準位，依據該第二字元線致能電壓以致能一第二記憶體單元；其中該第二字元線致能電壓、該第二開關模組、以及該第二記憶體單元係對應於一第二字元線。
  14. 如申請專利範圍第12項所述之記憶體存取方法，其中調整該第一字元線致能電壓之電壓準位之步驟包含：依據該電容之電容值以及該第一開關模組之電阻值之至少其中之一來決定該第一字元線致能電壓之一調整幅度。
  15. 如申請專利範圍第12項所述之記憶體存取方法，包含：偵測讀取干擾造成之該第一記憶體單元之資料翻轉以產生一偵測結果，並根據該偵測結果來調整該第一開關模組的電阻值或該電容的電容值。
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