CN101740115B - 半导体存储装置及其读取访问方法 - Google Patents

半导体存储装置及其读取访问方法 Download PDF

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Abstract

提供一种半导体存储装置及其读取访问方法，在预充电后进行读取，可防止预充电电流集中，且可进行高速读取。具有：多个存储单元阵列；和控制电路，向各存储单元阵列输出第一信号和第二信号，第一信号用于指示预充电开始，第二信号用于指示预充电的结束及向读取访问的转换，第一信号经由延迟电路而布线，以在到达各存储单元阵列时存在时间差，第二信号不经由延迟电路而布线。

Description

半导体存储装置及其读取访问方法
技术领域
本发明涉及一种具有读取动作前进行预充电的多个存储单元阵列的半导体存储装置。尤其涉及存储单元阵列是闪存的单元阵列的半导体存储装置。
背景技术
专利文献1记载有：在具有多个读出放大器的半导体集成电路中，为了防止多个读出放大器同时被驱动而流出峰值电流时产生电源噪声及电源电压下降，按照各读出放大器以独立的时序驱动读出放大器。
并且专利文献2记载了下述闪存：具有多个存储单元阵列，除了错开读出放大器驱动的时序外，还按照各存储单元阵列错开预充电时序，防止预充电电流集中。
专利文献1：日本特开2001-035167号公报
专利文献2：国际公开WO2003/073430号文本
以下说明本发明。根据专利文献2，使用移位寄存器(图1的61、62、63)按照存储器的各个库(存储单元阵列)延迟控制信号的相位，根据该控制信号的相位，确定预充电的开始时序和结束时序(图5、图6的RPC0和RPC1)。对存储器的读取动作，到确定地址为止有富裕，但地址确定后很多情况下需要高速的读取。此时存在以下情况：在地址确定前的时间有富裕时，预充电的开始按照各存储单元阵列错开时序来进行，避开预充电电流集中，预充电的结束希望在各存储单元阵列中共同进行。此时，如专利文献2所示，通过一个控制信号确定预充电的开始时序和结束时序，仅使用延迟电路等延迟该控制信号的时序时，若延迟预充电的开始，则预充电的结束也延迟，因此无法进行伴随着地址的确定而进行的高速的读取。
如上所述，在读取动作前进行预充电的半导体存储装置中，希望降低预充电电流的峰值，并且可高速地读取。
发明内容
本发明的一个方面的半导体存储装置，具有：多个存储单元阵列；和控制电路，向各存储单元阵列输出第一信号和第二信号，上述第一信号用于指示预充电开始，上述第二信号用于指示上述预充电的结束及向读取访问的转换，上述第一信号布线成经由延迟电路，以在到达上述各存储单元阵列时存在时间差，上述第二信号布线成不经由上述延迟电路。
本发明的另一方面的半导体存储装置的读取访问方法，该半导体存储装置具有多个存储单元阵列，其中，依次错开而开始进行上述多个存储单元阵列的预充电，从上述多个存储单元阵列中选择的单元阵列的上述预充电的结束及读取访问的开始不取决于上述预充电开始的顺序，而实质上以相同的时序开始。
根据本发明，第一信号布线成经由延迟电路，以在到达各存储单元阵列时存在时间差，因此能够避免预充电电流集中，并且第二信号布线成不经由上述延迟电路，因此能够实现高速的读取动作。
附图说明
图1是本发明的一个实施例的半导体存储装置整体的框图。
图2是本发明的一个实施例中的Y选择器的框图。
图3是本发明的一个实施例中的Y驱动器的框图。
图4是本发明的一个实施例中的输入电路及控制电路的框图。
图5是本发明的一个实施例中的延迟电路的框图。
图6是本发明的一个实施例中的控制电路和Y驱动器的连接图。
图7是本发明的一个实施例的半导体存储装置的时序图。
图8是本发明的其他实施例的半导体存储装置整体的框图。
图9是本发明的其他实施例中的延迟电路和Y驱动器的连接图。
图10是本发明的其他实施例中的输入电路及控制电路的框图。
图11是本发明的一个实施例中的时序控制电路的框图。
具体实施方式
根据需要参照附图对本发明的实施方式进行说明。此外，实施方式的说明中引用的附图及附图标号仅是实施方式的一例，其并不限制本发明的实施方式的多样性。
例如图1、图8所示，本发明的一个实施方式的半导体存储装置具有：多个存储单元阵列(除了000～005、010～015，还包括Y选择器100～113和Y驱动器200～213)；和控制电路800，向各存储单元阵列输出第一信号(MDREAD)和第二信号(SAEN)，上述第一信号用于指示预充电开始，上述第二信号用于指示预充电的结束及向读取访问的转换，第一信号(MDREAD)布线成经由延迟电路(900～913)，以在到达各存储单元阵列时存在时间差，第二信号(SAEN)布线成不经由延迟电路(900～913)。
并且，一个实施方式的半导体存储装置中，如图6、图9所示，延迟电路(900～913)从控制电路800串联连接有多个，第一信号(MDREAD)从串联连接的各延迟电路(900～913)的输出分支而连接到各存储单元阵列(Y驱动器200～213)。
并且，上述半导体存储装置中，上述第一信号可以是读取模式信号(MDREAD)。进一步，在转换到读取访问后仍持续读取模式时，使第二信号(SAEN)非激活，从而结束读取访问，并且重新开始预充电。例如，在闪存等中，存在从其他模式转换到读取模式并最初进行预充电时，流入较大的预充电电流的情况。在转换到读取模式后，即使再次进行预充电也不流入较大的预充电电流的情况下，通过延迟电路延迟预充电开始可以仅在读取模式转换时进行。即，仅在从其他模式转换到读取模式时，通过第一信号开始预充电，读取动作持续时，根据第二信号的逻辑电平，可切换预充电和读取动作。这样一来，最初的预充电需要时间，但第二次以后的预充电不需要时间，因此对任意地址可高速地进行连续读取。
并且，上述第二信号可以是控制读出放大器的时序信号(SAEN)，也可以是伴随着地址的确定而输出的信号。并且，第二信号也可以是地址选择信号(YDEC200等)。一般情况下，在预充电开始时，进行读取的地址不必是确定的，但结束预充电动作而转换到读取访问时，需要进行读出的地址是确定的。转换到该读取访问的信号如上所述，可以是控制读出放大器的时序信号(SAEN)，也可以是伴随着地址的确定输出的信号，还可以是地址选择信号。
并且，一个实施方式的半导体存储装置，例如如图2、图3、图7所示，多个存储单元阵列中，即使被选择的地址的存储单元阵列结束预充电并转换到读取访问，没有被选择的地址的存储单元阵列也仍持续预充电状态。由于没有被选择的地址的存储单元阵列持续预充电状态，从而能够使电路稳定，抑制无谓地耗电。
并且，一个实施方式的半导体存储装置，如图2所示，各存储单元阵列的位线接收第一信号而使接收第一信号(MDREAD)前固定在第一电位(GND)上的电位预充电为第二电位(VDD)。例如，根据图2的实施例，从其他模式转换到读取模式时，经由无效模式(DIS为高电平)使位线的电位固定为接地后，转换到读取模式，因此能够避免模式转换时对单元的压力及错误动作。
进一步，一个实施方式的半导体存储装置，如图8～10所示，第一信号(MDREAD)的布线的末端反馈连接到控制电路800，接收反馈连接的第一信号MDREAD从从控制电路800输出第二信号(解码信号YDEC200)。根据上述构成，能够在切实地进行预充电后转换到读取动作。
进一步，如图2所示，多个存储单元阵列可以分别是闪存MC的单元阵列。
进一步，一个实施方式的半导体存储装置的读取访问方法中，该半导体存储装置具有多个存储单元阵列，其中，依次错开而开始进行多个存储单元阵列的预充电，从多个存储单元阵列中选择的单元阵列的预充电的结束及读取访问的开始不取决于预充电开始的顺序，而实质上以相同的时序开始。即，依次预充电多个存储单元阵列后，上述多个存储单元阵列中，无论对哪个存储单元阵列进行读取访问，实质上以相同的时序开始读取访问。因此，可分散预充电电流的峰值，并确保地址确定后的高速访问。参照附图根据实施例对上述实施方式的半导体存储装置及其读取访问方法进行进一步详细的说明。
(实施例1)
图1是实施例1的半导体存储装置整体的框图。该图1所示的半导体存储装置具有闪存单元阵列，整体上作为闪存宏(Flash memorymacro)而发挥作用。该闪存宏可与其他功能块一起组装到单芯片的半导体集成电路。并且，该闪存宏可作为独立的单芯片的半导体存储芯片而使用。
在图1中，000～005及010～015是由闪存构成的存储单元阵列。这些存储单元阵列夹着X解码器600～605而在左侧配置存储单元阵列000～005，右侧配置存储单元阵列010～015，并左右对称配置。
100～103、110～113是Y选择器，进行存储单元阵列的位线选择和预充电。200～203、210～213是Y驱动器，输出驱动Y选择器的信号。300～303、310～313是主位选择器，选择对读出放大器连接上下哪个主位线。400、401、410、411是读出放大器，是通过位线读出单元的信息的电路。500、501、510、511是读出放大器驱动器，输出驱动读出放大器及主位选择器的信号。600～605是X解码器，选择存储单元阵列的字线。700是输入输出电路，从外部接收对闪存宏的访问信号，并且向外部输出从闪存宏读出的数据。800是控制电路，根据输入到输入输出部700的信号生成和对闪存宏的动作模式、地址、时序相关的控制信号，控制闪存宏整体。900～903、910～913是延迟电路，使从控制电路800输出的读取模式信号MDREAD延迟传递到各Y驱动器。此外，从控制电路800除了输出读取模式信号外，还输出解码信号和读出放大器控制信号SAEN，布线到各存储单元阵列。并且，解码信号中，除了连接到各Y驱动器的解码信号(之后详述的YDEC000～015、YDEC100～115、YDEC200～203、YDEC210～213)以外，还存在连接到X解码器的解码信号，但在图1中图示连接到各Y驱动器的解码信号。
此外，图1中存在夹着Y选择器而上下配置有存储单元阵列的部分(例如夹着Y选择器100而上下配置有存储单元阵列000和001)、及仅在Y选择器的单侧配置存储单元阵列的部分(例如在Y选择器102的上侧、103的下侧未配置存储单元阵列)，仅在Y选择器的单侧未配置存储单元阵列的部分可根据需要在空的部分增设存储单元阵列。
图2是实施例1中的Y选择器100的框图。图2中还图示存储单元阵列001的局部构成。连接有闪存单元MC的存储单元阵列001的各位线通过分别对应的选择器1晶体管S100～S115连接到节点A。同样，存储单元阵列000的各位线通过分别对应的选择器1晶体管S000～S015连接到节点A。选择器1晶体管S000～S015、S100～S115的栅极上分别连接有选择信号Y1SEL_000～Y1SEL_015、Y1SEL_100～Y1SEL_115，选择器1晶体管S000～S015、S100～S115中被选择的晶体管导通时，与选择的晶体管对应的位线连接到节点A。并且，节点A上连接有选择器2晶体管S2100的源极，选择器2晶体管S2100的漏极连接到主位线MBL00，通过控制信号Y2SEL100控制选择。在该Y选择器100内，将各位线共同连接的位线、节点A称为位线100。同样将相当于Y选择器101～103、Y选择器110～113的节点A的通用位线分别称为位线101～103、110～113。
进一步，节点A上连接预充电晶体管P100和放电晶体管D100。预充电晶体管P100在读取模式且非选择状态时，通过控制信号YPRE100将节点A提高为VDD。放电晶体管D100在将模式从其他模式切换到读取模式时，通过无效(Disenabled)模式信号DIS将节点A降低到接地。
图3是实施例1中的Y驱动器200的框图。Y驱动器200包括：选择Y选择器100整体的电路200A；生成存储单元阵列000的位线选择信号的电路200B；生成存储单元阵列001的位线选择信号的电路200C。200B和200C仅是输入地址信号不同，电路构成相同，因此在图3中，作为代表表示200C的内部电路，省略200B的内部电路。
选择器1晶体管的控制信号Y1SEL_000～015、100～115由以下信号生成：通过控制电路800解码的地址解码信号YDEC000～015、100～115、YDEC200；读出放大器控制中使用的作为时序信号的读出放大器控制信号SAEN。
并且，选择器2晶体管的控制信号Y2SEL100由通过控制电路800解码的地址解码信号YDEC200、及读出放大器控制信号SAEN生成。预充电晶体管P100的控制信号YPRE100由以下电路生成：延迟的读取模式信号MDREAD_DLY200和YDEC200的反转信号的AND电路A1；YDEC200和SAEN的反转信号的AND电路A2；AND电路A1的输出和A2的输出的OR电路O1。
图4是实施例1中的输入输出电路700及控制电路800的框图。在图4中，仅示出了和本发明的电路动作相关的信号及电路块，对从输入输出电路700输出到外部的信号等省略记载。输入信号CE、READ、地址0～n从外部输入到输入输出电路700，通过从外部输入的时钟信号RDCLK取入到触发器701、702、703-0～n。取入的信号输入到控制电路800。
输入信号READ通过将闪存宏设定为读取模式的模式信号将READ端子的高电平与RDCLK同步地取入时，被设为读取模式。输入信号CE在高电平时通过芯片激活(Enabled)信号使本实施例的闪存宏变为激活，从而可动作。时钟信号RDCLK是驱动输入输出电路700的触发器701、702、703-0～703-n的时钟，并且是作为内部动作的触发的时钟信号。地址0～n是对闪存宏的地址信号，在读取模式中，通过地址0～n输入的地址的闪存的数据输出到外部。
控制电路800包括时序控制电路801、模式控制电路、预解码电路802。时序控制电路801在IREAD信号为高电平、且ICE信号也是高电平时(读取模式且激活时)，与时钟信号RDCLK同步地输出读出放大器控制信号SAEN。该时序控制电路的框图如图11所示。
在读取模式下，模式控制电路缓冲IREAD信号并将其输出为MDREAD信号。预解码电路在ICE信号是高电平时将对锁存的地址信号进行了解码的信号作为解码信号而输出。
图6是实施例1中的控制电路800和Y驱动器(200～203、210～213)的连接图。在该图6中，考虑了实际的半导体集成电路中的控制电路、Y驱动器、延迟电路的相对的布局配置位置。读取模式信号MDREAD通过延迟电路900～903、910～913从控制电路800布线到各存储单元阵列的Y驱动器200～203、210～213。控制电路800输出的读取模式信号MDREAD布线为通过各延迟电路环绕存储单元阵列整体，向各Y驱动器中输入从各延迟电路输出的延迟的读取模式信号MDREAD_DRY200～213。
从控制电路800到各Y驱动器，除了读取模式信号MDREAD信号以外，解码信号(YDEC000～015、YDEC100～115、YDEC200～203、YDEC210～213)、读出放大器控制信号SAEN也布线到各Y驱动器。读取模式信号MDREAD为了使从控制电路800到各Y驱动器的信号的到达时间不同，通过延迟电路环绕存储单元阵列一周，以所谓“一笔式”布线配置，与之相对，上述解码信号、读出放大器控制器SAEN与各Y驱动器以最短距离布线，以使信号的到达时间没有差异。例如，对于Y驱动器210～213，读取模式信号从距控制电路800的距离远的Y驱动器213开始，按照Y驱动器212、211的顺序通过延迟电路布线，布线的末端为与控制电路800的距离最近的Y驱动器210。
另一方面，上述解码信号、读出放大器控制信号SAEN从距离近的Y驱动器210开始，按照211、212、213的顺序布线，以尽量不产生布线造成的延迟时间之差。读取模式信号MDREAD布线为通过延迟电路到达各Y驱动器的信号的到达时间上不产生差异，是为了使预充电电流流动的时序通过各存储单元阵列错开，避免预充电电流集中，使解码信号、读出放大器控制信号SAEN通过Y驱动器布线为在信号的到达时间上不产生差异，是为了使确定地址到读出等访问结束为止的访问时间不会因存储单元阵列而不同。
此外，控制电路800输出的与Y驱动器相关的解码信号中，YDEC000～015、100～115在各Y驱动器中通用，但YEDC200～203、210～213在各Y驱动器中是单独的解码信号。此外，控制电路800中到何处为止进行预解码、在各Y驱动器中从何处开始进行剩余的解码，可根据需要适当地决定。
图6的延迟电路900～903、910～913可以是任意的构成，图5表示其一例。在图5的延迟电路中，输入信号IN通过逆变器951、952、953、954和电容957、958延迟，通过NAND电路955和逆变器956取入输入信号IN及延迟的输入信号的逻辑AND，生成相对于输入信号IN信号的上升延迟的同相的输出信号OUT。
此外，从控制电路800除了输出读取模式信号MDREAD信号以外，读出放大器控制信号SAEN、解码信号YDEC200、YDEC000～015、YDEC100～115、对未图示的X解码器的预解码信号也输出到存储单元阵列，但MDREAD信号以外的其他信号无需通过延迟电路延迟。并且，YEDC000～015、YDEC100～115共同输出到各存储单元阵列，但YDEC200是仅输出到Y驱动器200的信号，和YDEC200同样的信号分别从控制电路800输出到各Y驱动器。
此外，在此说明实施例1的闪存宏中的动作模式。在通常的闪存中，除了已经说明的读取模式以外，存在进行消除(Erase)的消除模式、进行写入的写入模式、写入结束后测试是否正确写入的检验模式等。在闪存中，写入、消除需要较高的电压，因模式不同，施加的电压也大为不同，因此需要防止模式的无意变更造成的错误动作及LSI损坏。因此，设置无效模式，在变更上述模式时，必须经由无效模式来变更为其他模式。
图7是实施例1中的半导体存储装置(闪存宏)的时序图。从实施例1的闪存宏进行数据的读出时，需要首先进行读取模式设置，设定为读取模式。在图7中，在时序t0之前的时序下，无效模式信号DIS为高电平，是无效模式。并且，芯片激活信号CE也是低电平。此时，图2所示的放电晶体管D100导通，因此BIT100(位线100，Y选择器100的通用位线，图2的节点A)变为接地电位。接着，时序t0前无效模式信号DIS下降，图4所示的READ信号上升时，输入输出电路700通过时序t0的时钟信号RDCLK的下降，由触发器702捕捉READ信号，使IREAD信号为高电平。并且，无效模式信号DIS下降时，放电晶体管D100截止，各位线的节点A变为高阻抗状态。
另一方面，IREAD信号通过控制电路800缓冲，MDREAD信号上升为高电平。在读取模式设置期间内，芯片激活信号CE继续为低电平。因此，预解码电路802、803、804保持使所有解码信号为低电平输出的非选择状态。读取模式信号MDREAD通过图6所示的串联连接的延迟电路900～903、910～913延迟并传递到各Y驱动器。首先，在时序t1下，通过延迟电路900延迟的读取模式信号MDREAD_DLY200从低电平上升为高电平。图4所示的控制电路800输出的YDEC200信号及SAEN信号保持低电平，因此通过图3所示的AND电路A1、A2、OR电路O1，YPRE100信号变化为高电平。这样一来，图2的Y选择器100的预充电晶体管P100导通，位线100(BIT100，Y选择器100的节点A)开始进行从接地电平向VDD电平的充电。此时，如图7所示，Y选择器100的位线100中流入充电电流，位线100充电。但在该阶段，Y选择器100以外的其他Y选择器中，MDREAD信号尚未到达，因此位线的充电未开始。因此，位线的充电电流流动的仅是Y选择器100的位线100。
接着，时序t2下，读取模式信号MDREAD使经由延迟电路901延迟的读取模式信号MDREAD_DLY201上升为高电平。MDREAD_DLY201上升时，Y驱动器201输出的Y选择器101的预充电信号YPRE101上升为高电平。YPRE101变为高电平时，Y选择器101的位线101(图7的BIT101)从接地电平向VDD电平充电。此时，Y选择器101的位线充电电流流动。以下同样，如图6所示，通过串联连接的延迟电路900～903、910～913，读取模式信号MDREAD信号延迟传递，Y选择器的位线从接地电平分别充电为VDD电平。此时，通过延迟电路900～903、910～913，MDREAD信号延迟传递到各Y选择器，因此各Y选择器的位线充电电流不会集中流动，通过经由延迟电路，可分散充电电流流动的时序。
到了时序t3时，读取模式信号MDREAD传递到串联连接的延迟电路的最终段的延迟电路910，MDREAD_DLY210上升，通过YPRE110，Y选择器110的位线110被充电，从而完成所有Y选择器的位线的充电。
此外，在各Y选择器的位线充电期间即读取模式设置期间内，如果使芯片激活信号CE保持低电平，则预解码电路802、803、804变为使所有解码信号成为低电平输出的非选择状态。
MDREAD信号传递到串联连接的延迟电路的末端，所有Y选择器的位线的充电完成时，结束读取模式设置，使芯片激活信号CE上升为高电平，开始读取动作。取入到输入输出电路700的地址信号通过预解码电路802被预解码，作为预解码信号而从控制电路800输出。其中，通过芯片激活信号CE上升后的最初的时钟信号RDCLK的下降(时序t4)，选择存储单元阵列001。这样一来，通过预解码电路802、803，YDEC200信号上升为高电平。YDEC信号上升为高电平后，图3的Y驱动器200的AND电路A1下降为低电平，但AND电路A2相反上升为高电平，因此YPRE100信号的输出保持高电平，在该阶段下持续预充电状态。
比时序t4略迟的时序t5下，读出放大器控制信号SAEN上升为高电平。这样一来，AND电路A2的输出从高电平下降为低电平，YPRE100信号也从高电平下降为低电平，解除了Y选择器100的位线100(节点A)的预充电。并且，通过输入的地址，Y1SEL100～115的任意一个上升为高电平，存储单元阵列的被选择的位线连接到节点A，通过字线选择的存储单元的电位，通过存储单元阵列001的位线、Y选择器100的通用位线100(节点A)、选择器2晶体管S2100、主位选择器300传递到读出放大器400。读出放大器400放大位线的电位差，通过输入输出电路700将数据输出到闪存宏的外部。
另外，时序t5下解除预充电的仅是所选择的Y选择器，Y选择器100以外的其他Y选择器101～103、110～113持续预充电状态。
接着在时序t6下，通过读出放大器400进行的数据读出完成，使读出放大器控制信号SAEN下降为低电平。这样一来，图3的Y1SEL100～115全部变为低电平，因此选择器1晶体管S100～S115全部返回截止状态，YPRE100变为高电平，返回到预充电状态。此外如图7所示，从存储单元读出数据而引起位线电位降低(例如t5～t6的BIT100)，是为了确保高速的读取动作，仅是读出放大器可检测出与基准电位的电位差的微小程度，不会像无效模式一样下降到接地电位。因此，在时序t6下流动的预充电电流和在读取模式设置时流动的预充电电流相比较少。并且，如图7所示，读取模式持续时，通过降低不经由延迟电路的SAEN信号来开始预充电，因此像读取模式设置时一样在预充电开始时不需要时间。因此，当读取模式持续时，可对任意的地址高速连续地进行读取动作。
此外在上述实施例1中，使用读出放大器控制信号SAEN进行从预充电状态到读取动作的转换。但从预充电状态到读取动作的转换不限定为读出放大器控制信号SAEN，只要地址确定，X解码器、Y驱动器的解码完成，可立刻转换到读取动作。在上述实施例中，作为X解码器、Y驱动器的解码完成的信号，使用了读出放大器控制信号，但只要是伴随着地址的确定而输出的信号，使用其他信号也可转换到读取动作。并且，从读取模式持续时的读取动作到预充电动作的转换，也可通过伴随着地址的确定而输出的信号的解除，而转换到预充电动作。
(实施例2)
图8是实施例2的半导体存储装置整体的框图。仅说明和实施例1的整体框图1不同的部分，对和图1共同的部分标以和实施例1的附图相同的标号，并省略其说明。在实施例2中，和实施例1的图1的不同点是，使读取模式信号MDREAD信号延迟的串联连接的延迟电路(900～903、910～913)的末端的延迟电路910的输出信号反馈连接到控制电路800。其他和实施例1的图1相同。
图9是实施例2中的控制电路和Y驱动器的连接图。串联连接的延迟电路的最终段的延迟电路910的输出反馈连接到控制电路800。其他和图6所示的实施例1的连接图相同。
图10是实施例2中的输入电路及控制电路的框图。作为最终段的延迟电路910的输出信号的MDREAD_DLY210通过AND电路805而与内部芯片激活信号ICE进行逻辑AND，输入到预解码电路的AND电路803、804。通过这种构成，读取模式设置时，读取模式信号MDREAD信号传递到最终段的延迟电路的输出，到对所有存储单元阵列的预充电完成为止，无法转换到读取动作。
图3所示的Y驱动器的构成中，在实施例1中，模式设置中芯片激活信号成为高电平时，存在芯片内部的解码信号变为高电平的情况，此时，在两处的Y选择器中同时发生预充电，有可能无法进行本发明的依次进行预充电的动作。根据实施例2，无论芯片激活信号的电平如何，直到最终段的预充电完成为止不会输出预解码信号，因此通过延迟电路可依次进行预充电。
此外，近些年来，对于搭载在闪存内置微型计算机上的闪存宏，要求大容量且高速的读取动作。存储宏容量的增加相应地导致电路规模的扩大。最成为问题的是，在设置为上述读取模式时流入到Y选择器的内部节点的预充电电流。该区域中(例如图2的节点A)连接有多个选择器晶体管，因此提高时需要较多电荷。并且，增加存储容量时，为了保证高速读取，也需要按照各存储单元阵列分别配置Y选择器。因此，在设置为读取模式时的预充电电流造成的电源电压下降成为问题，但根据本发明，按照各存储单元阵列可错开预充电电流流动的时序，因此可提供一种缓和预充电时的峰值电流、且可进行高速读取的半导体存储装置。
此外，如上述实施例所示，本发明在闪存等转换到读取模式时流动有较大预充电电流的半导体存储装置中尤为有效。但本发明不限于此，在读出前需要预充电、需要在确定地址前有足够的访问时间、确定地址后需要高速读出数据的半导体存储装置中，希望减少预充电电流的峰值时，也非常有效。
以上参照实施例说明了本发明，但本发明不限于上述实施例的构成，在本发明的范围内本领域技术人员可获得的各种变形、修改当然也包括在其范围内。

Claims (12)

1.一种半导体存储装置，其特征在于，
具有：多个存储单元阵列；和
控制电路，向各存储单元阵列输出第一信号和第二信号，上述第一信号用于指示预充电的开始，上述第二信号用于指示上述预充电的结束及向读取访问的转换，
上述第一信号布线成经由延迟电路，以在到达上述各存储单元阵列时存在时间差，上述第二信号布线成不经由上述延迟电路。
2.根据权利要求1所述的半导体存储装置，其特征在于，
上述延迟电路从上述控制电路串联连接有多个，上述第一信号从上述串联连接的各延迟电路的输出分支而连接到上述各存储单元阵列。
3.根据权利要求1所述的半导体存储装置，其特征在于，
上述第一信号是读取模式信号。
4.根据权利要求3所述的半导体存储装置，其特征在于，
在转换到上述读取访问后仍持续上述读取模式时，使上述第二信号非激活，从而结束上述读取访问，并且重新开始上述预充电。
5.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于，
上述第二信号是控制读出放大器的时序信号。
6.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于，
上述第二信号是伴随着地址的确定而输出的信号。
7.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于，
上述第二信号是地址选择信号。
8.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于，
上述多个存储单元阵列中，即使被选择的地址的存储单元阵列结束预充电并转换到读取访问，没有被选择的地址的存储单元阵列也仍持续预充电状态。
9.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于，
上述各存储单元阵列的位线接收上述第一信号而使接收上述第一信号前固定在第一电位上的电位预充电为第二电位。
10.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于，
上述第一信号的布线的末端反馈连接到上述控制电路，接收上述反馈连接的第一信号而从上述控制电路输出上述第二信号。
11.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于，
上述多个存储单元阵列分别是闪存的单元阵列。
12.根据权利要求2所述的半导体存储装置，其特征在于，
上述第一信号是读取模式信号。
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