JP2002170390A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ページモード読出を実行する半導体記憶装置
において、低消費電力化およびレイアウト面積の抑制を
図る。 【解決手段】 本願発明の半導体記憶装置に対しては、
一部ビットが共通する第１番目から第Ｋ番目（Ｋ：２以
上の整数）のＫ個のアドレスが入力される。各データブ
ロックＤＢは、複数のサブデータブロックＳＤＢに分割
され、複数のサブデータブロックＳＤＢにそれぞれ対応
して複数のセンスアンプ回路ＳＡが設けられる。各デー
タブロックＤＢにおいては、第１番目のアドレス入力に
応答してＫ個の読出データが選択される。Ｋ個の読出デ
ータの各々は、複数のセンスセンスアンプＳＡのうちの
アドレス入力のそれぞれに応答して順に選択される１個
によって増幅されて、順番に出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、より特定的には、ページモードによって高速読出
を行なう半導体記憶装置に関する。

【０００２】

【従来の技術】マイクロプロセッサ等の高性能化に伴っ
て、ランダム・アクセス・メモリに代表される半導体メ
モリにおいては、大容量化と高速化とを両立して実現す
ることが強く求められている。

【０００３】図１７は、従来の一般的な半導体記憶装置
の読出動作に関連する構成を示す概略ブロック図であ
る。

【０００４】図１７を参照して、従来の半導体記憶装置
１００は、行列状に配列された複数のメモリセルを有す
るメモリセルアレイ１０を備える。メモリセルアレイ１
０は、たとえば８個のデータブロックＤＢ０〜ＤＢ７に
分割されている。なお、以下においては、データブロッ
クＤＢ０〜ＤＢ７の各々を総括的に表記する場合には、
符号ＤＢを用いることとする。

【０００５】メモリセルアレイ１０におけるアドレス選
択を実行するためのアドレス信号ＡＤＤは、アドレスビ
ットＡ０〜Ａ１５からなる１６ビットの信号として外部
から入力される。アドレス信号ＡＤＤのうちアドレスビ
ットＡ０〜Ａ９はメモリセルの行を選択し、アドレスビ
ットＡ１０〜Ａ１５はメモリセルの列を選択する。行ア
ドレスバッファ２０は、行選択を実行するためのアドレ
スビットＡ０〜Ａ９を受ける。列アドレスバッファ３０
は、列選択を実行するためのアドレスビットＡ１０〜Ａ
１５を受ける。

【０００６】行アドレスバッファ２０および列アドレス
バッファ３０は、外部から入力されたアドレスビットＡ
０〜Ａ１５に対応して、内部アドレス信号Ａｄｄを生成
する。内部アドレス信号Ａｄｄは、内部アドレスビット
ａ０〜ａ１５を有する。内部アドレスビットａ０〜ａ９
は行デコーダ４０に伝達される。内部アドレスビットａ
１０〜ａ１５は列デコーダ５０に伝達される。

【０００７】行デコーダ４０は、内部アドレスビットａ
０〜ａ９に応じて、各メモリセル行ごとに設けられたワ
ード線ＷＬ（図示せず）を選択的に活性化する。これに
より、各データブロックＤＢにおいて、内部アドレスビ
ットａ０〜ａ９に応じたメモリセル行が選択される。

【０００８】各データブロックにおいて、メモリセル列
にそれぞれ対応してｍ本（ｍ：自然数）のビット線ＢＬ
（図示せず）が設けられる。

【０００９】半導体記憶装置１００は、さらに、データ
ブロックＤＢ０〜ＤＢ７にそれぞれ対応して配置され
る、列選択回路ＹＧ０〜ＹＧ７およびセンスアンプ回路
ＳＡ０〜ＳＡ７を備える。なお、以下においては、デー
タブロックＤＢと同様に、センスアンプ回路および列選
択回路の各々を総括的に表記する場合には、符号ＳＡお
よびＹＧをそれぞれ用いることとする。

【００１０】各列選択回路ＹＧは、内部アドレスビット
ａ１０〜ａ１５に応じて、対応する各データブロックＤ
Ｂにおいて１本のビット線ＢＬを選択して、対応するセ
ンスアンプ回路ＳＡと結合する。たとえば、列選択回路
ＹＧ０は、データブロックＤＢ０に配置されたｍ本のビ
ット線ＢＬのうちの１本を選択して、センスアンプ回路
ＳＡ０と結合する。

【００１１】半導体記憶装置１００は、さらに、アドレ
ス遷移検出回路（以下単にＡＴＤ発生回路と称する）６
０を備える。ＡＴＤ発生回路６０は、内部アドレスビッ
トａ０〜ａ１５を受けて、少なくとも１つの内部アドレ
スビットの信号レベルが変化した場合にアドレス遷移検
出信号／ＡＴＤを所定期間ワンショットパルス状に活性
化する。

【００１２】各センスアンプ回路ＳＡは、アドレス遷移
検出信号／ＡＴＤの活性化に応答してビット線のプリチ
ャージ動作を実行する。その後アドレス遷移検出信号／
ＡＴＤが非活性化されると、ビット線に接続されたメモ
リセルの記憶データに応じてプリチャージされたビット
線の電圧が変化する。

【００１３】センスアンプ回路ＳＡ０〜ＳＡ７は、この
ようにして生じたビット線の電圧変化を検知して、読出
データＳＤ０〜ＳＤ７をそれぞれ出力する。読出データ
ＳＤ０〜ＳＤ７は、出力バッファ７０に伝達される。出
力バッファ７０は、センスアンプ回路ＳＡ０〜ＳＡ７か
らの読出データＳＤ０〜ＳＤ７をバッファリングして、
半導体記憶装置１００の出力データＤ０〜Ｄ７として外
部に出力する。

【００１４】図１８は、半導体記憶装置１００における
列選択を説明するための図である。図１８を参照して、
各データブロックＤＢに対応して設けられる列選択回路
ＹＧは、ｍ：１の列選択を実行する。列選択回路ＹＧ
は、ｍ本のビット線ＢＬ１〜ＢＬｍ−１に対応してそれ
ぞれ設けられる列選択スイッチＹＳ０〜ＹＳｍ−１を有
する。列選択スイッチＹＳ０〜ＹＳｍ−１は、列選択信
号Ｙ０〜Ｙｍ−１の活性化にそれぞれ応答してオンす
る。列デコーダ５０は、内部アドレスビットａ１０〜ａ
１５の信号レベルの組合せに応じて、列選択信号Ｙ０〜
Ｙｍ−１のうちの１個を選択的に活性化する。

【００１５】列選択回路ＹＧによって、ｍ本のビット線
ＢＬ１〜ＢＬｍ−１のうちのいずれか１本がセンスアン
プ回路ＳＡと結合される。センスアンプ回路ＳＡは、新
たなデータを読出すために、アドレス遷移検出信号／Ａ
ＴＤの活性化に応答して、結合されたビット線をプリチ
ャージする。アドレス遷移検出信号／ＡＴＤは一定期間
活性化された後に再び非活性化されるので、ビット線と
接続されたメモリセルによってプリチャージ後に生じる
電圧変化をセンスアンプ回路ＳＡによって検知すること
によって、読出データＳＤが出力される。

【００１６】図１９は、半導体記憶装置１００の読出動
作を説明するタイミングチャートである。

【００１７】図１９を参照して、アドレス信号ＡＤＤに
よってアドレス♯Ａ０〜♯Ａ６が順次選択される。アド
レス遷移に応答してアドレス遷移検出信号／ＡＴＤは活
性化される。アドレス遷移検出信号／ＡＴＤの活性化の
それぞれに応答して、センスアンプ回路ＳＡ０〜ＳＡ７
は、新たなデータ読出を実行して、アドレス＃Ａ０〜＃
Ａ６にそれぞれ対応する読出データ群＃ＳＤ０〜＃ＳＤ
６を出力する。

【００１８】出力バッファ７０は、読出データ群＃ＳＤ
０〜＃ＳＤ７をバッファリングして、出力データ群＃Ｄ
０〜＃Ｄ７を出力する。

【００１９】読出動作による消費電流は、アドレス遷移
検出信号／ＡＴＤの活性化に応答して実行されるビット
線の充電電流Ｉｃｈと、センスアンプの定常的な消費電
流およびデータ読出時にメモリセルに流入するメモリセ
ル電流からなる定常電流Ｉｃｅとの和で示される。

【００２０】従来の半導体記憶装置においては、データ
読出速度はデータ読出時にメモリセルに流入するメモリ
セル電流と、ビット線を充電するためのビット線負荷と
に依存しているため、大容量化によるセルサイズの縮小
とデータ読出の高速化は相反する関係となり、データ読
出の高速化には限界が生じていた。

【００２１】このような問題点を克服する手段として、
従来からページモード読出が行なわれている。一般的
に、ページモード読出とは、行選択の対象を固定したま
まで、列選択を順次変更して、複数のメモリセルにアク
セスする読出動作である。

【００２２】図２０は、２バイト／ページのページモー
ド読出を実行する従来の半導体記憶装置１１０の読出動
作に関連する構成を示す概略ブロック図である。

【００２３】図２０を参照して、半導体記憶装置１１０
においては、ページモード読出を実行するために、デー
タブロックＤＢ０〜ＤＢ７の各々を２個のサブデータブ
ロックに分割している。たとえば、データブロックＤＢ
０は、サブデータブロックＳＤＢ０ａおよびＳＤＢ０ｂ
に分割されている。なお、以下においては、各サブデー
タブロックを総括的に表記する場合には、単に符号ＳＤ
Ｂを用いることとする。また、各データブロックにおけ
るサブデータブロックの一方ＳＤＢ０ａ〜ＳＤＢ７ａお
よびサブデータブロックの他方ＳＤＢ０ｂ〜ＳＤＢ７ｂ
を総括的に表記する場合には、符号ＳＤＢａおよびＳＤ
Ｂｂをそれぞれ用いるものとする。

【００２４】列選択回路ＹＧおよびセンスアンプ回路Ｓ
Ａは、サブデータブロックごとに配置される。たとえ
ば、データブロックＤＢ０においては、サブデータブロ
ックＳＤＢ０ａに対応してセンスアンプ回路ＳＡ０ａと
列選択回路ＹＧ０ａとが配置され、サブデータブロック
ＳＤＢ０ｂに対応して、センスアンプ回路ＳＡ０ｂおよ
び列選択回路ＹＧ０ｂが設けられる。

【００２５】センスアンプ回路および列選択回路につい
ても、サブデータブロックＳＤＢａに対応して設けられ
るセンスアンプ回路ＳＡ０ａ〜ＳＡ７ａおよび列選択回
路ＹＧ０ａ〜ＹＧ７ａを総括的に表記する場合には、符
号ＳＡａおよびＹＧａをそれぞれ用い、サブデータブロ
ックＳＤＢｂに対応して設けられるセンスアンプ回路Ｓ
Ａ０ｂ〜ＳＡ７ｂおよび列選択回路ＹＧ０ｂ〜ＹＧ７ｂ
を総括的に表記する場合には、符号ＳＡｂおよびＹＧｂ
をそれぞれ用いるものとする。

【００２６】半導体記憶装置１１０においては、アドレ
スビットＡ０〜Ａ１６のうち、アドレスビットＡ１〜Ａ
６によってメモリセルの列を選択し、アドレスビットＡ
７〜Ａ１６によってメモリセルの行を選択する。また、
アドレスビットＡ０は、各データブロックにおける２個
のサブデータブロックのうちの１個の選択に用いられ
る。

【００２７】また、半導体記憶装置１１０においては、
列デコーダは、最下位のアドレスビットＡ０に対応する
デコードを行なう列デコーダ５１と、列選択を行なうた
めの残りのアドレスビットＡ１〜Ａ６をデコードするた
めの列デコーダ５０とに分割して配置される。

【００２８】サブデータブロックＳＤＢ０ａ〜ＳＤＢ７
ｂに対応してそれぞれ設けられるセンスアンプ回路ＳＡ
０ａ〜ＳＡ７ｂは、読出データＳＤ０ａ〜ＳＤ７ｂをそ
れぞれ出力する。

【００２９】半導体記憶装置１１０は、さらに、データ
ブロックＤＢ０〜ＤＢ７にそれぞれ対応して設けられる
マルチプレクサＭＸ０〜ＭＸ７をさらに備える。以下に
おいては、マルチプレクサの各々を総括的に表記する場
合には、単に符号ＭＸを用いることとする。

【００３０】各マルチプレクサＭＸは、対応するデータ
ブロックＤＢに属する２個のセンスアンプ回路から出力
された複数のセンスアンプデータを受けて、いずれか１
個を選択的に出力する。マルチプレクサＭＸが選択的に
出力した読出データＳＤ０〜ＳＤ７は、出力バッファ７
０によってバッファリングされた後出力データＤ０〜Ｄ
７として、半導体記憶装置１１０から外部へ出力され
る。

【００３１】図２１は、半導体記憶装置１１０における
列選択を説明するための図である。図２１を参照して、
サブデータブロックＳＤＢａおよびＳＤＢｂの各々に
は、内部アドレスビットａ１〜ａ６に応じて選択される
ｊ本（ｊ：自然数）のビット線ＢＬ０〜ＢＬｊ−１が配
置される。列デコーダ５０は、内部アドレスビットａ１
〜ａ６に応じて、ｊ個の列選択信号Ｙ２〜Ｙｊ＋１のう
ちの１個を選択的に活性化する。

【００３２】列選択回路ＹＧａは、ビット線ＢＬ０〜Ｂ
Ｌｊ−１とセンスアンプ回路ＳＡａとの間にそれぞれ設
けられ、列選択信号Ｙ２〜Ｙｊ＋１にそれぞれ応答して
オンする複数の列選択スイッチを有する。これにより、
サブデータブロックＳＤＢａにおいて、内部アドレスビ
ットａ１〜ａ６に応じて選択された１本のビット線がセ
ンスアンプ回路ＳＡａと結合される。

【００３３】列選択回路ＹＧｂは、同様に、ビット線Ｂ
Ｌ０〜ＢＬｊ−１とセンスアンプ回路ＳＡｂとの間にそ
れぞれ設けられ、列選択信号Ｙ２〜Ｙｊ＋１にそれぞれ
応答してオンする複数の列選択スイッチを有する。これ
により、サブデータブロックＳＤＢｂにおいても、内部
アドレスビットａ１〜ａ６に応じて選択されたビット線
がセンスアンプ回路ＳＡｂと結合される。

【００３４】センスアンプ回路ＳＡａおよびＳＡｂは、
アドレス遷移検出信号／ＡＴＤに応答して、選択的に結
合されたビット線の電圧変化に基づく新たなデータ読出
を実行する。センスアンプ回路ＳＡａおよびＳＡｂは、
読出データＳＤａおよびＳＤｂをそれぞれ出力する。

【００３５】したがって、各データブロックＤＢにおい
て、２個の読出データＳＤａおよびＳＤｂが並列に出力
される。

【００３６】マルチプレクサＭＸは、出力バッファ７０
とセンスアンプ回路ＳＡａおよびＳＡｂとの間にそれぞ
れ結合され、列選択信号Ｙ０およびＹ１に応答してそれ
ぞれ動作する複数の列選択スイッチを有する。

【００３７】列デコーダ５１は、最下位の内部アドレス
ビットａ０のレベルに応じて、列選択信号Ｙ０およびＹ
１のいずれか一方を活性化する。したがって、マルチプ
レクサＭＸは、読出データＳＤａおよびＳＤｂのいずれ
か一方を、データブロックＤＢからの読出データＳＤと
して出力バッファ７０に伝達する。

【００３８】図２２は、半導体記憶装置１１０の読出動
作を説明するタイミングチャートである。

【００３９】図２２を参照して、２バイト／ページのペ
ージモード読出においては、たとえばアドレス＃Ａ０と
＃Ａ１のような、連続して入力される２個のアドレス信
号ＡＤＤの間では、最下位のアドレスビットＡ０のみが
異なる。この結果、連続して入力される２個のアドレス
によって、列選択の対象のみを変更できる。

【００４０】以下においては、上位ビットが共通する複
数のアドレス信号ＡＤＤが入力される期間を「アドレス
サイクル」と定義する。同一アドレスサイクル内におい
ては、最下位ビットＡ０を除くアドレスビットＡ１〜Ａ
１６は同一である。たとえば、アドレス♯Ａ０および♯
Ａ１は、同一のアドレスサイクルを構成する。アドレス
遷移検出信号／ＡＴＤは、アドレスサイクルの更新ごと
にワンショット状に活性化される。

【００４１】新たなアドレス＃Ａ０の入力に応じて、ア
ドレス遷移検出信号／ＡＴＤの活性化が実行される。こ
れに応答して、各データブロックＤＢにおいて、センス
アンプ回路ＳＡ０ａ〜ＳＡ７ａによって、アドレス＃Ａ
０に対応する読出データ群＃ＳＤ０が読出され、センス
アンプ回路ＳＡ０ｂ〜ＳＡ７ｂによって、アドレス＃Ａ
１に対応する読出データ群＃ＳＤ１が読出される。

【００４２】マルチプレクサＭＸ０〜ＭＸ７は、最下位
のアドレスビットＡ０に応じて、読出データ群＃ＳＤ０
および＃ＳＤ１のいずれか一方を出力バッファ７０に伝
達するので、アドレス＃Ａ０および＃Ａ１にそれぞれ対
応する出力データ群＃Ｄ０および＃Ｄ１をアドレス信号
ＡＤＤの変化に応答して、連続的に出力することができ
る。以下の、アドレス＃Ａ２，＃Ａ４，＃Ａ６の入力に
対応して開始されるアドレスサイクルにおけるページモ
ード読出も同様に実行される。

【００４３】このようなページモード読出においては、
各データブロックＤＢにおいて、サブデータブロックＳ
ＤＢにそれぞれ対応する２個のセンスアンプ回路ＳＡａ
およびＳＡｂが並列に動作して、同一アドレスサイクル
に対応する２個の内部アドレに対応するデータ読出を並
列に実行するので、アドレスビットＡ０の切換に応答す
る出力データ（図２２における出力データ群＃Ｄ１，＃
Ｄ３，＃Ｄ５，＃Ｄ７に相当）を高速に読出すことがで
きる。

【００４４】したがって、図１７に示した半導体記憶装
置１００と同様の通常のアクセスと、速いアクセスとが
交互に存在することになって、半導体記憶装置１１０全
体のデータ読出を高速化できる。

【００４５】一方で、２バイト／ページのページモード
読出を実行する半導体記憶装置１１０においては、動作
するセンスアンプの個数およびセンスアンプ回路と結合
されるビット線の数が、図１７に示される半導体記憶装
置１００と比較していずれも２倍となるので、ビット線
の充電電流は２・Ｉｃｈとなり、定常電流も２・Ｉｃｅ
に増加する。

【００４６】しかしながら、２バイト／ページのページ
モード読出においては、同一アドレスサイクル内におい
て、アドレスが１回しか変化しないので、データ読出を
飛躍的に高速化することは困難である。したがって、同
一アドレスサイクルにおいて連続的に入力されるアドレ
ス数の増加が図られている。たとえば、内部アドレスビ
ットの下位２ビットを用いてページモード読出を行なう
４バイト／ページのページモード読出を行なう半導体記
憶装置が開発されている。

【００４７】図２３は、４バイト／ページのページモー
ド読出を実行する半導体記憶装置１２０の読出動作に関
連する構成を説明する概略ブロック図である。

【００４８】図２３を参照して、半導体記憶装置１２０
は、２バイト／ページのページモード読出を実行する半
導体記憶装置１１０と比較して、データブロックＤＢ０
〜ＤＢ７が４個のサブデータブロックに分割されている
点が異なる。たとえばデータブロックＤＢ０は、サブデ
ータブロックＳＤＢ０ａ〜ＳＤＢ０ｄに分割される。列
選択回路およびセンスアンプ回路も、サブデータブロッ
クのそれぞれに対応して、各データブロックにおいて４
個ずつ設けられている。

【００４９】各マルチプレクサＭＸは、対応するデータ
ブロックＤＢに属する４個のセンスアンプ回路から出力
された複数のセンスアンプデータを受けて、いずれか１
個を選択的に出力する。マルチプレクサＭＸが選択的に
出力した読出データＳＤ０〜ＳＤ７は、出力バッファ７
０によってバッファリングされた後出力データＤ０〜Ｄ
７として、半導体記憶装置１２０から外部へ出力され
る。

【００５０】列デコーダ５１は、内部アドレスビットの
下位２ビットａ０およびａ１に応じて、各マルチプレク
サＭＸにおけるデータ選択を切換える。

【００５１】図２４は、図２３に示される半導体記憶装
置１２０における列選択動作を説明するための図であ
る。各データブロックＤＢにおける列選択は同様に行な
われるので、図２４においては、データブロックＤＢ０
における列選択が代表的に示される。

【００５２】サブデータブロックＳＤＢ０ａ〜ＳＤＢ０
ｄの各々には、内部アドレスビットａ２〜ａ６に応じて
選択されるｋ本（ｋ：自然数）のビット線ＢＬ０〜ＢＬ
ｋ−１が配置される。列デコーダ５０は、内部アドレス
ビットａ２〜ａ６に応じて、ｋ個の列選択信号Ｙ４〜Ｙ
ｋ＋３のうちの１個を選択的に活性化する。

【００５３】列選択回路ＹＧ０ａは、ビット線ＢＬ０〜
ＢＬｋ−１とセンスアンプ回路ＳＡ０ａとの間にそれぞ
れ設けられ、列選択信号Ｙ４〜Ｙｋ＋３にそれぞれ応答
してオンする複数の列選択スイッチを有する。これによ
り、サブデータブロックＳＤＢ０ａにおいて、内部アド
レスビットａ２〜ａ６に応じて選択された１本のビット
線がセンスアンプ回路ＳＡ０ａと結合される。

【００５４】列選択回路ＹＧ０ｂ〜ＹＧ０ｄも同様の構
成を有する。したがって、データブロックＳＤＢ０ａ〜
ＳＤＢ０ｄのそれぞれにおいて、内部アドレスビットａ
２〜ａ６に応じて選択されたビット線が対応するセンス
アンプ回路ＳＡ０ａ〜ＳＡ０ｄとそれぞれ結合される。

【００５５】センスアンプ回路ＳＡ０ａ〜ＳＡ０ｄは、
アドレス遷移検出信号／ＡＴＤに応答して、選択的に結
合されたビット線の電圧変化に基づく新たなデータ読出
を実行する。センスアンプ回路ＳＡ０ａ〜ＳＡ０ｄは、
読出データＳＤ０ａ〜ＳＤ０ｄをそれぞれ出力する。し
たがって、１個の内部アドレス信号ａｄｄに応答して、
データブロックＤＢ０において、４個の読出データＳＤ
０ａ〜ＳＤ０ｄが出力される。

【００５６】マルチプレクサＭＸ０は、出力バッファ７
０とセンスアンプ回路ＳＡ０ａ〜ＳＡ０ｄとの間にそれ
ぞれ結合され、列選択信号Ｙ０〜Ｙ３に応答してそれぞ
れ動作する複数の列選択スイッチを有する。

【００５７】列デコーダ５１は、下位の内部アドレスビ
ットａ０およびａ１のレベルに応じて、列選択信号Ｙ０
〜Ｙ３のいずれか一つを活性化する。したがって、マル
チプレクサＭＸ０は、読出データＳＤ０ａ〜ＳＤ０ｄの
うちの１個を、データブロックＤＢ０からの読出データ
ＳＤ０として出力バッファ７０に伝達する。

【００５８】図２５は、図２３に示される半導体記憶装
置１２０の読出動作を説明するタイミングチャートであ
る。

【００５９】図２５を参照して、４バイト／ページのペ
ージモード動作においては、同一アドレスサイクル内に
おいて、アドレスビットの下位２ビットＡ０，Ａ１が異
なる４個のアドレス信号ＡＤＤが連続して入力される。
たとえば、同一サイクル内の４個のアドレス信号に含ま
れるアドレスビットＡ０およびＡ１は、（Ａ０，Ａ１）
＝（０，０）→（０，１）→（１，０）→（１，１）の
順に変化する。

【００６０】同一アドレスサイクル内においては、下位
の２ビットＡ０およびＡ１を除くアドレスビットＡ２〜
Ａ１６は同一である。たとえば、アドレス♯Ａ０〜♯Ａ
３は同一のアドレスサイクルを構成し、これらのアドレ
ス間においては、アドレスビットＡ０およびＡ１のレベ
ルの組合せのみが異なっている。アドレス遷移検出信号
／ＡＴＤは、アドレスサイクルの更新ごとにワンショッ
ト状に活性化される。

【００６１】新たなアドレス＃Ａ０の入力に応答してア
ドレス遷移検出信号／ＡＴＤの活性化が実行される。こ
れに応答して、各データブロックＤＢにおいて、センス
アンプ回路ＳＡ０ａ〜ＳＡ７ａによって、アドレス＃Ａ
０に対応する読出データ群＃ＳＤ０が読出され、センス
アンプ回路ＳＡ０ｂ〜ＳＡ７ｂによって、アドレス＃Ａ
１に対応する読出データ群＃ＳＤ１が読出される。さら
に、センスアンプ回路ＳＡ０ｃ〜ＳＡ７ｃによって、ア
ドレス＃Ａ２に対応する読出データ群＃ＳＤ２が読出さ
れ、センスアンプ回路ＳＡ０ｄ〜ＳＡ７ｄによって、ア
ドレス＃Ａ３に対応する読出データ群＃ＳＤ３が読出さ
れる。

【００６２】マルチプレクサＭＸ０〜ＭＸ７は、アドレ
スビットＡ０およびＡ１にそれぞれ対応する内部アドレ
スビットａ０およびａ１に応じて、読出データ群＃ＳＤ
０〜＃ＳＤ３のいずれか１つを出力バッファ７０に伝達
するので、アドレス＃Ａ０〜＃Ａ３にそれぞれ対応する
出力データ群＃Ｄ０〜＃Ｄ３をアドレスの変化に応答し
て、連続的に出力することができる。以下の、アドレス
＃Ａ４〜＃Ａ７によって形成されるアドレスサイクルに
おけるページモード読出も同様に実行される。

【００６３】このように、各データブロックＤＢにおい
てサブデータブロックにそれぞれ対応する４個のセンス
アンプ回路を並列に動作させて、同一アドレスサイクル
に対応する４個の内部アドレスに対応するデータを並列
に読出す。この結果、下位２ビットのアドレスビットＡ
０，Ａ１の切換に応答するデータ出力（図２１における
出力データ群＃Ｄ１，＃Ｄ２，＃Ｄ３，＃Ｄ５，＃Ｄ
６，＃Ｄ７の出力に相当）を高速に実行できる。したが
って、２バイト／ページのページモード読出を実行する
半導体記憶装置１１０と比較して、速いアクセスによっ
て出力されるデータの割合が増加するので、半導体記憶
装置１２０全体のデータ読出をさらに高速化できる。

【００６４】４バイト／ページのページモード読出にお
ける消費電流は、同時に動作するセンスアンプの個数お
よびセンスアンプ回路と結合されるビット線の数が、図
１７に示される半導体記憶装置１００の４倍となるの
で、充電電流は４・Ｉｃｈとなり、セル電流は４・Ｉｃ
ｅとなる。このように、ページモード動作によって、デ
ータ読出の高速化が図れる一方で、消費電力は増大す
る。

【００６５】

【発明が解決しようとする課題】このように、ページモ
ード読出によってデータ読出の高速化を図る場合には、
同一アドレスサイクル内で連続的に入力されるアドレス
数の増加に対応して、センスアンプ回路の個数が増加す
るので、レイアウト面積の増加を招いてしまう。また、
データ読出時において同時動作するセンスアンプ回路数
およびセンスアンプ回路と結合されるビット線本数も増
加する。したがって、データ読出の高速化に対応して、
消費電力も増加してしまうという問題点があった。

【００６６】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、ペー
ジモード読出を実行する半導体記憶装置において、低消
費電力化およびレイアウト面積の抑制を行なうことであ
る。

【００６７】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、一部ビットが共通する第１番目から第Ｋ番目
（Ｋ：２以上の整数）のＫ個アドレスに応答したデータ
出力を行なうための半導体記憶装置であって、行列状に
配置された複数のメモリセルを有し、Ｎ個（Ｎ：２以上
Ｋ以下の整数）のサブデータブロックに分割されるデー
タブロックと、Ｎ個のサブデータブロックに対応してそ
れぞれ設けられるＮ個の第１および第２のデータ選択回
路と、Ｎ個のサブデータブロックに対応してそれぞれ設
けられ、各々が、対応するサブデータブロックにおい
て、第１および第２のデータ選択の組合せによって選択
された１個の読出データを増幅するためのＮ個のセンス
アンプ回路と、第１および第２のデータ選択を、アドレ
スに応じて切換えるためのデコード回路と、データブロ
ックに対応して設けられ、Ｎ個のセンスアンプ回路によ
ってそれぞれ増幅されたＮ個の読出データを受けて、ア
ドレスに対応する１個の読出データを選択的に出力する
ための第３のデータ選択回路とを備える。各第１のデー
タ選択回路は、Ｎ個のサブデータブロックのうちの対応
する１つにおいて、Ｌ個（Ｌ：Ｋ／Ｎで示される整数）
の読出データを一部ビットに応じて選択するための第１
のデータ選択を実行し、各第２のデータ選択回路は、Ｎ
個のサブデータブロックのうちの対応する１つにおい
て、第１のデータ選択の結果に従うＬ個の読出データか
ら１個を選択するための第２のデータ選択を実行する。

【００６８】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、Ｋ個のアドレスは、
同一のアドレスサイクルを形成し、デコード回路は、同
一のアドレスサイクル内において、アドレスの遷移のそ
れぞれに応答して、Ｎ個の第２のデータ選択回路のうち
の順に選択される１個における第２のデータ選択を切換
える。

【００６９】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、アドレスの遷移を検
出して、Ｎ個のセンスアンプ回路に対して、新たな読出
データの増幅を選択的に指示するためのアドレス遷移検
出回路をさらに備える。アドレス遷移検出回路は、新た
なアドレスサイクルの開始時において、Ｎ個のセンスア
ンプ回路の各々に新たな読出データの増幅を指示し、ア
ドレス遷移検出回路は、同一のアドレスサイクル内にお
ける第２番目以降のアドレスの入力にそれぞれ応答し
て、Ｎ個のセンスアンプ回路のうちの、デコード回路に
よって読出データの選択が切換えられた第２のデータ選
択回路に対応する１個に対して、新たな読出データの増
幅を指示する。

【００７０】請求項４記載の半導体記憶装置は、請求項
３記載の半導体記憶装置であって、アドレス遷移検出回
路は、アドレスのうちのいずれか１ビットのレベル遷移
に応答して、Ｎ個のセンスアンプ回路のうちの１個に対
して、新たな読出データの増幅を指示する。

【００７１】請求項５記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、各アドレスは、上位
ビットおよび下位ビットを含み、同一のアドレスサイク
ル内において、Ｋ個のアドレスの上位ビットは共通であ
り、各第１のデータ選択回路は、上位ビットに応じて、
対応する１つのサブデータブロックにおける第１のデー
タ選択を行ない、各第２のデータ選択回路は、下位ビッ
トに応じて、対応する１つのサブデータブロックにおけ
る第２のデータ選択を行なう。

【００７２】請求項６記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、フラッシュメモリで
ある。

【００７３】請求項７記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、Ｎは２であり、第３
のデータ選択回路は、アドレスのうちの所定の１ビット
に応じて、読出データの選択を実行する。

【００７４】

【発明の実施の形態】以下において、本発明の実施の形
態について、図面を参照して詳細に説明する。なお、図
中における同一符号は、同一または相当部分を示すもの
とする。

【００７５】［実施の形態１］図１は、本発明の実施の
形態に従う半導体記憶装置１の読出動作に関連する構成
を示す概略ブロック図である。

【００７６】図１を参照して、本発明の実施の形態に従
う半導体記憶装置１は、行列状に配置された複数のメモ
リセルを有するメモリセルアレイ１０を備える。メモリ
セルアレイ１０においては、各メモリセル行および各メ
モリセル列にそれぞれ対応して、ワード線ＷＬおよびビ
ット線ＢＬがそれぞれ配置される（図示せず）。

【００７７】なお、本実施の形態においては、半導体記
憶装置１はフラッシュメモリである場合を示すものとす
るが、本願発明は、メモリセルの構成および種類を問わ
ず、ページモード読出を実行する半導体記憶装置に適用
可能である。

【００７８】メモリセルアレイ１０は、データブロック
ＤＢ０〜ＤＢ７に分割される。データブロックＤＢ０〜
ＤＢ７の各々は、２バイト／ページのページモード読出
を実行する従来の半導体記憶装置１１０と同様に、２個
のサブデータブロックに分割される。たとえば、データ
ブロックＤＢ０はサブデータブロックＳＤＢ０ａおよび
ＳＤＢ０ｂに分割される。

【００７９】なお、各データブロックに含まれるサブデ
ータブロックの個数、すなわち各データブロックに対応
して設けられるセンスアンプ回路の個数を３個以上とす
ることもできるが、以下の説明で明らかになるように、
本願発明においては、各データブロックにおいて、複数
個のセンスアンプ回路のうちの１個を順に選択すること
によってデータ出力を行なうので、センスアンプ回路
（サブデータブロック）は各データブロックごとに２個
設ければ十分である。

【００８０】半導体記憶装置１は、さらに、サブデータ
ブロックＳＤＢ０ａ，ＳＤＢ０ｂ〜ＳＤＢ７ａ，ＳＤＢ
７ｂにそれぞれ対応して設けられるセンスアンプ回路Ｓ
Ａ０ａ，ＳＡ０ｂ〜ＳＡ７ａ，ＳＡ７ｂと、データブロ
ックＤＢ０〜ＤＢ７に対応してそれぞれ設けられるマル
チプレクサＭＸ０〜ＭＸ７と、アドレス遷移を検出する
ためのＡＴＤ発生回路６１と、出力バッファ７０とをさ
らに備える。

【００８１】半導体記憶装置１は、さらに、アドレス信
号ＡＤＤのうちメモリセルの行選択を実行するためのア
ドレスビットＡ７〜Ａ１６を受ける行アドレスバッファ
２０と、アドレス信号のうちメモリセル列選択を実行す
るためのアドレスビットＡ０〜Ａ６を受ける列アドレス
バッファ３０とを備える。行アドレスバッファ２０およ
び列アドレスバッファ３０は、アドレスビットＡ０〜Ａ
１６にそれぞれ対応して、内部アドレス信号ａｄｄを構
成する内部アドレスビットａ０〜ａ１６を生成する。な
お、アドレス信号、内部アドレス信号のビット数およ
び、行アドレスバッファ２０および列アドレスバッファ
にそれぞれ伝達されるアドレスビットのビット数は例示
に過ぎず、本願発明は、これらのビット数にかかわらず
適用することができる。

【００８２】半導体記憶装置１は、さらに、内部アドレ
スビットａ７〜ａ１６に応じてメモリセルアレイ１０に
おける行選択を実行する行デコーダ４０と、内部アドレ
スビットａ０〜ａ６に応じてメモリセルアレイ１０にお
ける列選択を実行する列デコーダ５０とを備える。

【００８３】ＡＴＤ発生回路６１は、新たなアドレスサ
イクルの開始に応答して活性化されるサイクルイネーブ
ル信号／ＣＥおよび内部アドレスビットａ０〜ａ１６を
受けて、アドレス遷移検出信号／ＡＴＤａおよび／ＡＴ
Ｄｂを生成する。

【００８４】センスアンプ回路ＳＡ０ａ〜ＳＡ７ａは、
アドレス遷移検出信号／ＡＴＤａに応答して、新たなデ
ータ読出を実行する。一方センスアンプ回路ＳＡ０ｂ〜
ＳＡ７ｂは、アドレス遷移検出信号／ＡＴＤｂに応答し
て、新たなデータ読出を実行する。センスアンプ回路Ｓ
Ａ０ａ，ＳＡ０ｂ〜ＳＡ７ａ，ＳＡ７ｂの各々は、対応
するサブデータブロックＳＤＢ内の、列デコーダ５０に
よる列選択結果に応じた１本のビット線と結合されて、
読出データＳＤ０ａ，ＳＤ０ｂ〜ＳＤ７ａ，ＳＤ７ｂを
それぞれ出力する。

【００８５】マルチプレクサＭＸ０〜ＭＸ７は、対応す
るデータブロックＤＢに属する２個のセンスアンプ回路
からそれぞれ出力された読出データを受けて、内部アド
レスビットａ０に応じていずれか１個を選択して、読出
データＳＤ０〜ＳＤ７をそれぞれ出力する。

【００８６】出力バッファ７０は、マルチプレクサＭＸ
０〜ＭＸ７からそれぞれ出力された読出データＳＤ０〜
ＳＤ７を受けてバッファリングし、出力データＤ０〜Ｄ
７として半導体記憶装置１の外部に出力する。

【００８７】次に、半導体記憶装置１における列選択を
説明する。図２は、半導体記憶装置１における列選択を
実行するための回路構成の一例を説明するための図であ
る。

【００８８】各データブロックＤＢにおける列選択は同
様に行なわれるので、図２においては、データブロック
ＤＢ０における列選択に関する構成が代表的に示され
る。

【００８９】図２を参照して、列デコーダ５０は、内部
アドレスビットａ２〜ａ６に応じて、ｋ：１の列選択を
実行するためｋ個の列選択信号Ｙ４〜Ｙｋ＋３のうちの
１個を選択的に活性化する。

【００９０】サブデータブロックＳＤＢ０ａ，ＳＤＢ０
ｂの各々に対しては、内部アドレスビットａ２〜ａ６に
応じて選択されるｋ本のビット線ＢＬ０〜ＢＬｋ−１が
Ｌ組（Ｌ：自然数）配置される。Ｌは、同一アドレスサ
イクルに含まれるアドレス数をＫ、各データブロックに
含まれるサブデータブロック数をＮとすると、Ｌ＝Ｋ／
Ｎで与えられる。図２においては、一例としてＬ＝２の
場合の構成が示される。したがって、サブデータブロッ
クＳＤＢ０ａ，ＳＤＢ０ｂの各々には、合計２・ｋ（＝
Ｌ・ｋ）本のビット線ＢＬが配置される。

【００９１】列選択回路ＹＧ０ａは、上位の内部アドレ
スビットａ２〜ａ６に応じた列選択を実行するための第
１のサブ列選択回路ＹＧ０ａＵと、下位の内部アドレス
ビットａ０およびａ１に応じた列選択を実行するための
第２のサブ列選択回路ＹＧ０ａＬとを含む。同様に、列
選択回路ＹＧ０ｂは、第１のサブ列選択回路ＹＧ０ｂＵ
と、第２のサブ列選択回路ＹＧ０ｂＬとを含む。

【００９２】第１のサブ列選択回路ＹＧ０ａＵおよびＹ
Ｇ０ｂＵは、列選択信号Ｙ４〜Ｙｋ＋３の活性化にそれ
ぞれ応答してオンする複数の列選択スイッチを有し、対
応するサブデータブロックＳＤＢ０においてＬ本（Ｌ＝
２）のビット線を選択することによって、上位の内部ア
ドレスビットａ２〜ａ６に応じた読出データの選択を行
なう。

【００９３】第２のサブ列選択回路ＹＧ０ａＬは、第１
のサブ列選択回路ＹＧ０ａＵとセンスアンプ回路ＳＡ０
ａとの間に設けられ、列選択信号Ｙ０およびＹ２に応じ
て、第１のサブ列選択回路ＹＧ０ａＵによって選択され
た２本（Ｌ本）のうちの１本をセンスアンプ回路ＳＡ０
ａと接続する。

【００９４】第２のサブ列選択回路ＹＧ０ｂＬは、第１
のサブ列選択回路ＹＧ０ｂＵとセンスアンプ回路ＳＡ０
ｂとの間に設けられ、列選択信号Ｙ１およびＹ３に応じ
て、第１のサブ列選択回路ＹＧ０ｂＵによって選択され
た２本（Ｌ本）のうちの１本をセンスアンプ回路ＳＡ０
ｂと接続する。第２のサブ列選択回路ＹＧ０ａＬおよび
ＹＧ０ｂＬによって、下位のアドレスビットＡ０，Ａ１
に対応する内部アドレスビットａ０，ａ１に応じた読出
データの選択が行われる。

【００９５】詳細は後ほど説明するが、列デコーダ５０
は、内部アドレスビットａ０およびａ１に応じて、列選
択信号Ｙ０〜Ｙ３の活性化を制御する。

【００９６】センスアンプ回路ＳＡ０ａおよびＳＡ０ｂ
は、アドレス遷移検出信号／ＡＴＤａおよび／ＡＴＤｂ
にそれぞれ応答して、列選択回路ＹＧ０ａおよびＹＧ０
ｂを介して選択的に結合されたビット線ＢＬの電圧変化
に基づく新たなデータ読出を実行する。センスアンプ回
路ＳＡ０ａおよびＳＡ０ｂは、読出データＳＤ０ａおよ
びＳＤ０ｂをそれぞれ出力する。

【００９７】図３は、半導体記憶装置１における列選択
を実行するための回路構成の他の一例を説明するための
図である。

【００９８】図３を参照して、第１のサブ列選択回路Ｙ
Ｇ０ａＵおよびＹＧ０ｂＵと、第２のサブ列選択回路Ｙ
Ｇ０ａＬおよびＹＧ０ｂＬとを、図２の構成と入換えて
配置することも可能である。図３の構成においては、図
２の場合とは反対に、下位の内部アドレスビットａ０，
ａ１に応じた読出データ選択が、上位の内部アドレスビ
ットａ２〜ａ６に応じた選択に先だって実行される。

【００９９】図３の構成としても、図２の場合と同様に
選択された読出データを、センスアンプ回路ＳＡ０ａお
よびＳＡ０ｂに出力することができる。

【０１００】図４は、センスアンプ回路の構成を示す回
路図である。各センスアンプ回路の構成は同様であるの
で、図４においては、センスアンプ回路ＳＡ０ａの構成
を代表的に説明する。

【０１０１】図４を参照して、列選択回路ＹＧ０ａによ
って選択された１本のビット線ＢＬを介してメモリセル
ＭＣがセンスアンプ回路ＳＡ０ａと結合される。メモリ
セルＭＣは、ワード線ＷＬおよびビット線ＢＬの交点に
対応して配置され、メモリセルトランジスタＭＣＴは、
ビット線ＢＬとソース線ＳＬとの間に電気的に結合され
るメモリセルトランジスタＭＣＴを有する。メモリセル
トランジスタＭＣＴのコントロールゲートＣＧはワード
線ＷＬと結合される。

【０１０２】メモリセルＭＣはフローティングゲートＦ
Ｇを有する。フローティングゲートＦＧにはＨレベルデ
ータの書込時において電子が注入される。電子が注入さ
れると、コントロールゲートＣＧから見たメモリセルト
ランジスタＭＣＴのしきい値電圧が高くなる。このよう
に、フローティングゲートＦＧへの電子注入の有／無に
応じて、メモリセルトランジスタＭＣＴのしきい値電圧
が変化する。

【０１０３】したがって、ワード線ＷＬを活性化した場
合において、メモリセルトランジスタＭＣＴがオン／オ
フのいずれの状態となるかを検知することによって、メ
モリセルＭＣに不揮発的に記憶されたデータを読出すこ
とができる。

【０１０４】センスアンプ回路ＳＡ０ａは、センスアン
プ入力ノードＮｓｉとセンスアンプ出力ノードＮｓｏと
の間に電気的に結合されるＮ型ＭＯＳトランジスタＴａ
と、センスアンプ出力ノードＮｓｏに対するプルアップ
抵抗として用いられるＰ型ＭＯＳトランジスタＴｂと、
アドレス遷移検出信号／ＡＴＤａに応答してセンスアン
プ出力ノードＮｓｏをプリチャージするためのＰ型ＭＯ
ＳトランジスタＴｃと、センスアンプ入力ノードＮｓｉ
とトランジスタＴａのゲートとの間に結合されるインバ
ータＩＶａとを有する。

【０１０５】トランジスタＴｃは、アドレス遷移検出信
号／ＡＴＤａの活性化（Ｌレベル）に応答して電源電圧
Ｖｃｃとセンスアンプ出力ノードＮｓｏと結合する。Ｐ
型ＭＯＳトランジスタＴｂのゲート電圧は接地電圧Ｖｓ
ｓに結合される。しかし、トランジスタＴｂの電力駆動
能力は、プリチャージに用いられるトランジスタＴｃと
比較して小さく設計されるので、トランジスタＴｂはセ
ンスアンプ出力ノードＮｓｏに常時微小電流を供給する
ためのプルアップ抵抗として用いられる。

【０１０６】次にセンスアンプ回路におけるデータ読出
動作について説明する。アドレス遷移検出信号／ＡＴＤ
ａが活性化（Ｌレベル）されると、トランジスタＴｃが
ターンオンして、センスアンプ出力ノードＮｓｏが電源
電圧Ｖｃｃにプリチャージされる。プリチャージが完了
した所定時間経過後においてアドレス遷移検出信号／Ａ
ＴＤａは非活性化（Ｈレベル）されて、トランジスタＴ
ｃはターンオフされる。

【０１０７】一方、ワード線ＷＬの活性化（Ｈレベル）
および列選択回路ＹＧ０ａの選択に応じて、内部アドレ
ス信号ａｄｄによって選択されたメモリセルＭＣは、ビ
ット線ＢＬを介して、センスアンプ入力ノードＮｓｉと
結合される。メモリセルＭＣにＨレベルデータが書込ま
れている場合には、ワード線ＷＬがＨレベルに活性化さ
れてもメモリセルトランジスタＭＣＴはターンオンしな
い。したがって、ビット線ＢＬの電圧レベル、すなわち
センスアンプ入力ノードＮｓｉの電圧レベルは変化しな
い。したがって、インバータＩＶａの出力はＬレベルに
設定されトランジスタＴａはターンオフ状態を維持す
る。したがって、センスアンプ出力ノードＮｓｏの電圧
レベルは電源電圧Ｖｃｃに設定される。

【０１０８】一方、メモリセルＭＣにＨレベルデータが
書込まれていない場合には、ワード線ＷＬがＨレベルに
活性化されると、ビット線ＢＬおよび列選択回路ＹＧ０
ａを介して，センスアンプ入力ノードＮｓｉ〜メモリセ
ルＭＣ〜ソース線ＳＬ（接地電圧Ｖｓｓ）の電流経路が
形成されて、センスアンプ入力ノードＮｓｉの電圧レベ
ルは低下する。

【０１０９】センスアンプ入力ノードＮｓｉの電圧レベ
ルが一定量以上降下すると、インバータＩＶａの出力が
ＬレベルからＨレベルに変化してトランジスタＴａがタ
ーンオンする。トランジスタＴａのターンオンに応答し
て、センスアンプ出力ノードＮｓｏと接地電圧Ｖｓｓと
の間にメモリセルＭＣを介した電流経路が形成される。
これにより、センスアンプ出力ノードＮｓｏの電圧レベ
ルは低下し、Ｌレベルデータが読出される。

【０１１０】再び図２を参照して、マルチプレクサＭＸ
０は、出力バッファ７０とセンスアンプ回路ＳＡ０ａお
よびＳＡ０ｄとの間にそれぞれ結合され、内部アドレス
ビットａ０およびその反転信号／ａ０に応答してそれぞ
れ動作する複数の列選択スイッチを有する。したがっ
て、マルチプレクサＭＸ０は、読出データＳＤ０ａおよ
びＳＤ０ｂのうちのアドレス信号ＡＤＤに対応する１個
を、データブロックＤＢ０からの読出データＳＤ０とし
て出力バッファ７０に伝達する。このように、マルチプ
レクサＭＸは最下位の内部アドレスビットａ０に応じて
データ選択を実行する。

【０１１１】図５は、半導体記憶装置１における読出動
作を説明するタイミングチャートである。

【０１１２】図５を参照して、半導体記憶装置１におい
ては、４バイト／ページのページモード動作と同様に、
同一アドレスサイクル内において、アドレスビットの下
位２ビットＡ０，Ａ１が異なる４個のアドレス信号ＡＤ
Ｄが連続して入力される。

【０１１３】新たなアドレスサイクルの開始に応答し
て、サイクルイネーブル信号／ＣＥがＬレベルに活性化
される。サイクルイネーブル信号／ＣＥの活性状態（Ｌ
レベル）は、同一アドレスサイクル中において維持され
る。サイクルイネーブル信号／ＣＥは、当該アドレスサ
イクルの終了時において、再びＨレベルに非活性化され
る。

【０１１４】図２５で説明したのと同様に、同一アドレ
スサイクル内の４個のアドレスに含まれるアドレスビッ
トＡ０およびＡ１は、（Ａ０，Ａ１）＝（０，０）→
（０，１）→（１，０）→（１，１）の順に変化する。
したがって、同一アドレスサイクル内においては、下位
の２ビットＡ０およびＡ１を除くアドレスビットＡ２〜
Ａ１６は同一である。

【０１１５】ＡＴＤ発生回路６１は、新たなアドレスサ
イクルの開始に応答して、アドレス遷移検出信号／ＡＴ
Ｄａおよび／ＡＴＤｂの各々をワンショットパルス状に
所定期間Ｌレベルに活性化する。以降の同一アドレスサ
イクル内においては、ＡＴＤ発生回路６１は、最下位の
アドレスビットＡ０に対応する内部アドレスビットａ０
のレベル変化に応答して、内部アドレスの遷移ごとに／
ＡＴＤａおよび／ＡＴＤｂのいずれか一方を交互にＬレ
ベルに活性化する。

【０１１６】新たなアドレスサイクルの開始に対応する
アドレス＃Ａ０の入力に応答して、アドレス遷移検出信
号／ＡＴＤａおよび／ＡＴＤｂが活性化される。これに
応答して、各データブロックＤＢにおいて、センスアン
プ回路ＳＡ０ａ〜ＳＡ７ａによって、アドレス＃Ａ０に
対応する読出データ群＃ＳＤ０が読出され、センスアン
プ回路ＳＡ０ｂ〜ＳＡ７ｂによって、アドレス＃Ａ１に
対応する読出データ群＃ＳＤ１が読出される。

【０１１７】マルチプレクサＭＸ０〜ＭＸ７は、読出デ
ータ群＃ＳＤ０を選択して、出力バッファ７０に伝達す
る。この結果、アドレス＃Ａ０に対応するデータ群＃Ｄ
０が出力データＤ０〜Ｄ７として、半導体記憶装置１か
ら出力される。

【０１１８】アドレスが＃Ａ０から＃Ａ１に変化する
と、マルチプレクサＭＸ０〜ＭＸ７におけるデータ選択
が切換わり、センスアンプ回路ＳＡ０ｂ〜ＳＡ７ｂから
の読出データ群＃ＳＤ１が出力バッファ７０に伝達され
る。この結果、半導体記憶装置１からは、アドレス＃Ａ
１に対応するデータ群＃Ｄ１が、出力データＤ０〜Ｄ７
として半導体記憶装置１から出力される。

【０１１９】アドレス信号ＡＤＤによるアドレス＃Ａ０
から＃Ａ１への遷移に応答して、ＡＴＤ発生回路６１
は、アドレス遷移検出信号／ＡＴＤａを活性化する。一
方、アドレス遷移検出信号／ＡＴＤｂは活性化されな
い。したがって、センスアンプ回路ＳＡ０ａ〜ＳＡ７ａ
は、新たなデータ読出に備えてプリチャージを実行す
る。

【０１２０】次に、アドレスが＃Ａ１から＃Ａ２に変化
すると、ＡＴＤ発生回路６１は、アドレス遷移検出信号
／ＡＴＤｂのみを活性化する。各データブロックＤＢに
おいて、センスアンプ回路ＳＡ０ａ〜ＳＡ７ａは、アド
レス＃Ａ２に対応する読出データ群＃ＳＤ２を読出す。
また、マルチプレクサＭＸ０〜ＭＸ７におけるデータ選
択が切換わり、センスアンプ回路ＳＡ０ａ〜ＳＡ７ａに
よる読出データ群＃ＳＤ２が出力バッファ７０に伝達さ
れる。この結果、アドレス＃Ａ２に対応するデータ群＃
Ｄ２が出力データＤ０〜Ｄ７として、半導体記憶装置１
から出力される。さらに、アドレス遷移検出信号／ＡＴ
Ｄｂの活性化に応答して、センスアンプ回路ＳＡ０ｂ〜
ＳＡ７ｂは、新たなデータ読出に備えてプリチャージを
実行する。

【０１２１】その後、アドレスが＃Ａ２から＃Ａ３に変
化すると、ＡＴＤ発生回路６１は、アドレス遷移検出信
号／ＡＴＤａのみを活性化する。各データブロックＤＢ
において、センスアンプ回路ＳＡ０ｂ〜ＳＡ７ｂは、ア
ドレス＃Ａ３に対応する読出データ群＃ＳＤ３を読出
す。また、マルチプレクサＭＸ０〜ＭＸ７におけるデー
タ選択が切換わり、センスアンプ回路ＳＡ０ｂ〜ＳＡ７
ｂによる読出データ群＃ＳＤ３が出力バッファ７０に伝
達される。この結果、アドレス＃Ａ３に対応するデータ
群＃Ｄ３が出力データＤ０〜Ｄ７として、半導体記憶装
置１から出力される。センスアンプ回路ＳＡ０ａ〜ＳＡ
７ａは、アドレス遷移検出信号／ＡＴＤａの活性化に応
答して、プリチャージを実行する。

【０１２２】アドレス＃Ａ３に対応するデータ読出動作
が終了すると、アドレス＃Ａ０〜＃Ａ３で形成されるア
ドレスサイクルも終了するので、サイクルイネーブル信
号／ＣＥは、Ｈレベルに一旦非活性化される。

【０１２３】アドレス＃４の入力に応じて新たなアドレ
スサイクルが開始されて、サイクルイネーブル信号／Ｃ
Ｅは、Ｌレベルに再び活性化される。アドレス＃Ａ４〜
＃Ａ７においても、下位２ビットのアドレスビットＡ０
およびＡ１が同様に変化する。アドレス＃Ａ４〜＃Ａ７
によって形成されるアドレスサイクルにおけるページモ
ード読出も同様に実行されるので詳細な説明は繰り返さ
ない。

【０１２４】このように、半導体記憶装置１において
は、各データブロックにおいて、第１のサブ列選択回路
ＹＧ０ａＵおよびＹＧ０ｂＵによって複数（Ｌ個）のデ
ータを読出すことにより、同一アドレスサイクルに属す
る複数の読出データをアドレスサイクルの開始時におい
て予め選択することができる。この結果、サブデータブ
ロックＳＤＢの分割およびセンスアンプ回路の配置を、
図２０に示される２バイト／ページのページモード読出
を実行する半導体記憶装置１１０と同等としながらも、
図２５に示した４バイト／ページのページモード読出に
相当する速度でデータ読出を実行することができる。

【０１２５】次に、半導体記憶装置１の消費電流につい
て考える。アドレスサイクルの開始時（たとえばアドレ
ス＃Ａ０）においては、各サブデータブロックに対応す
るセンスアンプ回路は、並列にデータ読出を実行するの
で、ビット線の充電電流は２・Ｉｃｈで示される。その
後のアドレス入力（たとえば、＃Ａ１〜＃Ａ３）に対応
するデータ読出時には、各データブロックにおいて１個
ずつのセンスアンプ回路が動作するので、消費されるビ
ット線の充電電流はＩｃｈで示される。一方、定常電流
は、センスアンプ回路の個数に応じて、２・Ｉｃｅで示
される。

【０１２６】したがって、半導体記憶装置１は、データ
読出速度を図２２に示した４バイト／ページのページモ
ード読出と同等に高速化した上で、図２２に示した２バ
イト／ページのページモード読出とほぼ同等のレベルま
で消費電流を削減することができる。

【０１２７】次に、半導体記憶装置１の列選択動作に関
わる回路の詳細な構成について説明する。

【０１２８】図６は、ＡＴＤ発生回路６１の構成を示す
回路図である。図６を参照して、ＡＴＤ発生回路６１
は、内部アドレスビットａ０〜ａ１６の各々に対応して
設けられるワンショットパルス生成回路６２と、サイク
ルイネーブル信号／ＣＥに応答して設けられるワンショ
ットパルス生成回路６３および６４とを含む。

【０１２９】図７は、ワンショットパルス生成回路６２
の構成を示す回路図である。図７を参照して、ワンショ
ットパルス生成回路６２は、内部アドレスビットａ０〜
ａ１６のいずれかに相当する入力信号ＩＮ１を遅延時間
ｔｄ１遅延して出力する遅延回路６７と、入力信号ＩＮ
１と遅延回路６７の出力の反転信号との間のＡＮＤ演算
結果を出力する論理ゲートＬＧ３０と、入力信号ＩＮ１
の反転信号と遅延回路６７の出力信号との間のＡＮＤ演
算結果を出力する論理ゲートＬＧ３２と、論理ゲートＬ
Ｇ３０およびＬＧ３２の各出力間のＯＲ演算結果をワン
ショットパルスＯＵＴ１として出力する論理ゲートＬＧ
３４とを有する。

【０１３０】図８は、ワンショットパルス生成回路６２
の動作を説明するタイミングチャートである。

【０１３１】図８を参照して、ワンショットパルス生成
回路６２は、入力信号ＩＮ１のレベル変化に応答して、
所定期間ｔｄ１の間Ｈレベルに活性化されるワンショッ
トパルスＯＵＴ１を出力する。

【０１３２】図９は、ワンショットパルス生成回路６３
の構成を示す回路図である。図９を参照して、ワンショ
ットパルス生成回路６３は、サイクルイネーブル信号／
ＣＥを遅延時間ｔｄ１遅延して出力する遅延回路６７´
と、遅延回路６７´の出力信号と、サイクルイネーブル
信号／ＣＥの反転信号との間のＡＮＤ演算結果を出力す
る論理ゲートＬＧ３５とを有する。

【０１３３】図１０は、ワンショットパルス生成回路６
３の動作を説明するタイミングチャートである。

【０１３４】図１０を参照して、ワンショットパルス生
成回路６３は、サイクルイネーブル信号／ＣＥの活性化
（Ｌレベルへ）に応答して、所定期間ｔｄ１の間Ｈレベ
ルに活性化されるワンショットパルスＯＵＴ２を出力す
る。

【０１３５】図１１は、ワンショットパルス生成回路６
４の構成を示す回路図である。図１１を参照して、ワン
ショットパルス生成回路６４は、サイクルイネーブル信
号／ＣＥを遅延時間ｔｄ２遅延させる遅延回路６８と、
遅延回路６８の出力とサイクルイネーブル信号／ＣＥの
反転信号との間のＡＮＤ論理演算結果をワンショットパ
ルスＯＵＴ３として出力する論理ゲートＬＧ３６とを有
する。

【０１３６】図１２は、ワンショットパルス生成回路６
４の動作を説明するタイミングチャートである。

【０１３７】図１２を参照して、ワンショットパルス生
成回路６４は、サイクルイネーブル信号／ＣＥの活性化
（Ｌレベルへ）に応答して、所定期間ｔｄ２の間Ｈレベ
ルに活性化されるワンショットパルスを出力する。一
方、サイクルイネーブル信号／ＣＥの非活性化（Ｈレベ
ルへ）においては、ワンショットパルスＯＵＴ３は活性
化されない。

【０１３８】再び図６を参照して、ＡＴＤ発生回路６１
は、各アドレスビットに対応して設けられたワンショッ
トパルス生成回路６２の出力信号ＯＵＴ１およびワンシ
ョットパルス生成回路６３からのワンショットパルスＯ
ＵＴ２の間のＯＲ演算結果出力をノードＮ１に出力する
論理ゲートＬＧ１０と、ノードＮ１の信号レベルとワン
ショットパルス生成回路６４からのワンショットパルス
ＯＵＴ３との間のＡＮＤ演算結果を出力する論理ゲート
ＬＧ１２と、ＯＵＴ３の反転信号とアドレスビットＡ０
に対応するワンショットパルス生成回路６２の出力信号
との間のＡＮＤ論理演算結果を出力する論理ゲートＬＧ
１４と、論理ゲートＬＧ１２およびＬＧ１４各出力間の
ＯＲ論理演算結果を出力する論理ゲートＬＧ１６とを有
する。

【０１３９】ＡＴＤ発生回路６１は、さらに、内部アド
レスビットａ０を反転するためのインバータＩＶ１０
と、インバータＩＶ１０からの内部アドレスビットａ０
の反転信号／ａ０およびワンショットパルスＯＵＴ３の
間のＯＲ演算結果をノードＮ３に出力する論理ゲートＬ
Ｇ１８と、ワンショットパルスＯＵＴ３と内部アドレス
ビットａ０との間のＯＲ演算結果をノードＮ４に出力す
る論理ゲートＬＧ２０と、アドレス遷移検出信号／ＡＴ
Ｄａおよび／ＡＴＤｂをそれぞれ出力するための論理ゲ
ートＬＧ２２およびＬＧ２４とを有する。

【０１４０】論理ゲートＬＧ２２は、ノードＮ２および
Ｎ３の信号レベルと、サイクルイネーブル信号／ＣＥの
反転信号とを３入力とするＮＡＮＤ演算結果をアドレス
遷移検出信号／ＡＴＤｂとして出力する。論理ゲートＬ
Ｇ２４は、ノードＮ２およびＮ４の信号レベルと、サイ
クルイネーブル信号／ＣＥの反転信号とを３入力とする
ＮＡＮＤ演算結果をアドレス遷移検出信号／ＡＴＤａと
して出力する。

【０１４１】このような構成とすることにより、アドレ
スビットＡ０〜Ａ１６のいずれか１つにレベル変化が生
じた場合、もしくはサイクルイネーブル信号／ＣＥが新
たに活性化された場合において、ノードＮ１にＨレベル
に活性化されたワンショットパルスが生成される。

【０１４２】また、内部アドレスビットａ０のレベルに
応じて、ａ０が“０（Ｌレベル）”である場合にはノー
ドＮ３の信号レベルがＨレベルに設定され、ａ０のレベ
ルが“１（Ｈレベル）”である場合には、ノードＮ４の
信号レベルがＨレベルに設定される。一方、サイクルイ
ネーブル信号／ＣＥの活性化に応答して、ワンショット
パルス生成回路６４からのワンショットパルスＯＵＴ３
がＨレベルに活性化されると、新たなアドレスサイクル
の開始から期間ｔｄ２の間においては、ノードＮ３およ
びＮ４の両方がＨレベルに設定される。

【０１４３】一方、ノードＮ２は、サイクルイネーブル
信号／ＣＥの活性化から所定期間ｔｄ２の間において
は、論理ゲートＬＧ１２の出力に応じてＨレベルに設定
され、ワンショットパルスＯＵＴ３がＬレベルの期間に
おいては、論理ゲートＬＧ１４の出力に応じてＨレベル
に変化する。

【０１４４】図１３は、ＡＴＤ発生回路６１の動作を説
明するタイミングチャートである。図１３を参照して、
新たなアドレスサイクルの開始に応答して、サイクルイ
ネーブル信号／ＣＥがＬレベルに活性化される。同一ア
ドレスサイクル内においては、アドレスビットの下位２
ビットＡ０およびＡ１の信号レベルの変化に応じて、ア
ドレスが切換えられる。たとえば、アドレスサイクル＃
ＡＣ０においては、アドレスビットＡ０およびＡ１のレ
ベル変化に応じて、連続した４個のアドレスが入力され
る。

【０１４５】サイクルイネーブル信号／ＣＥの活性化に
応答して、ノードＮ３およびＮ４はいずれもＨレベルに
設定されるので、アドレス遷移検出信号／ＡＴＤａおよ
び／ＡＴＤｂは同時に両方活性化される。

【０１４６】同一アドレスサイクル内における、それ以
降のアドレス入力時においては、ワンショットパルスＯ
ＵＴ３は既にＬレベルに非活性化されているので、ノー
ドＮ３およびＮ４のうちのいずれか一方がアドレスビッ
トＡ０のレベルに応じて選択的にＨレベルに設定され
る。これに応答して、アドレス遷移検出信号／ＡＴＤａ
および／ＡＴＤｂも交互にいずれか一方ずつが活性化さ
れることになる。

【０１４７】次に、列選択信号Ｙ０〜Ｙ３の生成を説明
する。図１４は、列デコーダ５０のうち、アドレスビッ
トの下位２ビットＡ０およびＡ１に対応する列選択信号
を生成する部分の構成を説明するブロック図である。

【０１４８】図１４を参照して、列デコーダ５０は、内
部アドレスビットａ０およびａ１のそれぞれの反転信号
である／ａ０および／ａ１のＡＮＤ論理演算結果を列選
択信号Ｙ０として出力する論理ゲートＬＧ４０と、内部
アドレスビットａ０および／ａ１のＡＮＤ論理演算結果
を出力する論理ゲートＬＧ４１と、内部アドレスビット
／ａ０およびａ１のＡＮＤ論理演算結果を出力する論理
ゲートＬＧ４２と、内部アドレスビットａ０およびａ１
のＡＮＤ論理演算結果を出力する論理ゲートＬＧ４３と
を有する。

【０１４９】列デコーダ５０は、さらに、アドレス遷移
検出信号／ＡＴＤｂに応答して動作するフリップフロッ
プ３１および３３と、アドレス遷移検出信号／ＡＴＤａ
に応答して動作するフリップフロップ３２とをさらに有
する。フリップフロップ３１は、アドレス遷移検出信号
／ＡＴＤｂの立下がりエッジに応答して動作し、論理ゲ
ートＬＧ４０の出力する列選択信号Ｙ０をＤ端子から取
込んでＱ端子に出力する。フリップフロップ３２は、ア
ドレス遷移検出信号／ＡＴＤａの立下がりエッジに応答
して動作し、論理ゲートＬＧ４１の出力をＤ端子から取
込んでＱ端子に出力する。フリップフロップ３３は、ア
ドレス遷移検出信号／ＡＴＤｂの立下がりエッジに応答
して動作し、論理ゲートＬＧ４２の出力をＤ端子から取
込んでＱ端子に出力する。

【０１５０】列デコーダ５０は、さらに、フリップフロ
ップ３１のＱ端子および論理ゲートＬＧ４１の出力の信
号レベル間におけるＯＲ論理演算結果を列選択信号Ｙ１
として出力する論理ゲートＬＧ４４と、フリップフロッ
プ３２のＱ端子および論理ゲートＬＧ４２の出力の信号
レベル間のＯＲ論理演算結果を列選択信号Ｙ２として出
力する論理ゲートＬＧ４５と、フリップフロップ３３の
Ｑ端子および論理ゲートＬＧ４３の出力の信号レベル間
のＯＲ演算結果を列選択信号Ｙ３として出力する論理ゲ
ートＬＧ４６とをさらに有する。

【０１５１】図１５は、列デコーダ５０による列選択信
号Ｙ０〜Ｙ３の生成を説明するタイミングチャートであ
る。

【０１５２】図１５を参照して、アドレス＃Ａ０〜＃Ａ
３は、同一のアドレスサイクルに属し、アドレス＃Ａ４
〜＃Ａ７は次のアドレスサイクルに属している。入力ア
ドレスの変化に応答して、アドレス遷移検出信号／ＡＴ
Ｄａおよび／ＡＴＤｂが図１２で説明したタイミングに
従ってＡＴＤ発生回路６１によって生成される。

【０１５３】列選択信号Ｙ０は、アドレス遷移検出信号
／ＡＴＤａおよび／ＡＴＤｂのレベルに無関係に、内部
アドレスビットａ０およびａ１の両方がＬレベルである
期間に活性化される。列選択信号Ｙ１の信号レベルは、
アドレス遷移検出信号／ＡＴＤｂの活性化に応答して変
化する。列選択信号Ｙ３の信号レベルは、列選択信号Ｙ
１と同一のタイミングで変化し、その信号レベルは列選
択信号Ｙ１と相補の関係にある。列選択信号Ｙ２は、ア
ドレス遷移検出信号／ＡＴＤａの活性化に応答して変化
する。

【０１５４】したがって、新たなアドレスサイクルの開
始時においては、列選択信号Ｙ０およびＹ１の両方が活
性化されて、各データブロックにおいて、それぞれのサ
ブデータブロックに対応するセンスアンプ回路において
読出データが生成される。

【０１５５】アドレス＃Ａ０から＃Ａ１への変化に応答
して、アドレス遷移検出信号／ＡＴＤａが活性化され
て、列選択信号Ｙ２がＨレベルに変化し、列選択信号Ｙ
０がＬレベルに変化する。これにより、センスアンプ回
路ＳＡ０ａ〜ＳＡ７ａは、新たなデータ読出を行なう。
一方、センスアンプ回路ＳＡ０ｂ〜ＳＡ７ｂにおける読
出データは保持される。

【０１５６】アドレス＃Ａ１から＃Ａ２への変化に応答
して、アドレス遷移検出信号／ＡＴＤｂのみが活性化さ
れる。これに応答して、列選択信号Ｙ１がＨレベルから
Ｌレベルに変化し、列選択信号Ｙ３がＬレベルからＨレ
ベルに変化する。これに応答して、センスアンプ回路Ｓ
Ａ０ｂ〜ＳＡ７ｂは、新たなデータ読出を行なう。

【０１５７】また、アドレス＃Ａ２から＃Ａ３の変化に
応答して、列選択信号Ｙ３はＨレベルを維持するが、列
選択信号Ｙ２はＨレベルからＬレベルに変化する。

【０１５８】このように列選択信号Ｙ０〜Ｙ３の信号レ
ベルを設定することによって、図４で説明したようなデ
ータ読出動作を実現することができる。

【０１５９】なお、本発明の実施の形態においては、ア
ドレスビットのうちの下位２ビットを用いてアドレスを
変化させるページモード読出を行なう場合を示したが、
同様に、下位のＪビット（Ｊ：Ｊ≧３の自然数）を用い
たページモード読出を行なうこともできる。この場合に
は、２^J（＝Ｋ個）のアドレスが同一のアドレスサイク
ルに属することになる。

【０１６０】さらに、この場合には、既に説明したＪ＝
２の場合における列選択信号Ｙ０〜Ｙ３によるのと同様
の選択を、２^J個の列選択信号に拡張して実行する必要
がある。これに対応して、第１のサブ列選択回路ＹＧ０
ａＵおよびＹＧ０ｂＵで用いられる列選択信号のビット
数は減少することになる。

【０１６１】図１６は、一例としてＪ＝３とした場合、
すなわち３ビットのアドレスビットによって、同一アド
レスサイクル内におけるアドレスを変化させた場合にお
ける列選択に関連する回路の構成を示す。

【０１６２】図１６を図２と比較して、Ｊ＝３の場合に
おいては、第１のサブ列選択回路ＹＧ０ａＵおよびＹＧ
０ｂＵによって、各データブロックＤＢにおいて２³＝
８個の読出データが並列に選択される。さらに、２³＝
８個の列選択信号Ｙ０〜Ｙ７によって、第２のサブ列選
択回路ＹＧ０ａＬおよびＹＧ０ｂＬにおけるデータ選択
が制御される。センスアンプ回路ＳＡａおよびＳＡｂの
出力を選択するためのマルチプレクサＭＸ０〜ＭＸ７の
構成は、センスアンプの個数、すなわち各データブロッ
クに対応するサブデータブロック数であるＮに対応して
決定される。各データブロックに対応するセンスアンプ
数は同様に２個であるので、マルチプレクサＭＸ０〜Ｍ
Ｘ７の構成は、図２の場合と同様とすることができる。

【０１６３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１６４】

【発明の効果】請求項１から３に記載の半導体記憶装置
は、センスアンプ回路の個数（Ｎ個）よりも多い数（Ｋ
個）のアドレスに連続的にアクセスするページモード読
出を実行できる。この結果、センスアンプ回路の配置面
積および消費電流を抑制して、ページモード読出による
高速なデータ読出を行なえる。

【０１６５】請求項４および５記載の半導体記憶装置
は、ページモード読出を行なうためのアドレス切換を効
率的に実行できる。

【０１６６】請求項６記載の半導体記憶装置は、請求項
１記載の半導体記憶装置が奏する効果をフラッシュメモ
リにおいて享受できる。

【０１６７】請求項７記載の半導体記憶装置は、最小限
必要な個数のセンスアンプ回路を配置して、請求項１記
載の半導体記憶装置と同様のデータ読出を実行できる。
この結果、センスアンプ回路の配置面積および消費電流
をさらに抑制できる。

【図面の簡単な説明】

【図１】 本発明の実施の形態に従う半導体記憶装置１
の読出動作に関連する構成を示す概略ブロック図であ
る。

【図２】 図１に示される半導体記憶装置１における列
選択を実行するための回路構成の一例を説明するための
図である。

【図３】 図１に示される半導体記憶装置１における列
選択を実行するための回路構成の他の一例を説明するた
めの図である。

【図４】 センスアンプ回路の構成を示す回路図であ
る。

【図５】 図１に示される半導体記憶装置１における読
出動作を説明するタイミングチャートである。

【図６】 図１に示されるＡＴＤ発生回路の構成を示す
回路図である。

【図７】 図６に示されるワンショットパルス生成回路
６２の構成を示す回路図である。

【図８】 ワンショットパルス生成回路６２の動作を説
明するタイミングチャートである。

【図９】 図６に示されるワンショットパルス生成回路
６３の構成を示す回路図である。

【図１０】 ワンショットパルス生成回路６３の動作を
説明するタイミングチャートである。

【図１１】 図６に示されるワンショットパルス生成回
路６４の構成を示す回路図である。

【図１２】 ワンショットパルス生成回路６４の動作を
説明するタイミングチャートである。

【図１３】 図６に示されるＡＴＤ発生回路６１の動作
を説明するタイミングチャートである。

【図１４】 図１に示される列デコーダのうち、アドレ
スビットの下位２ビットＡ０およびＡ１に対応する列選
択信号を生成する部分の構成を説明するブロック図であ
る。

【図１５】 列デコーダによる列選択信号Ｙ０〜Ｙ３の
生成を説明するタイミングチャートである。

【図１６】 ３ビットのアドレスビットによって、同一
アドレスサイクル内におけるアドレスを変化させた場合
における列選択に関連する回路の構成を示す。

【図１７】 従来の一般的な半導体記憶装置の読出動作
に関連する構成を示す概略ブロック図である。

【図１８】 図１７に示される従来の半導体記憶装置に
おける列選択を説明するための図である。

【図１９】 図１７に示される半導体記憶装置の読出動
作を説明するタイミングチャートである。

【図２０】 ２バイト／ページのページモード読出を実
行する従来の半導体記憶装置の読出動作に関連する構成
を示す概略ブロック図である。

【図２１】 図２０に示される半導体記憶装置における
列選択を説明するための図である。

【図２２】 図２０に示される半導体記憶装置の読出動
作を説明するタイミングチャートである。

【図２３】 ４バイト／ページのページモード読出を実
行する半導体記憶装置の読出動作に関連する構成を説明
する概略ブロック図である。

【図２４】 図２３に示される半導体記憶装置における
列選択動作を説明するための図である。

【図２５】 図２３に示される半導体記憶装置の読出動
作を説明するタイミングチャートである。

【符号の説明】

１０ メモリセルアレイ、４０ 行デコーダ、５０ 列
デコーダ、６１ ＡＴＤ発生回路、ＡＤＤ アドレス信
号、Ａ０〜Ａ１６ アドレスビット、ａ０〜ａ１６ 内
部アドレスビット、／ＡＴＤａ，／ＡＴＤｂ アドレス
遷移検出信号、Ａｄｄ 内部アドレス信号、ＤＢ０〜Ｄ
Ｂ７ データブロック、ＭＸ０〜ＭＸ７マルチプレク
サ、ＳＡ０ａ，ＳＡ０ｂ〜ＳＡ７ａ，ＳＡ７ｂ センス
アンプ回路、ＳＤＢ０ａ，ＳＤＢ０ｂ〜ＳＤＢ７ａ，Ｓ
ＤＢ７ｂ サブデータブロック、ＹＧ０ａ，ＹＧ０ｂ〜
ＹＧ７ａ，ＹＧ７ｂ 列選択回路、ＹＧ０ａＵ，ＹＧ０
ｂＵ〜ＹＧ７ａＵ，ＹＧ７ｂＵ 第１のサブ列選択回
路、ＹＧ０ａＬ，ＹＧ０ｂＬ〜ＹＧ７ａＬ，ＹＧ７ｂＬ
第２のサブ列選択回路。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 一部ビットが共通する第１番目から第Ｋ
   番目（Ｋ：２以上の整数）のＫ個のアドレスに応答した
   データ出力を行なうための半導体記憶装置であって、 行列状に配置された複数のメモリセルを有し、Ｎ個
   （Ｎ：２以上Ｋ以下の整数）のサブデータブロックに分
   割されるデータブロックと、 前記Ｎ個のサブデータブロックに対応してそれぞれ設け
   られるＮ個の第１および第２のデータ選択回路とを備
   え、 各前記第１のデータ選択回路は、前記Ｎ個のサブデータ
   ブロックのうちの対応する１つにおいて、Ｌ個（Ｌ：Ｋ
   ／Ｎで示される整数）の読出データを前記一部ビットに
   応じて選択するための第１のデータ選択を実行し、 各前記第２のデータ選択回路は、前記Ｎ個のサブデータ
   ブロックのうちの対応する１つにおいて、前記第１のデ
   ータ選択の結果に従うＬ個の読出データから１個を選択
   するための第２のデータ選択を実行し、 前記Ｎ個のサブデータブロックに対応してそれぞれ設け
   られ、各々が、対応するサブデータブロックにおいて、
   前記第１および第２のデータ選択の組合せによって選択
   された１個の読出データを増幅するためのＮ個のセンス
   アンプ回路と、前記第１および第２のデータ選択を、前
   記アドレスに応じて切換えるためのデコード回路と、 前記データブロックに対応して設けられ、Ｎ個の前記セ
   ンスアンプ回路によってそれぞれ増幅されたＮ個の前記
   読出データを受けて、前記アドレスに対応する１個の前
   記読出データを選択的に出力するための第３のデータ選
   択回路とををさらに備える、半導体記憶装置。
2. 【請求項２】 Ｋ個の前記アドレスは、同一のアドレス
   サイクルを形成し、前記デコード回路は、同一の前記ア
   ドレスサイクル内において、前記アドレスの遷移のそれ
   ぞれに応答して、Ｎ個の前記第２のデータ選択回路のう
   ちの順に選択される１個における前記第２のデータ選択
   を切換える、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記アドレスの遷移を検出して、Ｎ個の
   前記センスアンプ回路に対して、新たな読出データの増
   幅を選択的に指示するためのアドレス遷移検出回路をさ
   らに備え、 前記アドレス遷移検出回路は、新たな前記アドレスサイ
   クルの開始時において、Ｎ個の前記センスアンプ回路の
   各々に新たな読出データの増幅を指示し、 前記アドレス遷移検出回路は、同一の前記アドレスサイ
   クル内における第２番目以降の前記アドレスの入力にそ
   れぞれ応答して、Ｎ個の前記センスアンプ回路のうち
   の、前記デコード回路によって前記読出データの選択が
   切換えられた前記第２のデータ選択回路に対応する１個
   に対して、新たな読出データの増幅を指示する、請求項
   ２記載の半導体記憶装置。
4. 【請求項４】 前記アドレス遷移検出回路は、前記アド
   レスのうちのいずれか１ビットのレベル遷移に応答し
   て、Ｎ個の前記センスアンプ回路のうちの１個に対し
   て、新たな読出データの増幅を指示する、請求項３記載
   の半導体記憶装置。
5. 【請求項５】 各前記アドレスは、上位ビットおよび下
   位ビットを含み、同一の前記アドレスサイクル内におい
   て、Ｋ個の前記アドレスの上位ビットは共通であり、 各前記第１のデータ選択回路は、前記上位ビットに応じ
   て、前記対応する１つのサブデータブロックにおける前
   記第１のデータ選択を行ない、 各前記第２のデータ選択回路は、前記下位ビットに応じ
   て、前記対応する１つのサブデータブロックにおける前
   記第２のデータ選択を行なう、請求項２記載の半導体記
   憶装置。
6. 【請求項６】 前記半導体記憶装置は、フラッシュメモ
   リである、請求項１記載の半導体記憶装置。
7. 【請求項７】 Ｎは２であり、 前記第３のデータ選択回路は、前記アドレスのうちの所
   定の１ビットに応じて、前記読出データの選択を実行す
   る、請求項１記載の半導体記憶装置。