KR100396104B1 - 고속 판독 기능을 구비한 반도체 기억 장치 - Google Patents

고속 판독 기능을 구비한 반도체 기억 장치 Download PDF

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Abstract

본 발명의 반도체 기억 장치에 대해서는, 일부 비트(적어도 1 비트)가 공통하는 제 1 번째로부터 제 k 번째(K : 2이상의 자연수)의 K개의 어드레스 ADD가 입력된다. 각 데이터 블럭 DB0~DB7은 복수의 서브데이터 블럭 SDB0a, SDB0b~SDB7a, SDB7b로 분할되고, 복수의 서브데이터 블럭에 있어서는, 제 1 번째의 어드레스 입력에 응답하여 K개의 판독 데이터가 선택된다. K개의 판독 데이터 각각은 복수의 센스 앰프중의 어드레스 입력 각각에 응답하여 순서대로 선택되는 1개에 의해 증폭되어, 순서대로 출력된다.

Description

고속 판독 기능을 구비한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING HIGH-SPEED READ FUNCTION}
본 발명은 반도체 기억 장치에 관한 것으로, 보다 특정적으로는, 페이지 모드에 의해서 고속 판독을 실행하는 반도체 기억 장치에 관한 것이다.
마이크로 프로세서 등의 고성능화에 따라, 랜덤 액세스 메모리로 대표되는 반도체 메모리에 있어서는, 대용량화와 고속화를 양립하여 실현하는 것이 강하게 요구되고 있다.
도 16은 종래의 일반적인 반도체 기억 장치의 판독 동작에 관련되는 구성을 도시하는 개략 블럭도이다.
도 16을 참조하면, 종래의 반도체 기억 장치(100)는 행렬 형상으로 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이(10)를 구비한다. 메모리 셀 어레이(10)는, 예를 들면 8개의 데이터 블럭 DB0∼DB7로 분할되어 있다. 또, 이하에 있어서는, 데이터 블럭 DB0∼DB7 각각을 총괄적으로 표기할 경우에는, 부호 DB를 이용하는 것으로 한다.
메모리 셀 어레이(10)에 있어서의 어드레스 선택을 실행하기 위한 어드레스 신호 ADD는 어드레스 비트 A0∼A15로 이루어지는 16 비트의 신호로서 외부로부터 입력된다. 어드레스 신호 ADD중 어드레스 비트 A0∼A9는 메모리 셀의 행을 선택하고, 어드레스 비트 A10∼A15는 메모리 셀의 열을 선택한다. 행 어드레스 버퍼(20)는 행 선택을 실행하기 위한 어드레스 비트 A0∼A9를 수신한다. 열 어드레스 버퍼(30)는 열 선택을 실행하기 위한 어드레스 비트 A10∼A15를 수신한다.
행 어드레스 버퍼(20) 및 열 어드레스 버퍼(30)는, 외부로부터 입력된 어드레스 비트 A0∼A15에 대응하여, 내부 어드레스 신호 Add를 생성한다. 내부 어드레스 신호 Add는 내부 어드레스 비트 a0∼a15를 갖는다. 내부 어드레스 비트 a0∼a9는 행 디코더(40)에 전달된다. 내부 어드레스 비트 a10∼a15는 열 디코더(50)에전달된다.
행 디코더(40)는, 내부 어드레스 비트 a0∼a9에 따라서, 각 메모리 셀 행마다 마련된 워드선 WL(도시하지 않음)을 선택적으로 활성화시킨다. 이것에 의해, 각 데이터 블럭 DB에 있어서, 내부 어드레스 비트 a0∼a9에 따른 메모리 셀 행이 선택된다.
각 데이터 블럭에 있어서, 메모리 셀 열에 각각 대응하여 m개(m : 자연수)의 비트선 BL(도시하지 않음)가 마련된다.
반도체 기억 장치(100)는 데이터 블럭 DB0∼DB7에 각각 대응하여 배치되는, 열 선택 회로 YG0∼YG7 및 센스 앰프 회로 SA0∼SA7을 더 구비한다. 또, 이하에 있어서는, 데이터 블럭 DB와 마찬가지로, 센스 앰프 회로 및 열 선택 회로 각각을 총괄적으로 표기하는 경우에는 부호 SA및 YG을 각각 이용하는 것으로 한다.
각 열 선택 회로 YG는, 내부 어드레스 비트 a10∼a15에 따라서, 대응하는 각 데이터 블럭 DB에 있어서 1개의 비트선 BL을 선택하여, 대응하는 센스 앰프 회로 SA와 결합한다. 예를 들면, 열 선택 회로 YG0은, 데이터 블럭 DB0에 배치된 m개의 비트선 BL중 1개를 선택하여, 센스 앰프 회로 SA0과 결합한다.
반도체 기억 장치(100)는 어드레스 천이 검출 회로(이하, ATD 발생 회로로 칭함)(60)를 더 구비한다. ATD 발생 회로(60)는, 내부 어드레스 비트 a0∼a15를 수신하여, 적어도 하나의 내부 어드레스 비트의 신호 레벨이 변화된 경우에 어드레스 천이 검출 신호 /ATD를 소정 기간 원샷 펄스 형상으로 활성화한다.
각 센스 앰프 회로 SA는, 어드레스 천이 검출 신호 /ATD의 활성화에 응답하여 비트선의 프리차지 동작을 실행한다. 그 후, 어드레스 천이 검출 신호 /ATD가 비활성화되면, 비트선에 접속된 메모리 셀의 기억 데이터에 따라 프리차지된 비트선의 전압이 변화된다.
센스 앰프 회로 SA0∼SA7은, 이렇게 해서 발생한 비트선의 전압 변화를 검지하여, 판독 데이터 SD0∼SD7을 각각 출력한다. 판독 데이터 SD0∼SD7은 출력 버퍼(70)에 전달된다. 출력 버퍼(70)는, 센스 앰프 회로 SA0∼SA7로부터의 판독 데이터 SD0∼SD7을 버퍼링하여, 반도체 기억 장치(100)의 출력 데이터 D0∼D7로서 외부에 출력한다.
도 17은 반도체 기억 장치(100)에 있어서의 열 선택을 설명하기 위한 도면이다.
도 17을 참조하면, 각 데이터 블럭 DB에 대응하여 마련되는 열 선택 회로 YG는 m:1의 열 선택을 실행한다. 열 선택 회로 YG는 m개의 비트선 BL1∼BLm-1에 대응하여 각각 마련되는 열 선택 스위치 YS0∼YSm-1을 갖는다. 열 선택 스위치 YS0∼YSm-1은 열 선택 신호 Y0∼Ym-1의 활성화에 응답하여 각각 온한다. 열 디코더(50)는, 내부 어드레스 비트 a10∼a15의 신호 레벨의 조합에 따라서, 열 선택 신호 Y0∼Ym-1중 1개를 선택적으로 활성화시킨다.
열 선택 회로 YG에 의해서, m개의 비트선 BL1∼BLm-1중 어느 1개가 센스 앰프 회로 SA와 결합된다. 센스 앰프 회로 SA는, 새로운 데이터를 판독하기 위해서, 어드레스 천이 검출 신호 /ATD의 활성화에 응답하여, 결합된 비트선을 프리차지한다. 어드레스 천이 검출 신호 /ATD는 일정 기간 활성화된 후에 다시 비활성화되기때문에, 비트선과 접속된 메모리 셀에 의해서 프리차지 후에 발생하는 전압 변화를 센스 앰프 회로 SA에 의해서 검지함으로써, 판독 데이터 SD가 출력된다.
도 18은 반도체 기억 장치(100)의 판독 동작을 설명하는 타이밍차트이다.
도 18을 참조하면, 어드레스 신호 ADD에 의해서 어드레스 #A0∼#A6이 순차적으로 선택된다. 어드레스 천이에 응답하여 어드레스 천이 검출 신호 /ATD는 활성화된다. 어드레스 천이 검출 신호 /ATD의 활성화의 각각에 응답하여, 센스 앰프 회로 SA0∼SA7은, 새로운 데이터 판독을 실행해서, 어드레스 #A0∼#A6에 각각 대응하는 판독 데이터군 #SD0∼#SD6을 출력한다.
출력 버퍼(70)는, 판독 데이터군 #SD0∼#SD7을 버퍼링하여, 출력 데이터군 #D0∼#D7을 출력한다.
판독 동작에 의한 소비 전류는, 어드레스 천이 검출 신호 /ATD의 활성화에 응답하여 실행되는 비트선의 충전 전류 Ich와, 센스 앰프의 정상적인 소비 전류 및 데이터 판독시에 메모리 셀에 유입되는 메모리 셀 전류로 이루어지는 정상 전류 Ice의 합으로 나타낸다.
종래의 반도체 기억 장치에 있어서는, 데이터 판독 속도는 데이터 판독시에 메모리 셀에 유입되는 메모리 셀 전류와, 비트선을 충전하기 위한 비트선 부하에 의존하고 있기 때문에, 대용량화에 의한 셀 사이즈의 축소와 데이터 판독의 고속화는 상반하는 관계로 되어, 데이터 판독의 고속화에는 한계가 발생하고 있었다.
이러한 문제점을 극복하는 수단으로서, 종래부터 페이지 모드 판독이 행해지고 있다. 일반적으로, 페이지 모드 판독이란, 행 선택의 대상을 고정한 채로, 열선택을 순차적으로 변경하여, 복수의 메모리 셀에 액세스하는 판독 동작이다.
도 19는 2 바이트/페이지의 페이지 모드 판독을 실행하는 종래의 반도체 기억 장치(110)의 판독 동작에 관련되는 구성을 도시하는 개략 블럭도이다.
도 19를 참조하면, 반도체 기억 장치(110)에 있어서는, 페이지 모드 판독을 실행하기 위해서, 데이터 블럭 DB0∼DB7 각각을 2개의 서브데이터 블럭으로 분할하고 있다. 예를 들면, 데이터 블럭 DB0은 서브데이터 블럭 SDB0a및 SDB0b로 분할되어 있다. 또, 이하에 있어서는, 각 서브데이터 블럭을 총괄적으로 표기하는 경우에는 단지 부호 SDB를 이용하는 것으로 한다.
또한, 각 데이터 블럭에 있어서의 서브데이터 블럭의 한쪽 SDB0a∼SDB7a 및 서브데이터 블럭의 다른 쪽 SDB0b∼SDB7b를 총괄적으로 표기하는 경우에는, 부호 SDBa 및 SDBb를 각각 이용하는 것으로 한다.
열 선택 회로 YG 및 센스 앰프 회로 SA는 서브데이터 블럭마다 배치된다. 예를 들면, 데이터 블럭 DB0에 있어서는, 서브데이터 블럭 SDB0a에 대응하여 센스 앰프 회로 SA0a와 열 선택 회로 YG0a가 배치되고, 서브데이터 블럭 SDB0b에 대응하여, 센스 앰프 회로 SA0b 및 열 선택 회로 YG0b가 마련된다.
센스 앰프 회로 및 열 선택 회로에 대해서도, 서브데이터 블럭 SDBa에 대응하여 마련되는 센스 앰프 회로 SA0a∼SA7a 및 열 선택 회로 YG0a∼YG7a를 총괄적으로 표기하는 경우에는, 부호 SAa 및 YGa를 각각 이용하고, 서브데이터 블럭 SDBb에 대응하여 마련되는 센스 앰프 회로 SA0b∼SA7b 및 열 선택 회로 YG0b∼YG7b를 총괄적으로 표기하는 경우에는, 부호 SAb 및 YGb를 각각 이용하는 것으로 한다.
반도체 기억 장치(110)에 있어서는, 어드레스 비트 A0∼A16중 어드레스 비트 A1∼A6에 의해서 메모리 셀의 열을 선택하고, 어드레스 비트 A7∼A16에 의해서 메모리 셀의 행을 선택한다. 또한, 어드레스 비트 A1은 각 데이터 블럭에 있어서의 2개의 서브데이터 블럭중 1개의 선택에 이용된다.
또한, 반도체 기억 장치(110)에 있어서는, 열 디코더는 최하위의 어드레스 비트 A0에 대응하는 디코드를 실행하는 열 디코더(51)와, 열 선택을 실행하기 위한 나머지의 어드레스 비트 A1∼A6을 디코딩하기 위한 열 디코더(50)로 분할하여 배치된다.
서브데이터 블럭 SDB0a∼SDB7b에 대응하여 각각 마련되는 센스 앰프 회로 SA0a∼SA7b는 판독 데이터 SD0a∼SD7b를 각각 출력한다.
또한, 반도체 기억 장치(110)는 데이터 블럭 DB0∼DB7에 각각 대응하여 마련되는 멀티플렉서 MX0∼MX7을 더 구비한다. 이하에 있어서는, 멀티플렉서의 각각을 총괄적으로 표기하는 경우에는, 단지 부호 MX를 이용하는 것으로 한다.
각 멀티플렉서 MX는, 대응하는 데이터 블럭 DB에 속하는 2개의 센스 앰프 회로로부터 출력된 복수의 센스 앰프 데이터를 수신하여, 어느 1개를 선택적으로 출력한다. 멀티플렉서 MX가 선택적으로 출력한 판독 데이터 SD0∼SD7은, 출력 버퍼(70)에 의해서 버퍼링된 후, 출력 데이터 D0∼D7로서 반도체 기억 장치(110)로부터 외부로 출력된다.
도 20은 반도체 기억 장치(110)에 있어서의 열 선택을 설명하기 위한 도면이다.
도 20을 참조하면, 서브데이터 블럭 SDBa 및 SDBb의 각각에는, 내부 어드레스 비트 a1∼a6에 따라 선택되는 j개(j : 자연수)의 비트선 BL0∼BLj-1이 배치된다. 열 디코더(50)는, 내부 어드레스 비트 a1∼a6에 따라서, j개의 열 선택 신호 Y2∼Yj+1중 1개를 선택적으로 활성화한다.
열 선택 회로 YGa는, 비트선 BL0∼BLj-1과 센스 앰프 회로 SAa 사이에 각각 마련되고, 열 선택 신호 Y2∼Yj+1에 각각 응답하여 온하는 복수의 열 선택 스위치를 갖는다. 이것에 의해, 서브데이터 블럭 SDBa에 있어서, 내부 어드레스 비트 a1∼a6에 따라 선택된 1개의 비트선이 센스 앰프 회로 SAa와 결합된다.
열 선택 회로 YGb는, 마찬가지로, 비트선 BL0∼BLj-1과 센스 앰프 회로 SAb 사이에 각각 마련되고, 열 선택 신호 Y2∼Yj+1에 각각 응답하여 온하는 복수의 열 선택 스위치를 갖는다. 이것에 의해, 서브데이터 블럭 SDBb에 있어서도, 내부 어드레스 비트 a1∼a6에 따라 선택된 비트선이 센스 앰프 회로 SAb와 결합된다.
센스 앰프 회로 SAa 및 SAb는, 어드레스 천이 검출 신호 /ATD에 응답하여, 선택적으로 결합된 비트선의 전압 변화에 근거한 새로운 데이터 판독을 실행한다. 센스 앰프 회로 SAa 및 SAb는 판독 데이터 SDa 및 SDb를 각각 출력한다.
따라서, 각 데이터 블럭 DB에 있어서, 2개의 판독 데이터 SDa 및 SDb가 병렬로 출력된다.
멀티플렉서 MX는, 출력 버퍼(70)와 센스 앰프 회로 SAa 및 SAb 사이에 각각 결합되고, 열 선택 신호 Y0 및 Y1에 응답하여 각각 동작하는 복수의 열 선택 스위치를 갖는다.
열 디코더(51)는, 최하위의 내부 어드레스 비트 a0의 레벨에 따라서, 열 선택 신호 Y0 및 Y1중 어느 한쪽을 활성화한다. 따라서, 멀티플렉서 MX는 판독 데이터 SDa 및 SDb중 어느 한쪽을 데이터 블럭 DB로부터의 판독 데이터 SD로서 출력 버퍼(70)에 전달한다.
도 21은 반도체 기억 장치(110)의 판독 동작을 설명하는 타이밍차트이다.
도 21을 참조하면, 2 바이트/페이지의 페이지 모드 판독에 있어서는, 예를 들면 어드레스 #A0과 #A1과 같은, 연속하여 입력되는 2개의 어드레스 신호 ADD간에는 최하위의 어드레스 비트 A0만이 서로 다르다. 이 결과, 연속하여 입력되는 2개의 어드레스에 의해서 열 선택의 대상만을 변경할 수 있다.
이하에 있어서는, 상위 비트가 공통하는 복수의 어드레스 신호 ADD가 입력되는 기간을 「어드레스 사이클」이라고도 칭한다. 동일 어드레스 사이클내에 있어서는, 최하위 비트 A0을 제외하고는 어드레스 비트 A1∼A16은 동일하다. 예를 들면, 어드레스 #A0 및 #A1은 동일한 어드레스 사이클을 구성한다.
어드레스 천이 검출 신호 /ATD는 어드레스 사이클의 갱신마다 원샷 형상으로 활성화된다.
새로운 어드레스 #A0의 입력에 따라서, 어드레스 천이 검출 신호 /ATD의 활성화가 실행된다. 이것에 응답하여, 각 데이터 블럭 DB에 있어서, 센스 앰프 회로 SA0a∼SA7a에 의해서 어드레스 #A0에 대응하는 판독 데이터군 #SD0이 판독되고, 센스 앰프 회로 SA0b∼SA7b에 의해서 어드레스 #A1에 대응하는 판독 데이터군 #SD1이 판독된다.
멀티플렉서 MX0∼MX7은, 최하위의 어드레스 비트 A0에 따라서, 판독 데이터군 #SD0 및 #SD1중 어느 한쪽을 출력 버퍼(70)에 전달하기 때문에, 어드레스 #A0 및 #A1에 각각 대응하는 출력 데이터군 #D0 및 #D1을 어드레스 신호 ADD의 변화에 응답하여 연속적으로 출력할 수 있다. 이하의 어드레스 #A2, #A4, #A6의 입력에 대응하여 개시되는 어드레스 사이클에 있어서의 페이지 모드 판독도 마찬가지로 실행된다.
이러한 페이지 모드 판독에 있어서는, 각 데이터 블럭 DB에 있어서, 서브데이터 블럭 SDB에 각각 대응하는 2개의 센스 앰프 회로 SAa 및 SAb가 병렬로 동작하여, 동일 어드레스 사이클에 대응하는 2개의 내부 어드레스에 대응하는 데이터 판독을 병렬로 실행하기 때문에, 어드레스 비트 A0의 전환에 응답하는 출력 데이터(도 21에 있어서의 데이터군 #D1, #D3, #D5, #D7에 상당)를 고속으로 판독할 수 있다. 따라서, 도 16에 도시한 반도체 기억 장치(100)와 마찬가지의 통상의 액세스와 빠른 액세스가 교대로 존재하게 되어, 반도체 기억 장치(110) 전체의 데이터 판독을 고속화할 수 있다.
2 바이트/페이지의 페이지 모드 판독을 실행하는 반도체 기억 장치(110)에 있어서는, 동작하는 센스 앰프의 개수 및 센스 앰프 회로와 결합되는 비트선의 수가 도 16에 도시하는 반도체 기억 장치(100)와 비교하여 모두 2배로 되기 때문에, 비트선의 충전 전류는 2·Ich로 되고, 정상 전류도 2·Ice로 증가한다.
그러나, 2 바이트/페이지의 페이지 모드 판독에 있어서는, 동일 어드레스 사이클내에 있어서, 어드레스가 1회밖에 변화하지 않기 때문에, 데이터 판독을 비약적으로 고속화하는 것은 곤란하다. 따라서, 동일 어드레스 사이클에 있어서 연속적으로 입력되는 어드레스 수의 증가가 도모되고 있다. 예를 들면, 내부 어드레스 비트의 하위 2 비트를 이용하여 페이지 모드 판독을 실행하는 4 바이트/페이지의 페이지 모드 판독을 실행하는 반도체 기억 장치가 개발되어 있다.
도 22는 4 바이트/페이지의 페이지 모드 판독을 실행하는 반도체 기억 장치(120)의 판독 동작에 관련되는 구성을 설명하는 개략 블럭도이다.
도 22를 참조하면, 반도체 기억 장치(120)는, 2 바이트/페이지의 페이지 모드 판독을 실행하는 반도체 기억 장치(110)와 비교하여, 데이터 블럭 DB0∼DB7이 4개의 서브데이터 블럭으로 분할되어 있는 점이 다르다. 예를 들면, 데이터 블럭 DB0은 서브데이터 블럭 SDB0a∼SDB0d로 분할된다. 열 선택 회로 및 센스 앰프 회로도 서브데이터 블럭의 각각에 대응하여, 각 데이터 블럭에 있어서 4개씩 마련되어 있다.
각 멀티플렉서 MX는, 대응하는 데이터 블럭 DB에 속하는 4개의 센스 앰프 회로로부터 출력된 복수의 센스 앰프 데이터를 수신하여, 어느 1개를 선택적으로 출력한다. 멀티플렉서 MX가 선택적으로 출력한 판독 데이터 SD0∼SD7은, 출력 버퍼(70)에 의해서 버퍼링된 후, 출력 데이터 D0∼D7로서 반도체 기억 장치(110)로부터 외부로 출력된다.
열 디코더(51)는, 내부 어드레스 비트의 하위 2 비트 a0 및 a1에 따라서, 각 멀티플렉서 MX에 있어서의 데이터 선택을 전환한다.
도 23은 도 22에 도시하는 반도체 기억 장치(120)에 있어서의 열 선택 동작을 설명하기 위한 도면이다. 각 데이터 블럭 DB에 있어서의 열 선택은 마찬가지로 실행되기 때문에, 도 23에 있어서는 데이터 블럭 DB0에 있어서의 열 선택이 대표적으로 도시된다.
서브데이터 블럭 SDB0a∼SDB0d의 각각에는, 내부 어드레스 비트 a2∼a6에 따라 선택되는 k개(k : 자연수)의 비트선 BL0∼BLk-1이 배치된다. 열 디코더(50)는, 내부 어드레스 비트 a2∼a6에 따라서, k개의 열 선택 신호 Y4∼Yk+3중 1개를 선택적으로 활성화시킨다.
열 선택 회로 YG0a는, 비트선 BL0∼BLk-1과 센스 앰프 회로 SA0a 사이에 각각 마련되고, 열 선택 신호 Y4∼Yk+3에 각각 응답하여 온하는 복수의 열 선택 스위치를 갖는다. 이것에 의해, 서브데이터 블럭 SDB0a에 있어서, 내부 어드레스 비트 a2∼a6에 따라 선택된 1개의 비트선이 센스 앰프 회로 SA0a와 결합된다.
열 선택 회로 YG0b∼YG0d도 마찬가지의 구성을 갖는다. 따라서, 데이터 블럭 SDB0a∼SDB0d의 각각에 있어서, 내부 어드레스 비트 a2∼a6에 따라 선택된 비트선(복수)이 대응하는 센스 앰프 회로 SA0a∼SA0d와 각각 결합된다.
센스 앰프 회로 SA0a∼SA0d는, 어드레스 천이 검출 신호 /ATD에 응답하여, 선택적으로 결합된 비트선의 전압 변화에 근거한 새로운 데이터 판독을 실행한다. 센스 앰프 회로 SA0a∼SA0d는 판독 데이터 SD0a∼SD0d를 각각 출력한다. 따라서, 1개의 내부 어드레스 신호 add에 응답하여, 데이터 블럭 DB0에 있어서, 4개의 판독 데이터 SD0a∼SD0d가 출력된다.
멀티플렉서 MX0은, 출력 버퍼(70)와 센스 앰프 회로 SA0a∼SA0d 사이에 각각결합되고, 열 선택 신호 Y0∼Y3에 응답하여 각각 동작하는 복수의 열 선택 스위치를 갖는다.
열 디코더(51)는, 하위의 내부 어드레스 비트 a0 및 a1의 레벨에 따라서, 열 선택 신호 Y0∼Y3중 어느 한쪽을 활성화시킨다. 따라서, 멀티플렉서 MX0은 판독 데이터 SD0a∼SD0d중 1개를 데이터 블럭 DB0으로부터의 판독 데이터 SD0으로서 출력 버퍼(70)에 전달한다.
도 24는 도 22에 도시하는 반도체 기억 장치(120)의 판독 동작을 설명하는 타이밍차트이다.
도 24를 참조하면, 4 바이트/페이지의 페이지 모드 동작에 있어서는, 동일 어드레스 사이클내에 있어서, 어드레스 비트의 하위 2 비트 A0, A1이 다른 4개의 어드레스 신호 ADD가 연속하여 입력된다. 예를 들면, 동일 사이클내의 4개의 어드레스 신호에 포함되는 어드레스 비트 A0 및 A1은 (A0, A1)=(0, 0) →(0, 1) →(1, 0) →(1, 1)의 순서대로 변화된다.
동일 어드레스 사이클내에 있어서는, 하위의 2 비트 A0 및 A1을 제외한 어드레스 비트 A2∼A16은 동일하다. 예를 들면, 어드레스 #A0∼#A3은 동일한 어드레스 사이클을 구성하고, 이들의 어드레스간에 있어서는 어드레스 비트 A0 및 A1의 레벨의 조합만이 서로 다르다.
어드레스 천이 검출 신호 /ATD는 어드레스 사이클의 갱신마다 원샷 형상으로 활성화된다.
새로운 어드레스 #A0의 입력에 응답하여 어드레스 천이 검출 신호 /ATD의 활성화가 실행된다. 이것에 응답하여, 각 데이터 블럭 DB에 있어서, 센스 앰프 회로 SA0a∼SA7a에 의해서 어드레스 #A0에 대응하는 판독 데이터군 #SD0이 판독되고, 센스 앰프 회로 SA0b∼SA7b에 의해서 어드레스 #A1에 대응하는 판독 데이터군 #SD1이 판독된다. 또한, 센스 앰프 회로 SA0c∼SA7c에 의해서 어드레스 #A2에 대응하는 판독 데이터군 #SD2가 판독되고, 센스 앰프 회로 SA0d∼SA7d에 의해서 어드레스 #A3에 대응하는 판독 데이터군 #SD3이 판독된다.
멀티플렉서 MX0∼MX7은, 어드레스 비트 A0 및 A1에 각각 대응하는 내부 어드레스 비트 a0 및 a1에 따라서, 판독 데이터군 #SD0∼#SD3중 어느 하나를 출력 버퍼(70)에 전달하기 때문에, 어드레스 #A0∼#A3에 각각 대응하는 출력 데이터군 #D0∼#D3을 어드레스의 변화에 응답하여 연속적으로 출력할 수 있다. 이하의 어드레스 #A4∼#A7에 의해서 형성되는 어드레스 사이클에 있어서의 페이지 모드 판독도 마찬가지로 실행된다.
이와 같이, 각 데이터 블럭 DB에 있어서 서브데이터 블럭에 각각 대응하는 4개의 센스 앰프 회로를 병렬로 동작시켜, 동일 어드레스 사이클에 대응하는 4개의 내부 어드레스에 대응하는 데이터를 병렬로 판독한다. 이 결과, 하위 2 비트의 어드레스 비트 A0, A1의 전환에 응답하는 데이터 출력(도 21에 있어서의 데이터군 #D1, #D2, #D3, #D5, #D6, #D7의 출력에 상당)을 고속으로 실행할 수 있다. 따라서, 2 바이트/페이지의 페이지 모드 판독을 실행하는 반도체 기억 장치(110)와 비교하면, 빠른 액세스에 의해서 출력되는 데이터의 비율이 증가하기 때문에, 반도체 기억 장치(120) 전체의 데이터 판독을 더 고속화할 수 있다.
4 바이트/페이지의 페이지 모드 판독에 있어서의 소비 전류는, 동시에 동작하는 센스 앰프의 개수 및 센스 앰프 회로와 결합되는 비트선의 수가 도 16에 도시하는 반도체 기억 장치(100)의 4배로 되기 때문에, 충전 전류는 4·Ich로 되고, 셀 전류는 4·Ice로 된다. 이와 같이, 페이지 모드 동작에 의해서, 데이터 판독의 고속화가 도모되는 한편, 소비 전력은 증대한다.
이와 같이, 페이지 모드 판독에 의해서 데이터 판독의 고속화를 도모하는 경우에는, 동일 어드레스 사이클내에서 연속적으로 입력되는 어드레스 수의 증가에 대응하여, 센스 앰프 회로의 개수가 증가하기 때문에, 레이아웃 면적의 증가를 초래해 버린다. 또한, 데이터 판독시에 있어서 동시 동작하는 센스 앰프 회로 수 및 센스 앰프 회로와 결합되는 비트선 개수도 증가한다. 따라서, 데이터 판독의 고속화에 대응하여, 소비 전력도 증가해 버린다고 하는 문제점이 있었다.
본 발명의 목적은, 페이지 모드 판독을 실행하는 반도체 기억 장치에 있어서, 저소비 전력화 및 레이아웃 면적의 억제를 실행하는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 기억 장치(1)의 판독 동작에 관련되는 구성을 도시하는 개략 블럭도,
도 2a는 도 1에 도시하는 반도체 기억 장치(1)에 있어서의 열 선택을 실행하기 위한 회로 구성의 일례를 설명하기 위한 도면,
도 2b는 도 1에 도시하는 반도체 기억 장치(1)에 있어서의 열 선택을 실행하기 위한 회로 구성의 다른 일례를 설명하기 위한 도면,
도 3은 센스 앰프 회로의 구성을 도시하는 회로도,
도 4는 도 1에 도시하는 반도체 기억 장치(1)의 판독 동작을 설명하는 타이밍차트,
도 5는 ATD 발생 회로(61)의 구성을 도시하는 회로도,
도 6은 원샷 펄스 생성 회로(62)의 구성을 도시하는 회로도,
도 7은 원샷 펄스 생성 회로(62)의 동작을 설명하는 타이밍차트,
도 8은 원샷 펄스 생성 회로(63)의 구성을 도시하는 회로도,
도 9는 원샷 펄스 생성 회로(63)의 동작을 설명하는 타이밍차트,
도 10은 원샷 펄스 생성 회로(64)의 구성을 도시하는 회로도,
도 11은 원샷 펄스 생성 회로(64)의 동작을 설명하는 타이밍차트,
도 12는 ATD 발생 회로(61)의 동작을 설명하는 타이밍차트,
도 13은 열 디코더(50)중, 어드레스 비트의 하위 2 비트 A0 및 A1에 대응하는 열 선택 신호 Y0∼Y3을 생성하는 부분의 구성을 설명하는 블럭도,
도 14는 열 디코더(50)에 의한 열 선택 신호 Y0∼Y3의 생성을 설명하는 타이밍차트,
도 15는 3 비트의 어드레스 비트에 의해서, 동일 어드레스 사이클내에 있어서의 어드레스를 변화시킨 경우에서의 열 선택에 관련되는 회로의 구성을 도시하는 도면,
도 16은 종래의 일반적인 반도체 기억 장치의 판독 동작에 관련되는 구성을 도시하는 개략 블럭도,
도 17은 도 16에 도시하는 반도체 기억 장치(100)에 있어서의 열 선택을 설명하기 위한 도면,
도 18은 도 16에 도시하는 반도체 기억 장치(100)의 판독 동작을 설명하는 타이밍차트,
도 19는 2 바이트/페이지의 페이지 모드 판독을 실행하는 종래의 반도체 기억 장치(110)의 판독 동작에 관련되는 구성을 도시하는 개략 블럭도,
도 20은 도 19에 도시하는 반도체 기억 장치(110)에 있어서의 열 선택을 설명하기 위한 도면,
도 21은 도 19에 도시하는 반도체 기억 장치(110)의 판독 동작을 설명하는 타이밍차트,
도 22는 4 바이트/페이지의 페이지 모드 판독을 실행하는 반도체 기억 장치(120)의 판독 동작에 관련되는 구성을 설명하는 개략 블럭도,
도 23은 도 22에 도시하는 반도체 기억 장치(120)에 있어서의 열 선택 동작을 설명하기 위한 도면,
도 24는 도 22에 도시하는 반도체 기억 장치(120)의 판독 동작을 설명하는 타이밍차트이다.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기억 장치 2 : 메모리 셀 어레이
20 : 행 어드레스 버퍼 30 : 열 어드레스 버퍼
40 : 행 디코더 50 : 열 디코더
61 : ATD 발생 회로 70 : 출력 버퍼
본 발명은 요약하면, 일부 비트(적어도 1 비트)가 공통하는 제 1 번째 내지 제 K 번째(K : 2 이상의 자연수)의 K개 어드레스에 응답한 데이터 출력을 실행하기 위한 반도체 기억 장치로서, 데이터 블럭과, 복수의 센스 앰프 회로와, 복수의 제1 데이터 선택 회로와, 복수의 제 2 데이터 선택 회로와, 디코드 회로와, 제 3 데이터 선택 회로를 구비한다. 데이터 블럭은, 행렬 형상으로 배치된 복수의 메모리 셀을 갖고, N개(N : 2 이상의 자연수)의 서브데이터 블럭으로 분할된다. 복수의 센스 앰프 회로는, N개의 서브데이터 블럭에 대응하여 각각 마련되고, 각각이 N개의 서브데이터 블럭중 대응하는 1개로부터의 판독 데이터를 증폭한다. 복수의 제 1 및 제 2 데이터 선택 회로는 N개의 서브데이터 블럭에 대응하여 각각 마련된다. 각 제 1 데이터 선택 회로는, N개의 서브데이터 블럭중 대응하는 하나에 있어서, L개(L : K/N으로 나타내는 정수)의 판독 데이터를 선택하기 위한 제 1 데이터 선택을 실행한다. 각 제 2 데이터 선택 회로는, N개의 서브데이터 블럭중 대응하는 하나에 있어서, L개의 판독 데이터중 1개를 선택하기 위한 제 2 데이터 선택을 실행한다. 디코드 회로는, 어드레스에 따라서, N개의 제 1 및 제 2 데이터 선택 회로의 각각에 있어서의 제 1 및 제 2 데이터의 선택을 전환한다. 제 3 데이터 선택 회로는, 데이터 블럭에 대응하여 마련되고, N개의 서브데이터 블럭의 각각에 있어서 제 1 및 제 2 데이터 선택의 조합에 의해서 선택되며, N개의 센스 앰프 회로에 의해서 각각 증폭된 N개의 판독 데이터를 수신하여, 어드레스에 대응하는 1개의 판독 데이터를 선택적으로 출력한다.
따라서, 본 발명의 주된 이점은, 센스 앰프 회로의 개수보다도 많은 수의 어드레스로 연속적으로 액세스하는 페이지 모드 판독을 실행할 수 있는 점에 있다. 이 결과, 센스 앰프 회로의 배치 면적 및 소비 전류를 억제하여, 페이지 모드 판독에 의한 고속의 데이터 판독을 행할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(실시예)
이하에 있어서, 본 발명의 실시예에 대해서 도면을 참조하여 상세히 설명한다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 기억 장치(1)는 행렬 형상으로 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이(10)를 구비한다. 메모리 셀 어레이(10)에 있어서는, 각 메모리 셀 행 및 각 메모리 셀 열에 각각 대응하여, 워드선 WL 및 비트선 BL이 각각 배치된다(도시하지 않음). 또, 본 실시예에 있어서는, 반도체 기억 장치(1)는 플래시 메모리인 경우를 나타내는 것으로 한다.
메모리 셀 어레이(10)는 데이터 블럭 DB0∼DB7로 분할된다. 데이터 블럭 DB0∼DB7의 각각은, 2 바이트/페이지의 페이지 모드 판독을 실행하는 종래의 반도체 기억 장치(110)와 마찬가지로, 2개의 서브데이터 블럭으로 분할된다. 예를 들면, 데이터 블럭 DB0은 서브데이터 블럭 SDB0a 및 SDB0b로 분할된다.
또, 각 데이터 블럭에 포함되는 서브데이터 블럭의 개수, 즉 각 데이터 블럭에 대응하여 마련되는 센스 앰프 회로의 개수를 3개 이상으로도 할 수 있지만, 이하의 설명에서 명백하듯이, 본 발명에 있어서는, 각 데이터 블럭에 있어서, 복수개의 센스 앰프 회로중 1개를 순서대로 선택함으로써 데이터 출력을 실행하기 때문에, 센스 앰프 회로(서브데이터 블럭)는 각 데이터 블럭마다 2개 마련하면 충분하다.
반도체 기억 장치(1)는 서브데이터 블럭 SDB0a, SDB0b∼SDB7a, SDB7b에 각각 대응하여 마련되는 센스 앰프 회로 SA0a, SA0b∼SA7a, SA7b와, 데이터 블럭 DB0∼DB7에 대응하여 각각 마련되는 멀티플렉서 MX0∼MX7과, 어드레스 천이를 검출하기 위한 ATD 발생 회로(61)와, 출력 버퍼(70)를 더 구비한다.
반도체 기억 장치(1)는 어드레스 신호 ADD중 메모리 셀의 행 선택을 실행하기 위한 어드레스 비트 A7∼A16을 수신하는 행 어드레스 버퍼(20)와, 어드레스 신호중 메모리 셀 열 선택을 실행하기 위한 어드레스 비트 A0∼A6을 수신하는 열 어드레스 버퍼(30)를 더 구비한다. 행 어드레스 버퍼(20) 및 열 어드레스 버퍼(30)는, 어드레스 비트 A0∼A16에 각각 대응하여, 내부 어드레스 신호 add를 구성하는 내부 어드레스 비트 a0∼a16을 생성한다. 또, 어드레스 신호, 내부 어드레스 신호의 비트 수, 및 행 어드레스 버퍼(20) 및 열 어드레스 버퍼(30)에 각각 전달되는 어드레스 비트의 비트 수는 예시에 지나지 않고, 본 발명은 이들의 비트 수에 관계없이 적용할 수 있다.
반도체 기억 장치(1)는 내부 어드레스 비트 a7∼a16에 따라 메모리 셀 어레이(10)에 있어서의 행 선택을 실행하는 행 디코더(40)와, 내부 어드레스 비트 a0∼a6에 따라 메모리 셀 어레이(10)에 있어서의 열 선택을 실행하는 열 디코더(50)를 더 구비한다.
ATD 발생 회로(61)는, 새로운 어드레스 사이클의 개시에 응답하여 활성화되는 사이클 인에이블 신호 /CE 및 내부 어드레스 비트 a0∼a16을 수신하여, 어드레스 천이 검출 신호 /ATDa 및 /ATDb를 생성한다.
센스 앰프 회로 SA0a∼SA7a는, 어드레스 천이 검출 신호 /ATDa에 응답하여, 새로운 데이터 판독을 실행한다. 한편, 센스 앰프 회로 SA0b∼SA7b는, 어드레스 천이 검출 신호 /ATDb에 응답하여, 새로운 데이터 판독을 실행한다. 센스 앰프 회로 SA0a, SA0b∼SA7a, SA7b는 각각이 대응하는 서브데이터 블럭 SDB내의, 열 디코더(50)에 의한 열 선택 결과에 따른 1개의 비트선과 결합되고, 판독 데이터 SD0a, SD0b∼SD7a, SD7b를 각각 출력한다.
멀티플렉서 MX0∼MX7은, 대응하는 데이터 블럭 DB에 속하는 2개의 센스 앰프 회로로부터 각각 출력된 판독 데이터를 수신하여, 내부 어드레스 비트 a0에 따라 어느 1개를 선택해서 판독 데이터 SD0∼SD7을 각각 출력한다.
출력 버퍼(70)는, 멀티플렉서 MX0∼MX7로부터 각각 출력된 판독 데이터 SD0∼SD7을 수신하여 버퍼링해서, 출력 데이터 D0∼D7로서 반도체 기억 장치(1)의 외부에 출력한다.
다음에, 도 2a를 이용하여 반도체 기억 장치(1)에 있어서의 열 선택을 설명한다. 각 데이터 블럭 DB에 있어서의 열 선택은 마찬가지로 실행되기 때문에, 도 2a에 있어서는 데이터 블럭 DB0에 있어서의 열 선택에 관한 구성이 대표적으로 도시된다.
열 디코더(50)는, 내부 어드레스 비트 a2∼a6에 따라서, k:1의 열 선택을 실행하기 때문에, k개의 열 선택 신호 Y4∼Yk+3중 1개를 선택적으로 활성화시킨다.
서브데이터 블럭 SDB0a, SDB0b의 각각에 대해서는, 내부 어드레스 비트a2∼a6에 따라 선택되는 k개의 비트선 BL0∼BLk-1이 L 세트(L : 자연수) 배치된다. L은, 동일 어드레스 사이클에 포함되는 어드레스 수를 K, 각 데이터 블럭에 포함되는 서브데이터 블럭 수를 N이라고 하면, L=K/N으로 인가된다. 도 2에 있어서는, 일례로서 L=2인 경우의 구성을 나타낸다. 따라서, 서브데이터 블럭 SDB0a, SDB0b의 각각에는 합계 2·k(=L·K)개의 비트선 BL이 배치된다.
열 선택 회로 YG0a는 상위의 내부 어드레스 비트 a2∼a6에 따른 열 선택을 실행하기 위한 제 1 서브열 선택 회로 YG0aU와, 하위의 내부 어드레스 비트 a0 및 a1에 따른 열 선택을 실행하기 위한 제 2 서브열 선택 회로 YG0aL을 포함한다. 마찬가지로, 열 선택 회로 YG0b는 제 1 서브열 선택 회로 YG0bU와, 제 2 서브열 선택 회로 YG0bL을 포함한다.
제 1 서브열 선택 회로 YG0aU 및 YG0bU는, 열 선택 신호 Y4∼Yk+3의 활성화에 각각 응답하여 온하는 복수의 열 선택 스위치를 갖고, 대응하는 서브데이터 블럭 SDB0에 있어서 L개(L=2)의 비트선을 선택함으로써, 상위의 내부 어드레스 비트 a2∼a6에 따른 판독 데이터의 선택을 실행한다.
제 2 서브열 선택 회로 YG0aL은 제 1 서브열 선택 회로 YG0aU와 센스 앰프 회로 SA0a 사이에 마련되고, 열 선택 신호 Y0, Y2에 따라서, 제 1 서브열 선택 회로 YG0aU에 의해서 선택된 2개(L개)중 1개를 센스 앰프 회로 SA0a와 접속한다.
제 2 서브열 선택 회로 YG0bL은, 제 1 서브열 선택 회로 YG0bU와 센스 앰프 회로 SA0b 사이에 마련되고, 열 선택 신호 Y1, Y3에 따라서, 제 1 서브열 선택 회로 YG0bU에 의해서 선택된 2개(L개)중 1개를 센스 앰프 회로 SA0b와 접속한다. 제2 서브열 선택 회로 YG0aL 및 YG0bL에 의해서, 하위의 어드레스 비트 A0, A1에 대응하는 내부 어드레스 비트 a0, a1에 따른 판독 데이터의 선택이 행해진다.
상세한 것은 이후에 설명하지만, 열 디코더(50)는, 내부 어드레스 비트 a0 및 a1에 따라서, 열 선택 신호 Y0∼Y3의 활성화를 제어한다.
센스 앰프 회로 SA0a 및 SA0b는, 어드레스 천이 검출 신호 /ATDa 및 /ATDb에 각각 응답하여, 열 선택 회로 YG0a 및 YG0b를 거쳐서 선택적으로 결합된 비트선 BL의 전압 변화에 근거한 새로운 데이터 판독을 실행한다. 센스 앰프 회로 SA0a 및 SA0b는 판독 데이터 SD0a 및 SD0b를 각각 출력한다.
또한, 도 2b에 도시하는 바와 같이, 제 1 서브열 선택 회로 YG0aU 및 YG0bU와, 제 2 서브열 선택 회로 YG0aL 및 YG0bL을 교체시켜 배치하는 것도 가능하다. 도 2b의 구성에 있어서는, 도 2a의 경우와는 반대로, 하위의 내부 어드레스 비트 a0, a1에 따른 판독 데이터 선택이 상위의 내부 어드레스 비트 a2∼a6에 따른 선택에 앞서 실행된다.
도 2b의 구성으로서도, 도 2a의 경우와 마찬가지로 선택된 판독 데이터를 센스 앰프 회로 SA0a 및 SA0b에 출력할 수 있다.
다음에, 센스 앰프 회로의 구성을 설명한다. 각 센스 앰프 회로의 구성은 마찬가지이기 때문에, 도 3에 있어서는 센스 앰프 회로 SA0a의 구성을 대표적으로 설명한다.
도 3을 참조하면, 열 선택 회로 YG0a에 의해서 선택된 1개의 비트선 BL을 거쳐서 메모리 셀 MC이 센스 앰프 회로 SA0a와 결합된다. 메모리 셀 MC은 워드선 WL및 비트선 BL의 교점에 대응하여 배치되고, 비트선 BL과 소스선 SL 사이에 전기적으로 결합되는 메모리 셀 트랜지스터 MCT를 갖는다. 메모리 셀 트랜지스터 MCT의 제어 게이트 CG는 워드선 WL과 결합된다.
메모리 셀 MC은 플로팅 게이트 FG를 갖는다. 플로팅 게이트 FG에는 H 레벨 데이터의 기입시에 있어서 전자(電子)가 주입된다. 전자가 주입되면, 제어 게이트 CG에서 본 메모리 셀 트랜지스터 MCT의 임계값 전압이 높아진다. 이와 같이, 플로팅 게이트 FG로의 전자 주입 유/무에 따라서, 메모리 셀 트랜지스터 MCT의 임계값 전압이 변화된다. 이것에 의해, 워드선 WL을 활성화한 경우에 있어서, 메모리 셀 트랜지스터 MCT가 온/오프중 어느 쪽의 상태로 되는지를 검지함으로써, 메모리 셀 MC에 비휘발적으로 기억된 데이터를 판독하는 것이 가능해진다.
센스 앰프 회로 SA0a는, 센스 앰프 입력 노드 Nsi와 센스 앰프 출력 노드 Nso 사이에 전기적으로 결합되는 N형 MOS 트랜지스터 Ta와, 센스 앰프 출력 노드 Nso에 대한 풀업 저항으로서 이용되는 P형 MOS 트랜지스터 Tb와, 어드레스 천이 검출 신호 /ATDa에 응답하여 센스 앰프 출력 노드 Nso를 프리차지하기 위한 P형 MOS 트랜지스터 Tc와, 센스 앰프 입력 노드 Nsi와 트랜지스터 Ta의 게이트 사이에 결합되는 인버터 IVa를 갖는다.
트랜지스터 Tc는 어드레스 천이 검출 신호 /ATDa의 활성화(L 레벨)에 응답하여 전원 전압 Vcc과 센스 앰프 출력 노드 Nso와 결합한다. P형 MOS 트랜지스터 Tb의 게이트 전압은 접지 전압 Vss에 결합된다. 그러나, 트랜지스터 Tb의 전력 구동 능력은 프리차지에 이용되는 트랜지스터 Tc와 비교하여 작게 설계되기 때문에, 트랜지스터 Tb는 센스 앰프 출력 노드 Nso에 상시 미소 전류를 공급하기 위한 풀업 저항으로서 이용된다.
다음에 센스 앰프 회로에 있어서의 데이터 판독 동작에 대하여 설명한다.
어드레스 천이 검출 신호 /ATDa가 활성화(L 레벨)되면, 트랜지스터 Tc가 턴 온되어, 센스 앰프 출력 노드 Nso가 전원 전압 Vcc로 프리차지된다. 프리차지가 완료된 소정 시간 경과후에 있어서 어드레스 천이 검출 신호 /ATDa는 비활성화(H 레벨)되어, 트랜지스터 Tc는 턴 오프된다.
한편, 워드선 WL의 활성화(H 레벨) 및 열 선택 회로 YG0a의 선택에 따라서, 내부 어드레스 신호 add에 의해서 선택된 메모리 셀 MC은 비트선 BL을 거쳐서 센스 앰프 입력 노드 Nsi와 결합된다. 메모리 셀 MC에 H 레벨 데이터가 기입되어 있는 경우에는, 워드선 WL이 H 레벨로 활성화되더라도 메모리 셀 트랜지스터 MCT는 턴 온되지 않는다. 따라서, 비트선 BL의 전압 레벨, 즉 센스 앰프 입력 노드 Nsi의 전압 레벨은 변화하지 않는다. 따라서, 인버터 IVa의 출력은 L 레벨로 설정되어, 트랜지스터 Ta는 턴 오프 상태를 유지한다. 따라서, 센스 앰프 출력 노드 Nso의 전압 레벨은 전원 전압 Vcc로 설정된다.
한편, 메모리 셀 MC에 H 레벨 데이터가 기입되어 있지 않은 경우에는, 워드선 WL이 H 레벨로 활성화되면, 비트선 BL 및 열 선택 회로 YG0a를 거쳐서 센스 앰프 입력 노드 Nsi∼메모리 셀 MC∼소스선 SL(접지 전압 Vss)의 전류 경로가 형성되고, 센스 앰프 입력 노드 Nsi의 전압 레벨은 저하된다.
센스 앰프 입력 노드 Nsi의 전압 레벨이 일정량 이상 강하하면, 인버터 IVa의 출력이 L 레벨로부터 H 레벨로 변화되어 트랜지스터 Ta가 턴 온된다. 트랜지스터 Ta의 턴 온에 응답하여, 센스 앰프 출력 노드 Nso와 접지 전압 Vss 사이에 메모리 셀 MC을 거친 전류 경로가 형성된다. 이것에 의해, 센스 앰프 출력 노드 Nso의 전압 레벨은 저하되고, L 레벨 데이터가 판독된다.
다시 도 2를 참조하면, 멀티플렉서 MX0은 출력 버퍼(70)와 센스 앰프 회로 SA0a 및 SA0d 사이에 각각 결합되고, 내부 어드레스 비트 aO 및 그 반전 신호 /a0에 응답하여 각각 동작하는 복수의 열 선택 스위치를 갖는다. 따라서, 멀티플렉서 MX0은 판독 데이터 SD0a 및 SD0b중 어드레스 신호 ADD에 대응하는 1개를 데이터 블럭 DB0으로부터의 판독 데이터 SD0으로서 출력 버퍼(70)에 전달한다.
멀티플렉서 MX는 최하위의 내부 어드레스 비트 a0에 따라 데이터 선택을 실행한다.
도 4를 참조하면, 반도체 기억 장치(1)에 있어서는, 4 바이트/페이지의 페이지 모드 동작과 마찬가지로, 동일 어드레스 사이클내에 있어서, 어드레스 비트의 하위 2 비트 A0, A1이 다른 4개의 어드레스 신호 ADD가 연속하여 입력된다.
새로운 어드레스 사이클의 개시에 응답하여, 사이클 인에이블 신호 /CE가 L 레벨로 활성화된다. 사이클 인에이블 신호 /CE의 활성 상태(L 레벨)는 동일 어드레스 사이클 동안에 있어서 유지된다. 사이클 인에이블 신호 /CE는 해당 어드레스 사이클의 종료시에 있어서, 다시 H 레벨로 비활성화된다.
도 24에서 설명한 바와 마찬가지로, 동일 어드레스 사이클내의 4개의 어드레스 신호에 포함되는 어드레스 비트 A0 및 A1은 (A0, A1)=(0, 0) →(0, 1) →(1, 0)→(1, 1)의 순서대로 변화된다. 따라서, 동일 어드레스 사이클내에 있어서는, 하위의 2 비트 A0 및 A1을 제외한 어드레스 비트 A2∼A16은 동일하다.
ATD 발생 회로(61)는, 새로운 어드레스 사이클의 개시에 응답하여, 어드레스 천이 검출 신호 /ATDa 및 /ATDb의 각각을 원샷 펄스 형상으로 소정 기간 L 레벨로 활성화한다. 이후의 동일 어드레스 사이클내에 있어서는, ATD 발생 회로(61)는, 최하위의 어드레스 비트 A0에 대응하는 내부 어드레스 비트 a0의 레벨 변화에 응답하여, 내부 어드레스의 천이마다 /ATDa 및 /ATDb중 어느 한쪽을 교대로 L 레벨로 활성화시킨다.
새로운 어드레스 사이클의 개시에 대응하는 어드레스 #A0의 입력에 응답하여 어드레스 천이 검출 신호 /ATDa 및 /ATDb의 활성화가 실행된다. 이것에 응답하여, 각 데이터 블럭 DB에 있어서, 센스 앰프 회로 SA0a∼SA7a에 의해서 어드레스 #A0에 대응하는 판독 데이터군 #SD0이 판독되고, 센스 앰프 회로 SA0b∼SA7b에 의해서 어드레스 #A1에 대응하는 판독 데이터군 #SD1이 판독된다.
멀티플렉서 MX0∼MX7은 판독 데이터군 #SD0을 선택하여 출력 버퍼(70)에 전달한다. 이 결과, 어드레스 #A0에 대응하는 데이터군 #D0이 출력 데이터 D0∼D7로서 반도체 기억 장치(1)로부터 출력된다.
어드레스가 #A0으로부터 #A1로 변화되면, 멀티플렉서 MX0∼MX7에 있어서의 데이터 선택이 전환되고, 센스 앰프 회로 SA0b∼SA7b로부터의 판독 데이터군 #SD1이 출력 버퍼(70)에 전달된다. 이 결과, 반도체 기억 장치(1)로부터는 어드레스 #A1에 대응하는 데이터군 #D1이 출력된다.
어드레스 신호 ADD에 의한 어드레스 #A0으로부터 #A1로의 천이에 응답하여, ATD 발생 회로(61)는 어드레스 천이 검출 신호 /ATDa를 활성화한다. 한편, 어드레스 천이 검출 신호 /ATDb는 활성화되지 않는다. 따라서, 센스 앰프 회로 SA0a∼SA7a는 새로운 데이터 판독에 대비하여 프리차지를 실행한다.
다음에, 어드레스가 #A1로부터 #A2로 변화되면, ATD 발생 회로(61)는 어드레스 천이 검출 신호 /ATDb만을 활성화한다. 각 데이터 블럭 DB에 있어서, 센스 앰프 회로 SA0a∼SA7a는 어드레스 #A2에 대응하는 판독 데이터군 #SD2를 판독한다. 또한, 멀티플렉서 MX0∼MX7에 있어서의 데이터 선택이 전환되어, 센스 앰프 회로 SA0a∼SA7a에 의한 판독 데이터군 #SD2가 출력 버퍼(70)에 전달된다. 이 결과, 어드레스 #A2에 대응하는 데이터군 #D2가 출력 데이터 D0∼D7로서 반도체 기억 장치(1)로부터 출력된다. 또한, 어드레스 천이 검출 신호 /ATDb의 활성화에 응답하여, 센스 앰프 회로 SA0b∼SA7b는 새로운 데이터 판독에 대비하여 프리차지를 실행한다.
그 후, 어드레스가 #A2로부터 #A3으로 변화되면, ATD 발생 회로(61)는 어드레스 천이 검출 신호 /ATDa만을 활성화한다. 각 데이터 블럭 DB에 있어서, 센스 앰프 회로 SA0b∼SA7b는 어드레스 #A3에 대응하는 판독 데이터군 #SD3을 판독한다. 또한, 멀티플렉서 MX0∼MX7에 있어서의 데이터 선택이 전환되어, 센스 앰프 회로 SA0b∼SA7b에 의한 판독 데이터군 #SD3이 출력 버퍼(70)에 전달된다. 이 결과, 어드레스 #A3에 대응하는 데이터군 #D3이 출력 데이터 D0∼D7로서 반도체 기억 장치(1)로부터 출력된다. 센스 앰프 회로 SA0a∼SA7a는, 어드레스 천이 검출 신호/ATDa의 활성화에 응답하여, 프리차지를 실행한다.
어드레스 #A3에 대응하는 데이터 판독 동작이 종료되면, 어드레스 #A0∼#A3으로 형성되는 어드레스 사이클도 종료되기 때문에, 사이클 인에이블 신호 /CE는 H 레벨로 일단 비활성화된다.
어드레스 #4의 입력에 따라 새로운 어드레스 사이클이 시작되어, 사이클 인에이블 신호 /CE는 L 레벨로 다시 활성화된다. 어드레스 #A4∼#A7에 있어서도, 하위 2 비트의 어드레스 비트 A0 및 A1이 마찬가지로 변화된다. 어드레스 #A4∼#A7에 의해서 형성되는 어드레스 사이클에 있어서의 페이지 모드 판독도 마찬가지로 실행되기 때문에, 상세한 설명은 반복하지 않는다.
이와 같이, 반도체 기억 장치(1)에 있어서는, 각 데이터 블럭에 있어서, 제 1 서브열 선택 회로 YG0aU 및 YG0bU에 의해서 복수(L개)의 데이터를 판독하는 것에 의해, 동일 어드레스 사이클에 속하는 복수의 판독 데이터를 어드레스 사이클의 개시시에 있어서 미리 선택할 수 있다. 이 결과, 서브데이터 블럭 SDB의 분할 및 센스 앰프 회로의 배치를, 도 19에 나타내는 2 바이트/페이지의 페이지 모드 판독을 실행하는 반도체 기억 장치(110)와 동등하게 하면서도, 도 24에 나타낸 4 바이트/페이지의 페이지 모드 판독에 상당하는 속도로 데이터 판독을 실행할 수 있다.
다음에, 반도체 기억 장치(1)의 소비 전류에 대하여 생각한다. 어드레스 사이클의 개시시(예컨대, 어드레스 #A0)에 있어서는, 각 서브데이터 블럭에 대응하는 센스 앰프 회로는 병렬로 데이터 판독을 실행하기 때문에, 비트선의 충전 전류는 2·Ich로 나타낸다. 그 후의 어드레스 입력(예를 들면, #A1∼#A3)에 대응하는 데이터 판독시에는, 각 데이터 블럭에 있어서 1개씩의 센스 앰프 회로가 동작하기 때문에, 소비되는 비트선의 충전 전류는 Ich로 나타낸다. 한편, 정상 전류는 센스 앰프 회로에 개수에 따라서 2·Ice로 나타낸다.
따라서, 반도체 기억 장치(1)는, 데이터 판독 속도를 도 22에 나타낸 4 바이트/페이지의 페이지 모드 판독과 동등하게 고속화한 후에, 소비 전류를 도 19에 나타낸 2 바이트/페이지의 페이지 모드 판독의 소비 전류와 거의 동등한 레벨까지 삭감할 수 있다.
다음에, 반도체 기억 장치(1)의 열 선택 동작에 관한 회로의 상세한 구성에 대하여 설명한다.
도 5를 참조하면, ATD 발생 회로(61)는 내부 어드레스 비트 a0∼a16의 각각에 대응하여 마련되는 원샷 펄스 생성 회로(62)와, 사이클 인에이블 신호 /CE에 응답하여 마련되는 원샷 펄스 생성 회로(63 및 64)를 포함한다.
도 6을 참조하면, 원샷 펄스 생성 회로(62)는, 내부 어드레스 비트 a0∼a16중 어느 하나에 상당하는 입력 신호 IN1을 지연 시간 td1 지연시켜 출력하는 지연 회로(67)와, 입력 신호 IN1과 지연 회로(67)의 출력의 반전 신호간의 AND 연산 결과를 출력하는 논리 게이트 LG30과, 입력 신호 IN1의 반전 신호와 지연 회로(67)의 출력 신호간의 AND 연산 결과를 출력하는 논리 게이트 LG32와, 논리 게이트 LG30 및 LG32의 각 출력간의 OR 연산 결과를 원샷 펄스 OUT1로서 출력하는 논리 게이트 LG34를 갖는다.
도 7을 참조하면, 원샷 펄스 생성 회로(62)는, 입력 신호 IN1의 레벨 변화에응답하여, 소정 기간 td1동안 H 레벨로 활성화되는 원샷 펄스 OUT1을 출력한다.
도 8을 참조하면, 원샷 펄스 생성 회로(63)는, 사이클 인에이블 신호 /CE를 지연 시간 td1 지연시켜 출력하는 지연 회로(67')와, 지연 회로(67')의 출력 신호와 사이클 인에이블 신호 /CE의 반전 신호간의 AND 연산 결과를 출력하는 논리 게이트 LG35를 갖는다.
도 9를 참조하면, 원샷 펄스 생성 회로(63)는, 사이클 인에이블 신호 /CE의 활성화(L 레벨로)에 응답하여, 소정 기간 td1동안 H 레벨로 활성화되는 원샷 펄스 OUT2를 출력한다.
도 10을 참조하면, 원샷 펄스 생성 회로(64)는, 사이클 인에이블 신호 /CE를 지연 시간 td2 지연시키는 지연 회로(68)와, 지연 회로(68)의 출력과 사이클 인에이블 신호 /CE의 반전 신호간의 AND 논리 연산 결과를 원샷 펄스 OUT3으로서 출력하는 논리 게이트 LG36을 갖는다.
도 11을 참조하면, 원샷 펄스 생성 회로(64)는, 사이클 인에이블 신호 /CE의 활성화(L 레벨로)에 응답하여, 소정 기간 td2 동안 H 레벨로 활성화되는 원샷 펄스를 출력한다. 한편, 사이클 인에이블 신호 /CE의 비활성화(H 레벨로)에 있어서는, 원샷 펄스 OUT3은 활성화되지 않는다.
다시 도 5를 참조하면, ATD 발생 회로(61)는, 각 어드레스 비트에 대응하여 마련된 원샷 펄스 생성 회로(62)의 출력 신호 OUT1 및 원샷 펄스 생성 회로(63)로부터의 원샷 펄스 OUT2간의 OR 연산 결과 출력을 노드 N1에 출력하는 논리 게이트 LG10과, 노드 N1의 신호 레벨과 원샷 펄스 생성 회로(64)로부터의 원샷 펄스 OUT3간의 AND 연산 결과를 출력하는 논리 게이트 LG12와, OUT3의 반전 신호와 어드레스 비트 A0에 대응하는 원샷 펄스 생성 회로(62)의 출력 신호간의 AND 논리 연산 결과를 출력하는 논리 게이트 LG14와, 논리 게이트 LG12 및 LG14의 각 출력간의 OR 논리 연산 결과를 출력하는 논리 게이트 LG16을 갖는다.
ATD 발생 회로(61)는 원샷 펄스 OUT3과 내부 어드레스 비트 a0의 반전 신호 /a0간의 OR 연산 결과를 노드 N3에 출력하는 논리 게이트 LG18과, 원샷 펄스 OUT3과 내부 어드레스 비트 a0간의 OR 연산 결과를 노드 N4에 출력하는 논리 게이트 LG20과, 어드레스 천이 검출 신호 /ATDa 및 /ATDb를 각각 출력하기 위한 논리 게이트 LG22 및 LG24를 더 갖는다.
논리 게이트 LG22는 노드 N2 및 N3의 신호 레벨과 사이클 인에이블 신호 /CE의 반전 신호를 3 입력으로 하는 NAND 연산 결과를 어드레스 천이 검출 신호 /ATDb로서 출력한다. 논리 게이트 LG24는 노드 N2 및 N4의 신호 레벨과 사이클 인에이블 신호 /CE의 반전 신호를 3 입력으로 하는 NAND 연산 결과를 어드레스 천이 검출 신호 /ATDa로서 출력한다.
이러한 구성으로 하는 것에 의해, 어드레스 비트 A0∼A16중 어느 하나에 레벨 변화가 발생한 경우, 또는 사이클 인에이블 신호 /CE가 새로 활성화된 경우에 있어서, 노드 N1에 H 레벨로 활성화된 원샷 펄스가 생성된다.
또한, 내부 어드레스 비트 a0의 레벨에 따라서, a0이 "0(L 레벨)"인 경우에는 노드 N3의 신호 레벨이 H 레벨로 설정되고, a0의 레벨이 "1(H 레벨)"인 경우에는 노드 N4의 신호 레벨이 H 레벨로 설정된다. 한편, 사이클 인에이블 신호 /CE의활성화에 응답하여, 원샷 펄스 생성 회로(64)로부터의 원샷 펄스 OUT3이 H 레벨로 활성화되면, 새로운 어드레스 사이클의 개시로부터 기간 td2 동안에 있어서는, 노드 N3 및 N4의 양쪽이 H 레벨로 설정된다.
한편, 노드 N2는, 사이클 인에이블 신호 /CE의 활성화로부터 소정 기간 td2 동안에 있어서는, 논리 게이트 LG12의 출력에 따라 H 레벨로 설정되어, 원샷 펄스 OUT3이 L 레벨의 기간에 있어서는, 논리 게이트 LG14의 출력에 따라 H 레벨로 변화된다.
도 12를 참조하면, 새로운 어드레스 사이클의 개시에 응답하여, 사이클 인에이블 신호 /CE가 L 레벨로 활성화된다. 동일 어드레스 사이클내에 있어서는, 어드레스 비트의 하위 2 비트 A0 및 A1의 신호 레벨의 변화에 따라서, 어드레스가 전환된다. 예를 들면, 어드레스 사이클 #AC0에 있어서는, 어드레스 비트 A0 및 A1의 레벨 변화에 따라서, 연속한 4개의 어드레스가 입력된다.
사이클 인에이블 신호 /CE의 활성화에 응답하여, 노드 N3 및 N4는 모두 H 레벨로 설정되기 때문에, 어드레스 천이 검출 신호 /ATDa 및 /ATDb는 동시에 양쪽 모두 활성화된다.
동일 어드레스 사이클내에 있어서의 그 이후의 어드레스 입력시에 있어서는, 원샷 펄스 OUT3은 이미 L 레벨로 비활성화되어 있기 때문에, 노드 N3 및 N4중 어느 한쪽이 어드레스 비트 A0의 레벨에 따라 선택적으로 H 레벨로 설정된다. 이것에 응답하여, 어드레스 천이 검출 신호 /ATD a 및 /ATDb도 교대로 어느 한쪽씩 활성화되게 된다.
다음에, 열 선택 신호 Y0∼Y3의 생성을 설명한다.
도 13을 참조하면, 열 디코더(50)는, 내부 어드레스 비트 a0 및 a1의 각각의 반전 신호인 /a0 및 /a1의 AND 논리 연산 결과를 열 선택 신호 Y0으로서 출력하는 논리 게이트 LG40과, 내부 어드레스 비트 a0 및 /a1의 AND 논리 연산 결과를 출력하는 논리 게이트 LG41과, 내부 어드레스 비트 /a0 및 a1의 AND 논리 연산 결과를 출력하는 논리 게이트 LG42와, 내부 어드레스 비트 a0 및 a1의 AND 논리 연산 결과를 출력하는 논리 게이트 LG43을 갖는다.
또한, 열 디코더(50)는 어드레스 천이 검출 신호 /ATDb에 응답하여 동작하는 플립플롭(31 및 33)과, 어드레스 천이 검출 신호 /ATDa에 응답하여 동작하는 플립플롭(32)을 더 갖는다. 플립플롭(31)은, 어드레스 천이 검출 신호 /ATDb의 하강 에지에 응답하여 동작해서, 논리 게이트 LG40이 출력하는 열 선택 신호 Y0을 D 단자로부터 수신하여 Q 단자로 출력한다. 플립플롭(32)은, 어드레스 천이 검출 신호 /ATDa의 하강 에지에 응답하여 동작해서, 논리 게이트 LG41의 출력을 D 단자로부터 수신하여 Q 단자로 출력한다. 플립플롭(33)은, 어드레스 천이 검출 신호 /ATDb의 하강 에지에 응답하여 동작해서, 논리 게이트 LG42의 출력을 D 단자로부터 수신하여 Q 단자로 출력한다.
또한, 열 디코더(50)는, 플립플롭(31)의 Q 단자 및 논리 게이트 LG41의 출력의 신호 레벨간에 있어서의 OR 논리 연산 결과를 열 선택 신호 Y1로서 출력하는 논리 게이트 LG44와, 플립플롭(32)의 Q 단자 및 논리 게이트 LG42의 출력의 신호 레벨간의 OR 논리 연산 결과를 열 선택 신호 Y2로서 출력하는 논리 게이트 LG45와,플립플롭(33)의 Q 단자 및 논리 게이트 LG43의 출력의 신호 레벨간의 OR 연산 결과를 열 선택 신호 Y3으로서 출력하는 논리 게이트 LG46을 더 갖는다.
도 14를 참조하면, 어드레스 #A0∼#A3은 동일한 어드레스 사이클에 속하고, 어드레스 #A4∼#A7은 다음 어드레스 사이클에 속해 있다. 입력 어드레스의 변화에 응답하여, 어드레스 천이 검출 신호 /ATDa 및 /ATDb가 도 12에서 설명한 타이밍에 따라서 ATD 발생 회로(61)에 의해서 생성된다.
열 선택 신호 Y0은, 어드레스 천이 검출 신호 /ATDa 및 /ATDb의 레벨에 관계없이, 내부 어드레스 비트 a0 및 a1의 양쪽이 L 레벨인 기간에 활성화된다. 열 선택 신호 Y1의 신호 레벨은 어드레스 천이 검출 신호 /ATDb의 활성화에 응답하여 변화된다. 열 선택 신호 Y3의 신호 레벨은 열 선택 신호 Y1과 동일한 타이밍으로 변화되어, 그 신호 레벨은 열 선택 신호 Y1과 상보(相補)의 관계에 있다. 열 선택 신호 Y2는 어드레스 천이 검출 신호 /ATDa의 활성화에 응답하여 변화된다.
따라서, 새로운 어드레스 사이클의 개시시에 있어서는, 열 선택 신호 Y0 및 Y1의 양쪽이 활성화되어, 각 데이터 블럭에 있어서, 각각의 서브데이터 블럭에 대응하는 센스 앰프 회로에 있어서 판독 데이터가 생성된다.
어드레스 #A0으로부터 #A1로의 변화에 응답하여, 어드레스 천이 검출 신호 /ATDa가 활성화되고, 열 선택 신호 Y2가 H 레벨로 변화되며, 열 선택 신호 Y0이 L 레벨로 변화된다. 이것에 의해, 센스 앰프 회로 SA0a∼SA7a는 새로운 데이터 판독을 실행한다. 한편, 센스 앰프 회로 SA0b∼SA7b에 있어서의 판독 데이터는 유지된다.
어드레스 #A1로부터 #A2로의 변화에 응답하여, 어드레스 천이 검출 신호 /ATDb만이 활성화된다. 이것에 응답하여, 열 선택 신호 Y1이 H 레벨로부터 L 레벨로 변화되고, 열 선택 신호 Y3이 L 레벨로부터 H 레벨로 변화된다. 이것에 응답하여, 센스 앰프 회로 SA0b∼SA7b는 새로운 데이터 판독을 실행한다.
또한, 어드레스 #A2로부터 #A3으로의 변화에 응답하여, 열 선택 신호 Y3은 H 레벨을 유지하지만, 열 선택 신호 Y2는 H 레벨로부터 L 레벨로 변화된다.
이와 같이 열 선택 신호 Y0∼Y3의 신호 레벨을 설정함으로써, 도 4에서 설명한 바와 같은 데이터 판독 동작을 실현할 수 있다.
또, 본 발명의 실시예에 있어서는, 어드레스 비트중 하위 2 비트를 이용하여 어드레스를 변화시킨 페이지 모드 판독을 실행하는 경우를 나타냈지만, 마찬가지로, 하위의 J 비트(J : J ≥3의 자연수)를 이용한 페이지 모드 판독을 실행할 수도 있다. 이 경우에는, 2J(=K개)의 어드레스가 동일한 어드레스 사이클에 속하게 된다.
또한, 이 경우에는, 이미 설명한 J=2인 경우에 있어서의 열 선택 신호 Y0∼Y3에 의한 것과 마찬가지의 선택을 2J개의 열 선택 신호로 확장하여 실행할 필요가 있다. 이것에 대응하여, 제 1 서브열 선택 회로 YG0aU 및 YG0bU에서 이용되는 열 선택 신호의 비트 수는 감소하게 된다.
도 15에는 일례로서 J=3으로 한 경우에 있어서의 열 선택에 관련되는 회로의 구성을 도시한다.
도 15를 도 2와 비교하면, J=3인 경우에 있어서는, 제 1 서브열 선택 회로 YG0aU 및 YG0bU에 의해서 각 데이터 블럭 DB에 있어서 23=8개의 판독 데이터가 병렬로 선택된다. 또한, 23=8개의 열 선택 신호 Y0∼Y7에 의해서, 제 2 서브열 선택 회로 YG0aL 및 YG0bL에 있어서의 데이터 선택이 제어된다. 센스 앰프 회로 SAa 및 SAb의 출력을 선택하기 위한 멀티플렉서 MX0∼MX7의 구성은 센스 앰프의 개수, 즉 각 데이터 블럭에 대응하는 서브데이터 블럭 수인 N에 대응하여 결정된다. 각 데이터 블럭에 대응하는 센스 앰프 수는 마찬가지로 2개이기 때문에, 멀티플렉서 MX0∼MX7의 구성은 도 2의 경우와 마찬가지라고 할 수 있다.
따라서, 본 발명에 의하면, 페이지 모드 판독을 실행하는 반도체 기억 장치에 있어서, 저소비 전력화 및 레이아웃 면적을 억제할 수 있을 뿐만 아니라, 고속 판독을 실행할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 일부 비트가 공통하는 제 1 번째 내지 제 K 번째(K : 2 이상의 자연수)의 K개의 어드레스에 응답한 데이터 출력을 실행하기 위한 반도체 기억 장치로서,
    행렬 형상으로 배치된 복수의 메모리 셀을 갖고, N개(N : 2 이상의 자연수)의 서브데이터 블럭으로 분할되는 데이터 블럭과,
    상기 복수의 서브데이터 블럭에 대응하여 각각 마련되고, 각각이 상기 N개의 서브데이터 블럭중의 대응하는 1개로부터의 판독 데이터를 증폭하기 위한 N개의 센스 앰프 회로와,
    상기 N개의 서브데이터 블럭에 대응하여 각각 마련되는 N개씩의 제 1 및 제 2 데이터 선택 회로와,
    상기 어드레스에 따라서, 상기 N개의 제 1 및 제 2 데이터 선택 회로 각각에 있어서의 상기 제 1 및 제 2 데이터 선택을 전환하기 위한 디코드 회로와,
    상기 데이터 블럭에 대응하여 마련되고, 상기 N개의 서브데이터 블럭 각각에서 상기 제 1 및 제 2 데이터의 선택 조합에 의해서 선택되어, N개의 상기 센스 앰프에 의해서 각각 증폭된 N개의 상기 판독 데이터를 수신하여, 상기 어드레스에 대응하는 1개의 상기 판독 데이터를 선택적으로 출력하기 위한 제 3 데이터 선택 회로
    를 구비하되,
    각 상기 제 1 데이터 선택 회로는 상기 N개의 서브데이터 블럭중의 대응하는1개에서, L개(L : K/N으로 나타내는 정수)의 판독 데이터를 선택하기 위한 제 1 데이터 선택을 실행하고,
    각 상기 제 2 데이터 선택 회로는 상기 N개의 서브데이터 블럭중의 대응하는 1개에서, 상기 L개의 판독 데이터중의 1개를 선택하기 위한 제 2 데이터 선택을 실행하는
    반도체 기억 장치.
  2. 제 1 항에 있어서,
    K개의 상기 어드레스는 동일한 어드레스 사이클을 형성하고,
    상기 디코드 회로는, 동일한 상기 어드레스 사이클내에서, 상기 어드레스의 천이의 각각에 응답하여, N개의 상기 제 2 데이터 선택 회로중의 순서대로 선택되는 1개에 있어서의 상기 판독 데이터의 선택을 전환하는
    반도체 기억 장치.
  3. 제 2 항에 있어서,
    상기 어드레스의 천이를 검출하여, N개의 상기 센스 앰프 회로에 대해서 새로운 판독 데이터의 증폭을 지시하기 위한 어드레스 천이 검출 회로를 더 구비하고,
    상기 어드레스 천이 검출 회로는, 새로운 상기 어드레스 사이클의 개시시에서, N개의 상기 센스 앰프 회로의 각각에 대하여 새로운 판독 데이터의 증폭을 지시하며,
    상기 어드레스 천이 검출 회로는, 제 2 번째 이후의 상기 어드레스의 입력에 각각 응답하여, N개의 상기 센스 앰프 회로중의, 상기 디코드 회로에 의해서 상기 판독 데이터의 선택이 전환된 상기 제 2 데이터 선택 회로에 대응하는 1개에 대해서, 새로운 판독 데이터의 증폭을 지시하는
    반도체 기억 장치.
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