KR970004416B1 - 동기식 스태틱 랜덤 액세스 메모리 및 전송통신 패킷 스위치에 사용하기 위한 방법 - Google Patents

동기식 스태틱 랜덤 액세스 메모리 및 전송통신 패킷 스위치에 사용하기 위한 방법 Download PDF

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KR970004416B1
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지. 딕킨슨 알렉산더
하타미안 메히디
크리쉬나 레오 세일레쉬
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아메리카 델리폰 앤드 텔레그라프 캄파니
제럴드 에이. 디블라시
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Abstract

내용없음.

Description

동기식 스태틱 랜덤 액세스 메모리 및 전송통신 패킷 스위치에 사용하기 위한 방법
제 1 도는 본 발명의 원리에 따라 구성된 메모리 셀 어레이 및 제어 회로의 간략화된 블럭도,
제 2 도는 제 1 도의 제어 회로의 부분적인 개략도,
제 3 도는 제 2 도의 센스 증폭기의 예시적인 실시예의 간략화된 개략도,
제 4 도는 제 2 도의 기록 회로의 개략도,
제 5 도는 제 1 도의 메모리 회로의 메모리 사이클에 대한 타이밍도,
제 6 도는 메모리에 기록될 새로운 데이타 값과 메모리에 존재하는 데이타를 비교하고, 상기 비교에 응답하여 기록 동작을 제어하기 위한 일예의 회로에 대한 부분적인 개략도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 메모리 셀12 : 제어 회로
28 : 사전충전 회로30 : 센스증폭기
32 : 래치 발생기34 : 판독 래치 회로
36 : 기록 회로
[발명의 목적]
[발명이 속하는 기술 분야 및 그 분야의 종래 기술]
[기술 분야]
본 발명은 메모리 회로에 관한 것으로, 특히 스태틱 랜덤 액세스 메모리 회로(static random access memory circuits)에 관한 것이다.
[발명의 배경]
메모리가 요구되는 어떤 응용에서, 메모리 어레이의 셀에 기록될 새로운 데이타는 존재하는 데이타가 상기 셀로부터 판독되기 전에 이용 가능하다. 예를들어, 비동기식 변이 모드(asynchronous transfer mode; ATM) 스위칭 동안 데이타의 패킷을 버퍼링할 때, 존재하는 패킷이 메모리로부터 판독될 수 있는 것과 동시에 새로운 데이타 패킷은 메모리에 제공된다. 그러한 응용에서, 선택된 클럭 속도에 대해 최대 실행을 성취하기 위해서 단일 메모리 사이클내에 존재하는 데이타를 판독하고 새로운 데이타를 메모리 셀에 기록하는 것이 바람직할 것이다.
그러나, 종래의 메모리 회로는 최적의 실행보다 덜 효율적인 수행능력을 제공한다. 종래의 메모리 회로는 판독 및 기록 기능을 수행하기 위해서 적어도 두개의 메모리 사이클을 요구한다(존재하는 데이타는 제 1 메모리 사이클 동안 메모리로부터 판독되고 새로운 데이타는 다음 메모리 사이클에서 메모리에 기록된다). 종래 메모리의 동작 속도를 증가시키기 위해서는, 보다 높은 클럭 속도가 요구된다. 그러한 보다 빠른 메모리는 보다 많은 전력을 소모하며 보다 적은 저장 용량을 가지며, 메모리를 제조하는데 통상보다 복잡하고 값비싼 기술을 필요로 할 것이다.
[발명이 이루고자 하는 기술적 과제]
[발명의 요약]
스태틱 랜덤 액세스 메모리에서 최대 동작 속도는 단일 메모리 사이클 내에 기록 및 판독 동작을 수행하므로서 실현된다. 외향 데이타(outgoing data)는 랜덤 액세스 메모리의 셀로부터 판독되고, 내향 데이타(incoming data)는 상기 셀에 바로 기억된다. 일단 데이타가 메모리 셀로부터 판독되면, 래치 신호가 발생되어 데이타 버스에 출력하기 위해 판독 데이타의 래치를 트리거한다. 판독 데이타를 래치하는데 사용된 것과 동일한 래치 신호가 새로운 데이타의 메모리 셀로의 새로운 데이타 기록을 초기화시킨다. 이러한 방식의 단일 래치 신호의 사용은 존재하는 데이타가 상기 셀로부터 판독되어질 때까지 새로운 데이타가 메모리 셀에 기록되지 않는다는 것을 보장한다. 동일한 클럭 유로 종래 디자인보다 2배만큼 수행 능력이 증가된다.
본 발명이 예증적인 실시예에서, 센스 증폭기는 판독될 메모리 셀로부터 비트 라인쌍에 결합된다. 센스 증폭기는 비트 라인중 어느것이 보다 높은 전압을 갖는지를 결정하므로서 메모리 셀로부터 존재하는 데이타를 판독한다. 일단 센스증폭기가 메모리 셀 데이타값을 결정한 후에, 센스 증폭기의 출력에 응답해서 래치 신호가 발생된다. 래치 신호는 판독 래치에 의한 데이타의 래치를 트리거하며, 동시에 기록 회로에 의한 기록 동작의 시작을 트리거한다. 판독 래치는 래치된 데이타를 데이타 버스에 출력한다. 기록 회로는 다음에 새로운 데이타를 메모리 셀에 기록한다.
[발명의 구성 및 작용]
[상세한 설명]
제 1 도는 종래 방법으로 배열된 메모리 셀 어레이를 도시한다. 메모리 셀어레이는 n 수평 행 및 n 수직 열을 갖는 행렬로 배열된다. 주어진 열에서 메모리 셀(10)은 워드 선택 라인에 의해 결합된다. 각 메모리 사이클 동안, 단일 워드 선택 라인은 상기 메모리 사이클 동안 활성인 메모리 셀 그룹을 지정하기 위해 활성화된다. 각 행내에서 메모리 셀은 두 비트 라인(BIT 및)에 의해 서로 결합된다.
각 메모리 셀(10)은 두개의 노드를 갖는다. 두 노드중 하나는 실제 데이타값을 기억하며, 비트 라인 "BIT"에 결합된다. 두 노드중 나머지 하나는 제 1 노드에 의해 기억된 데이타값의 보수를 기억한다. 상기 제 2 노드는 비트 라인 ""에 결합된다.
본 발명에 따르면, 메모리 셀의 각 행은 각각의 비트 라인을 통해서 제어 회로(12)에 결합된다. 제어 회로(12)는 워드 선택 라인(예, 라인(24 및 26))에 의해 지정되는 행의 선택된 메모리 셀로부터 데이타를 판독하고 상기 셀에 데이타를 기록한다. 제어 회로(12)는 메모리 셀로부터 판독된 데이타를 판독버스(14)에 출력하고, 기록 버스(16)로부터 메모리 셀에 기록될 데이타를 수신한다. "선택" 제어 라인(18)은 활성화된 워드 선택 라인에 결합된 메모리 셀의 그룹 또는 서브 세트상에 수행될 판독 및 기록 동작을 인에이블시키기 위해서 제어회로(12)에 제공된다.
제어 회로(12)용 전력은 Vdd로부터 제공된다. 제어 회로(12)는 비트 라인을 통해서 차례로 메모리 셀에 전력을 공급한다. 메모리 어레이는 라인(22)을 통한 제어 회로(12)로의 시스템 클럭 신호 입력에 응답하여 동기적으로 동작한다.
본 발명의 예증적인 실시예에서, 본 발명의 메모리는 ATM 스위치와 같은 전송통신(telecommunication)패킷 스위치내에서 활용된다. 본 발명의 메모리는 단일 메모리 사이클내에 데이타의 전체 패킷을 판독하여 메모리 셀의 선택된 그룹에 기록하는데 사용된다. 전송통신 스위치는 데이타 패킷의 각 비트가 메모리 셀의 다른 하나에 기억되는 식으로 데이타의 패킷을 기억할 메모리 셀(10)의 그룹을 유일하게 식별하기 위해서 종래의 메모리 어드레싱 기술을 사용해서 디코더(도시안됨)에 의해 디코드되는 어드레스를 발생시킨다. 디코드된 어드레스는 통상 라인(24)과 같은 공통 워드 선택 라인에 의해 결합된 몇몇 메모리 셀에 대응할 것이다.
제 2 도는 제어 회로(12)를 보다 상세히 도시한다. 제어 회로(12)는 사전 충전 회로(precharge circuit ; 28), 센스 증폭기(30), 래치 발생기 회로(32), 판독 래치 회로(34) 및 기록 회로(36)를 포함하며, 상기 회로의 각각은 이하 보다 상세히 기술된다. 그런, 일반적으로 제어 회로는 다음과 같이 동작한다. 사전 충전 회로(28)는 메모리 사이클의 제 1 절반에서 비트 라인을 Vdd로 사전 충전시킨다. 메모리 사이클의 제 2 절반에서, 센스 증폭기(30)는 메모리 셀로부터 데이타값을 판독하기 위해서 비트 라인상의 전압 변화를 검출한다. 판독이 완료되면, 래치발생기 회로(32)는 래치 신호를 발생하고 데이타를 래치하기 위해서 래치 신호를 판독 래치 회로(34)에 출력하고 동시에 기록 동작을 초기화하기 위해서 래치 신호를 기록 회로(36)에 출력한다.
특히, 센스 증폭기(30)는 비트 라인에 결합되어 상기 비트 라인상의 전압 변화를 검출한다. 비트 라인 전압 변화에 응답해서, 센스 증폭기(30)는 비트 라인중 어느 것이 논리 1에 결합되고, 어느 것이 논리 0에 결합되는지를 결정한다. 결정을 하게되면, 센스 증폭기(30)는 데이타를 래치 발생기(32) 및 판독 래치(34)에 동시에 출력한다. 래치 발생기(32)는 시스템 클럭 신호의 수신시 증폭기(30)로부터의 출력 신호에 응답해서 래치 신호를 발생한다. 래치 발생기(32)로 부터의 래치 신호는 판독 래치(34) 및 기록 회로(36)에 동시에 제공된다. 판독 래치(34)는 래치 발생기(32)로부터 래치 신호를 수신하게 되면 센스증폭기(30)로부터의 신호를 래치한다. 판독 래치(34)는 래치된 데이타를 판독 버스(14)에 출력한다. 기록 회로(36)는 기록 버스(16)로부터 메모리 셀에 기록될 내향 데이타를 수신한다. 기록 회로(36)는 기록 인에이블 라인이 활성화된 경우 래치 발생기(32)로부터 래치신호를 수신하게 되면 기록 동작을 초기화한다. 이하 기술되는 바와같이, 판독 래치(34) 및 기록 회로(36)에 대해 공통 래치 신호를 공급하는 것에 의해, 제어 회로(12)는 메모리 셀에 대해 판독 및 동작 둘 다를 단일 클럭 싸이클 내에 수행하는 것이 가능하게 된다.
사전 충전 회로(28)는 증가형(enhancement-type) P-채널 트랜지스터(38, 40 및 42)를 포함한다. 트랜지스터(38, 40 및 42)의 게이트 단자는 클럭 신호에 연결된다. 트랜지스터(38 및 42)의 드레인은 Vdd에 연결된다. 트랜지스터(38 및 42)의 소스는 트랜지스터(40)를 통해 함께 결합된다. 트랜지스터(38)의 소스 단자는 하나의 비트 라인(예, BIT)에 결합되고, 트랜지스터(42)의 소스단자는 나머지 비트 라인(예,)에 결합된다. 물론. 사전 충전 회로(28)가 클럭 신호의 수신에 따라 비트 라인을 Vdd로 빠르게 충전시키는 어떤 회로일 수 있다는 것은 본 기술에 숙련된 사람들에게는 분명한 일일 것이다.
상술된 바와같이, 센스증폭기(30)는 메모리 셀(10)로부터 데이타를 판독하기 위해서, 비트 라인중 어느 것이 논리 1에 연결되고, 어느 것이 논리 0에 연결되는지 결정하도록 비트 라인상의 전압에서의 관련 변화를 검출한다. 본 발명의 예시적인 실시예에서, 제 3 도에 간략화된 형태로 도시된 센스 증폭기(30)는 (제 2 도에 보다 상세히 도시된) 밸런스 회로(52)를 통해 재생적으로 교차결합된(cross-coupled) 두 인버터(45 및 47)를 포함한다. 이하 더 논의되는 바와같이, 밸런스 회로(52)가 폐쇄되면 인버터(45 및 47)는 비안정 상태에 머무른다. 일단 밸런스 회로(52)가 개방되면, 인버터는 비트 라인상의 관련 전압에 의해 결정되는 방향으로 안정상태로 구동된다. 비트 라인상의 관련 전압에 의해 결정된 바와같은, 인버터간에 흐르는 전류의 방향은 판독래치(34)에 의해 래치될 데이타값을 설정한다.
인버터(45 및 47)는 각각 상보형-대칭 MOS(CMOS) 트랜지스터(44 및 46)와 트랜지스터(48 및 50)로 형성된다. 트랜지스터(44 및 46)의 게이트는 트랜지스터(4 및 56)를 포함하는 밸런스 회로(52)를 통해서 트랜지스터(48 및 50)의 게이트에 재생적으로 결합된다. 트랜지스터(54 및 56)의 게이트 단자는 시스템 클럭신호에 의해 제어된다. 밸런스회로(52)는 클럭 신호가 로우(low)일 때 단락 회로로서 인버터(45 및 47)에 나타난다. 역으로, 밸런스 회로(52)는 클럭 신호가 하이(high)일 때 개방 회로로서 인버터(45 및 47)에 나타난다.
인버터(45 및 47)는 비트 라인으로부터 회로 동작용 전력을 끌어당긴다. 이것은 전원 라인(예, Vdd)으로 부터 전류를 끌어 당기는 종래의 센스 증폭기에 비해서 장점을 제공하는데, 왜냐하면 본 발명의 센스 증폭기가 일단 메모리 셀의 내용을 판독하면, 무시할 수 있는 전류를 끌어당기기 때문이다.
상술된 센스 증폭기(30)의 실시예는 종래의 센스 증폭기 디자인에 비해서 여러 다른 장점을 제시한다. 예를들면, 센스 증폭기(30)는 거의 Vdd전압에 비트 라인이 머물도록 판독 동작 동안 비트 라인을 약간 방전시킨다. 이는 센싱 동작이 완료된 후 비트 라인의 빠른 사전 충전을 촉진시킨다. 또한, 센스 증폭기(30)는 대부분 Vdd근처에서 민감하다. 이는 비트 라인의 사전 충전을 간략화시키는데, 왜냐하면 Vdd가 용이하게 이용 가능하기 때문이다. 한편, 종래 센스 증폭기회로는 Vdd/2 근처의 전압에서 대단히 민감하다. 따라서, 종래의 센스 증폭기는 Vdd/2를 발생하기 위해 추가 회로를 요구하므로 보다 복잡한 회로 디자인이 된다. 게다가, 본 발명의 센스 증폭기는 단지 단일 단계로 이루어지는데, 상기 단일 단계의 출력은 실제 CMOS 전압이다. 종래의 센스 증폭기 디자인은 출력 전압을 실제 CMOS 전압으로 복원하기 위해서 센싱 단계 다음의 하나 이상의 추가 단계를 요구한다. 상기 추가 단계는 제조 비용을 증가시키며, 동작 속도를 떨어뜨리고 추가 웨이퍼 공간을 요구한다.
센스 증폭기(30)는 다음과 같이 동작한다. 상기 증폭기는 트랜지스터(58)를 통해 인버터(45 및 47)와 Vss간에 전류 경로를 설정하기 위해서 적당한 전압을 선택 라인(18)에 제공하므로서 먼저 선택된다. 비트 라인상의 전압은 밸런스 회로(52)에 의해 형성된 교차-접속(cross-connect)이 단락 회로 상태로 남아 있는 한, 교차결합된 인버터(45 및 47)를 비안정 상태에 머물게 한다. 클럭 신호를 수신하면, 밸런스 회로(52)는 인버터(45, 47)에 개방 회로로 나타나게 되어, 비트 라인간의 전압차에 응답하여 인버터를 안정 상태로 구동시킨다. 라인(BIT) 상의 전압이 라인() 상의 전압이 라인()상의 전압보다 높을 때, 인버터(45, 47)는 인버터(45)의 출력을 하이로 구동할 것이고, 논리 1이 판독 래치(34)의 "데이타 인(Data In)" 단자로 출력되게 한다. 그러나, 라인()상의 전압이 BIT상의 전압보다 높을 때, 인버터(45, 47)는 인버터(45)의 출력을 로우로 구동할 것이고, 논리 0을 판독 래치(34)의 데이타 인 단자에 출력되게 한다.
래치 발생기 회로(32)는 시스템 클럭으로부터 클럭화된 래치신호를 발생시키므로서 제어 회로가 동기 모드에서 동작하도록 한다. 래치 발생기 회로(32)는 트랜지스터(69, 62, 64 및 66)를 포함한다. 래치 발생기 회로(32)는 시스템 클럭 신호와 함께 센스 증폭기(30)로부터 데이타 신호 출력을 수신하며, 래치 신호를 발생시키기 위해 상기 세 개의 신호를 사용한다. 메모리 셀로부터 판독된 신호 및 그 신호의 역으로 이루어진 센스 증폭기(30)의 출력은 트랜지스터(64 및 66)에 입력된다. 트랜지스터(64 및 66)의 드레인 단자는 트랜지스터(60)의 소스 단자를 통해서 Vdd에 결합된다. 트랜지스터(64 및 66)의 소스 단자는 트랜지스터(62)를 통해서 Vss에 연결된다. 트랜지스터(60 및 62)는 클럭 신호에 의해 제어된다. 클럭 신호를 수신하자마자, 트랜지스터(60 및 62)는 래치 발생기(32)의 트랜지스터(64 및 66)로 센스 증폭기(30)로부터의 데이타가 공급될 때, Vdd에서 Vss까지 전류를 흐르게 한다. 이는 트랜지스터(60)의 소스단자에서 래치 신호를 발생한다. 상기 래치 신호는 판독 래치(34) 및 기록 회로(36)에 동시에 제공된다.
판독 래치(34)는 메모리 셀의 존재하는 내용값(즉, 라인 BIT 상의 값)을 상기 래치의 데이타 인 단자에서 수신한다. 이 값은 래치 발생기 회로(32)로부터의 래치 신호가 판독 래치(34)에 의해 수신될 때 래치된다. 판독 래치(34)는 래치된 값을 판독 버스(14)에 출력한다. 판독 래치(34)는 D형 플립플롭과 같은 임의의 적당한 회로가 될 수 있다.
기록 회로(36)는 기록 버스(16)를 통해서 메모리 셀에 기록된 새로운 데이타를 수신한다. 기록 버스(16)상의 데이타는 기록 회로가 래치 발생기(32)로부터 래치 신호를 수신하기 전에 기록 회로(36)에 제공된다. 래치 신호의 수신에 따라, 기록 회로(36)는 새로운 데이타를 메모리 셀에 기록하기 위해서 비트 라인중 하나가 접지되게 한다. 기록 회로(36)는 기록 인에이블 라인(20)이 활성화될 때만 동작한다. 상기 설명을 고려하면, 기록 회로(36)가 어떤 적당한 회로를 사용하여 구성될 수 있다는 것은 본 기술에 숙련된 사람들에게는 분명할 것이다.
제 4 도는 비트 라인쌍중 하나(즉, BIT 또는)에 기록하기 위한 기록회로(36)내에 회로(67)에 대한 예증적인 실시예를 도시한다. 대응하는 동일 회로가(데이타 라인상의 신호가 반전된) 나머지 비트 라인에 대해 기록 회로(36)내에 제공된다. 회로(67)는 트랜지스터(68, 70, 72, 74 및 76)를 포함한다. 트랜지스터(68, 70, 72 및 74)는 Vdd및 Vss간의 전류 경로를 제공한다. 트랜지스터(68 및 74)는 래치 발생기(32)로부터의 래치 신호에 의해 제어되는 반면에, 트랜지스터(70 및 72)는 기록 인에이블 라인(20) 및 기록 버스(16)로부터 수신된 데이타 각각에 의해서 제어된다. 기록 버스(16)상의 데이타가 하이로 세트되고 기록 인에이블 라인(20)상에서 기록이 동시에 선택될 때, 트랜지스터(76)를 온상태로 하고 비트 라인을 Vss로 구동시키게 된다. 상기 상황하에서, 래치 신호는 회로(67)를 클럭시키고, 기록이 수행된다.
본 발명의 동기식 스태틱 랜덤 액세스 메모리의 구성을 설명한 것처럼, 메모리의 동작이 이제 제 5 도를 참조로 기술될 것이다.
제 5 도는 본 발명의 메모리 내에서 다양한 신호의 타이밍을 예시한다. 제 1 시간 기간(t0-t1)동안, 작동시키며, 센스 증폭기(30)의 트랜지스터(54 및 56)를 온상태로 하므로서 밸런스 스위치(52)를 폐쇄시킨다. 사전 충전 회로(28)는 전력을 센스 증폭기 회로(30)에 제공하여 비트 라인을 Vdd전압으로 충전한다(간단히 하기 위해서, 비트 라인은 이미 사전 충전된 상태에 있는 것처럼 기간(t0-t-1)에 표시된다). 래치 신호는 로우이다. 선택 라인(18)은 상기 메모리 사이클 동안 요구된 제어 회로(12)를 선택하기 위해 하이로 구동된다.
기간(t1-t2)동안, 클럭 신호는 비트 라인의 사전 충전을 종료하여 하이로 진행된다. 동시에, (도 1에 도시된) 워드 선택 라인은 하이로 구동되어, 어레이의 각 행(row)으로부터의 하나의 메모리 셀이 각각의 비트라인쌍에 의해서 제어 회로(12)의 다른 하나에 연결되게 한다. 비트 라인이 전력을 센스 증폭기(30)에 제공하기 때문에, 두개의 비트 라인의 전압은 Vdd로부터 다소 저하(drop)될 것이다. 그러나, 메모리 셀은 비트 라인중 하나의 전압이 다른 것보다 빨리 저하되게 한다. 이는 메모리 셀의 하나의 노드가 0을 기억하기 때문에, 즉 접지에 연결되기 때문에 발생한다.
기간(t2-t3)동안, 밸런스 스위치(52)는 개방되어 센스 증폭기(30)의 인버터(45 및 47)를 안정 상태로 구동시킨다. 단락 지연은 센싱 동작을 촉진시키도록 비트 라인상의 전압이(기간(t1-t2)동안), 서로로부터 충분히 분리되도록 허용하기 위해서 밸런스 스위치(52)를 개발하기에 앞서 제공된다. 시간(t3)에서, 센싱 동작이 완료되며 래치신호가 발생된다. 센스 증폭기(30)에 의한 데이타 값 출력은 판독 래치(34)에서 래치되며 기록 동작은 초기화된다.
기간(t3-t4)동안, 비트 라인중 한 라인은 접지되어 이 비트 라인과 연관된 메모리 셀 노드에 0이 기록되어지게 한다. 다른 비트 라인은 Vdd근처의 전압으로 충전된 상태에서 제 2 비트 라인과 연관된 메모리 셀 노드에 1이 기록되어지도록 한다. 기록 동작은 t4에서 완료한다.
기간(t4-t5)동안, 새로운 메모리 사이클이 시작한다. 클럭 신호는 사전 충전 위상을 초기화하기 위해 다시 로우로 진행한다. 두 비트 라인은 Vdd로 충전된다. 래치 신호는 0으로 복귀한다. 센스 증폭기(30)는 다시 메모리 셀의 내용을 판독할 준비를 한다.
본 발명의 다른 특징에 따르면, 본 발명의 메모리에 의해 소모되는 전력은 메모리 셀에 기록될 비트값이 상기 메모리 셀에 현재 기억된 비트값과 같을 때 기록 동작의 발생을 방지하므로서 크게 감소될 수 있다. 앞서 논의된 바와같이, 선택된 셀의 내용은 새로운 데이타를 상기 셀에 기록하기 바로 전에 판독된다. 따라서, 특정 메모리 셀상의 판독 동작의 결과는 다음 기록 동작이 요구되는지를 결정하기 위해서 상기 셀에 기록될 데이타와 비교될 수 있다. 만약 셀의 값이 기록될 값과 동일하면, 기록 동작은 차단된다.
제 6 도는 판독 동작에 수반하여 메모리 셀의 내용과 셀에 기록될 데이타와의 비교를 구현하기 위한 일예의 회로를 도시한다. 상기 회로는 배타적-OR게이트(78)를 포함하는데, 상기 게이트의 입력 단자는 센스 증폭기(30)의 "데이타" 출력에 결합된다. 배타적-OR게이트(78)를의 나머지 입력 단자는 기록 버스(16)에 결합된다. 배타적 -OR게이트(78)의 출력 단자는 기록 회로를 인에이블 또는 디스에이블시키기 위해서 기록 회로(36)의 기록 인에이블(20)을 구동시킨다. 센스 증폭기(30)로부터의 데이타 값 출력이 기록 버스(16)상에 존재하는 값과 같을 때, 배타적-OR게이트(78)는 논리 0을 기록 회로(36)에 출력하므로서 기록 동작을 막는다. 역으로, 센스 증폭기(30)로부터의 데이타 값 출력이 기록 버스(16)상에 존재하는 값과 상이할 때, 배타적-OR게이트(78)는 논리 1을 기록 회로(36)에 출력하므로서 기록 동작을 인에이블시킨다.
상술한 바는 단지 본 발명의 원리에 대한 예시이며, 여러가지 변경이 본 발명의 영역 및 취지를 벗어나지 않고 본 기술에 숙련된 사람들에 의해 만들어질 수 있다는 것은 명백할 것이다. 예를들어, 본 발명의 판독/기록 메모리 및 제어 회로는 동시적인 판독 및 기록 동작을 수행하기 위한 "기록 백 캐시(write back cache)"에 사용하기 적합하다. 본 발명의 메모리는 캐시로부터 존재하는 데이타를 판독하고 캐시로부터의 데이타를 다시 주메모리로 기록한다. 동시에 새로운 데이타는 주메모리로부터 캐시에 기록된다.

Claims (14)

  1. 단일 메모리 액세스 사이클에서 메모리의 메모리 셀로부터 판독하고 상기 셀에 기록할 수 있는 동기식 스태틱 랜덤 액세스 메모리에 있어서, 각 메모리 셀(10)에 배치되어 상기 메모리 셀(10)에 기록될 비트값을 나타내는 신호를 수신하기 위한 수단(12)과; 상기 메모리 셀(10)과 결합된 비트 라인에 연결되어 상기 메모리 셀(10)에 저장된 비트값을 나타내는 감지된(sensed) 출력을 발생하기 위한 센싱 수단(30)과; 상기 감지된 출력의 발생에 응답해서 래치 신호를 발생하기 위한 래치 발생기(32); 및 상기 래치신호에 응답해서 비트 값을 데이타 저장 수단(34)으로 래치하고 동시에 상기 메모리 셀(10)로의 입력 비트값의 기록을 초기화하기 위한 수단(34, 36)을 포함하는 것을 특징으로 하는 동기식 스태틱 랜덤 액세스 메모리.
  2. 제 1 항에 있어서, 상기 센싱 수단(30)은 상기 래치 신호가 발생되는 시간보다 늦지 않게 상기 비트 라인으로부터 효과적으로 차단되도록 배열되는 것을 특징으로 하는 동기식 스태틱 랜덤 액세스 메모리.
  3. 제 1 항에 있어서, 상기 센싱 수단(30)은 각각의 소스 대 드레인 전류 경로 및 각각의 제어 노드를 갖는 인버터쌍(45, 47)을 포함하는 센스증폭기(30)와, 상기 제어 노드 및 상기 전류 경로를 재생적으로 교차결합시키기 위한 수단(52), 및 상기 비트 라인 각각을 상기 전류 경로의 각 경로에 연결시키기 위한 수단(52)을 포함하는 것을 특징으로 하는 동기식 스태틱 랜덤 액세스 메모리.
  4. 제 3 항에 있어서, 상기 센싱 수단(30)은 상기 비트 라인을 공통 전위로 사전 충전시키기 위한 수단(28)을 더 포함하며, 상기 센스 증폭기(30)는 그후 상기 메모리 셀(10)의 상태에 의해 야기된 신호중 적어도 하나의 변화에 응답하여 상기 비트 라인상의 신호의 관련 극성을 감지(sense)하는 것을 특징으로 하는 동기식 스태틱 랜덤 액세스 메모리.
  5. 제 1 항에 있어서, 상기 센싱 수단(30)은 클럭 신호의 수신에 응답해서 감지된 출력을 발생하는 것을 특징으로 하는 동기식 스태틱 랜덤 액세스 메모리.
  6. 제 1 항에 있어서, 상기 비트값과 입력 비트값이 동일할 경우 상기 입력값의 메모리 셀(10)로의 기록을 방지하기 위한 수단(78)을 더 포함하는 것을 특징으로 하는 동기식 스태틱 랜덤 액세스 메모리.
  7. 선택된 메모리 셀(10)로부터 판독하고 상기 셀에 기록할 수 있는 랜덤 액세스 메모리로서, 단일 메모리 액세스 싸이클 내에 상기 선택된 메모리 셀(10)로부터 판독하고 상기 셀(10)에 기록할 수 있는 회로에 있어서, 상기 메모리 셀(10)에 기록될 비트값을 나타내는 신호를 수신하기 위한 수단(12)과; 상기 메모리 셀(10)에 결합된 비트 라인에 연결되어 상기 메모리 셀(10)에 저장된 비트값을 나타내는 감지된 출력을 발생하기 위한 센싱 수단(30)과; 상기 센스된 출력의 발생에 응답해서 래치 신호를 발생하기 위한 래치발생기(32); 및 상기 래치 신호에 응답해서 상기 비트값을 데이타 기억 수단으로 래치하고 동시에 상기 메모리 셀로의 입력 비트값의 기록을 초기화하기 위한 수단(34, 36)을 포함하는 것을 특징으로 하는 랜덤 액세스 메모리의 선택된 메모리 셀의 판독 및 기록용 회로.
  8. 제 7 항에 있어서, 상기 센싱 수단(30)은 상기 래치 신호가 발생되는 시간보다 늦지 않게 상기 비트 라인으로부터 효과적으로 차단되도록 배열되는 것을 특징으로 하는 랜덤 액세스 메모리의 선택된 메모리 셀의 판독 및 기록용 회로.
  9. 제 7 항에 있어서, 상기 센싱 수단(30)은 각각 소스 대 드레인 전류 경로 및 각각의 제어 노드를 갖는 인버터쌍(45, 47)으로 이루어진 센스 증폭기(30)와, 상기 제어 노드 및 상기 전류 경로를 재생적으로 교차결합시키기 위한 수단(52), 및 상기 비트 라인 각각을 상기 전류 경로의 각 경로에 연결시키기 위한 수단(52)을 포함하는 것을 특징으로 하는 랜덤 액세스 메모리의 선택된 메모리 셀의 판독 및 기록용 회로.
  10. 제 9 항에 있어서, 상기 센싱 수단(30)은 상기 비트 라인을 공통 전위로 사전 충전시키기 위한 수단(28)을 더 포함하며, 상기 센스 증폭기(30)는 그 후 상기 메모리 셀(10)의 상태에 의해 야기된 신호중 적어도 하나의 변화에 응답하여 상기 비트 라인상의 신호의 관련 극성을 감지하는 것을 특징으로 하는 랜덤 액세스 메모리의 선택된 메모리 셀의 판독 및 기록용 회로.
  11. 제 7 항에 있어서, 상기 센싱 수단(30)은 클럭 신호의 수신에 응답해서 감지된 출력을 발생하는 것을 특징으로 하는 랜덤 액세스 메모리의 선택된 메모리 셀의 판독 및 기록용 회로.
  12. 제 7 항에 있어서, 상기 메모리 셀(10)은 캐시 메모리의 셀인 것을 특징으로 하는 랜덤 액세스 메모리의 선택된 메모리 셀의 판독 및 기록용 회로.
  13. 제 7 항에 있어서, 상기 비트값과 입력 비트값이 동일할 경우 상기 입력 비트의 메모리 셀(10)로의 기록을 방지하기 위한 수단(78)을 더 포함하는 것을 특징으로 하는 랜덤 액세스 메모리의 선택된 메모리 셀의 판독 및 기록용 회로.
  14. 다수의 비트로 이루어진 데이타 패킷이 어드레스에 의해 식별되는 다수의 메모리 셀(10)에 기억되고, 각 메모리 셀(10)은 다수의 비트중 다른 하나를 기억하는 전송통신 피킷 스위치에 사용하기 위한 방법에 있어서, 데이타의 제 1 패킷을 기억할 다수의 메모리 셀(10)을 식별하는 어드레스를 발생하는 단계와; 상기 메모리 셀(10)에 기록될 데이타의 제 1 패킷의 비트값을 나타내는 신호를 각 메모리 셀(10)에서 수신하는 단계와; 상기 메모리 셀(10)에 기억된 데이타의 제 2 패킷의 비트값을 나타내는 감지된 출력을 각 메모리 셀(10)에서 발생하는 단계; 및 상기 감지된 출력의 발생시에, 각 셀(10)에서, 상기 비트값을 데이타 기억 수단(34)으로 래치하고 동시에 상기 메모리 셀(10)로의 입력 비트값의 기록을 초기화해서 데이타의 제 1 의 패킷이 상기 어드레스에서 기억되고 데이타의 제 2 의 패킷의 단일 메모리 싸이클 내에 상기 어드레스로부터 판독되도록 하는 단계를 포함하는 것을 특징으로 하는 전송통신 패킷 스위치에 사용하기 위한 방법.
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