JPS5812185A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体記憶装置に記憶セル部以外にアドレス
及びデータの一時格納用バッファ・レジスタを形成し、
読出しと書込゛みが同時にできる半導体記憶装置（関す
る。

一般に％ＤＭＡ（ダイレクトーメそり舎アクセス）で半
導体記憶装置にアクセメする場合、例えば、ラスタ・ス
中ヤン方式ＣＲＴディスプレイの表示データ記憶用に使
用する場合、ラスタ・スキャンのタイミングで半導体記
憶装置に直接、読出しの要求が発生し、一方、ラスタ・
スキャｙのタイミングに無関係なタイミングで表示デー
タの書換（半導体記憶装置への書込み）ｌ！求が発生す
るので、半導体記憶装置に対して読出しと書込みの要求
が同時に発生することがある。従来の半導体記憶装置で
はこのような場合、書込みの要求を一時保留にすること
が必要であり、処理速度の低下を招く欠点が生ずる。

本発明は、上に述べたような欠点を解消した半導体記憶
装置である。以下に、本発明の実施例を図面を参照′し
て説明する。

本発明による半導体記憶装置社中導体記憶装置にお−で
、絖出しくリード）と同時に書込＋（ライト）ができる
ように、記憶セル部以外に記憶番地（アドレス）及び記
憶内容（データ）の一時格納用パッファＯレジスタを形
成したことを特徴とする。

！１図は、本発明の実施例の構成を示し、このうち従来
の半導体記憶装置の構成部分（＠１図の破線で囲まれた
部分）を一括したものが＠２図である。従来の半導体記
憶装置の構成部分にクーでは、公知であるので＠２図を
参照して動作を説明。

する０本発明の動作は、読出し用チップ・イネーブル信
号Ｆが、１１１か＠０＠かによりて部分される。チップ
、＠イネーブル状態（読出し用チップ・イネーブル信号
がｌ　ｌ＠　）では、アドレス入力切換回路４によシ、
従来の半導体記憶装置構成部分１１のアドレス人力２−
ａ及び３−１に読出しアドレス人が入力され、読出しデ
ータＥが出力される。

このとき、書込要求（書込みパルス）Ｄが発生すると、
書込みアドレスＢが書込みアドレス・バッファ・レジス
タ５の左端に、書込みデータＣが書込ミテータ・バッフ
ァ書レジスタ６の左端に、各マ一時格納されると同時に
、可逆カウンタ７がインクリメントされる。ここで、書
込みアドレス及び書込みデータ・バッファ・レジスタは
双方向￥フトレジスタで形成されておシ、チップ・イネ
ーブル状態のまま次の書込み要求が発生すると新し一書
込みアドレス及び書込みデータが前述のシフト・レジス
タ５及び６の左端に一時格納され、以＃にレジスタに格
納されてｉた内容は、右にシフトしさらに可逆カラ／り
がインクリメントされる。

このようにして、胱出し中においても、書込み要求側か
らの要求を保留にすることなく、書込みデータの保持が
できる。一方、チップ・イネーブル状態でな％Ａ（続出
し用チップ・イネーブル信号が１０＠）ときは、アドレ
ス入力切換回路（第２図４）により、従来の半導体記憶
装置構成部分ｌ′のアドレス入力２−暑及び３−ａに書
込みアドレス・バッファ・レジスタ５の左端の内容（書
込みアドレス）が入力される。このと色書込み用チップ
・イネーブル信号が１１１であれば、前・述の読出用チ
ップ・イネーブル信号が１のときと同様に、書込みアド
レス及び、書込みデータが順次シフト・レジスタに一時
格納される。書込み用チップ・イネーブル信号が０でか
つ、可逆カラ／りの内容が０でな−（従来の半導体記憶
装置構成部分に書込まれて−な一書込みデータがシフト
・レジスタに残りて−るとき）に社、タイミング発生部
８から、従来の半導体記憶装置の構成部分１′に書込み
パルスが出力され、書込みデータ・バッファ・レジスタ
６の左端の内容が書込まれ、さらに、ダウン・カウント
・パルス出力８が生成され、可逆カウンタ７がデクリメ
ントされるとともに、書込みアドレス及び書込みデータ
・バッファ・レジスタ５．及び６が左にシフトして、一
時格納されてｉた書込みデータが順次、従来の半導体記
憶装置構成部分１１に記憶される。尚、タイミング発生
部８の構成線、続出し用チップ−イネーブル信号Ｆが１
０１かつ、書込み用チップ・イネーブル信号ＧｔＩＸ″
Ｇ”かつ可逆カラ／タフの出力がＯのときに１発振する
発振器及び発振器の出力をカウントし、このカウント出
力をデコードして書込みパルス及びダウ／・カウント・
パルスを得る為のカラ／り及びデコーダ部よ構成る。

第３図はタイミング発生部の一列を示す、第３図９のＤ
タイプ・ポジティブエツジ・フリップ・フロップの反転
出力社、書込みパルスの立上が夛で１になシ、ダウ／・
カウント・パルスがＯＫなると、０になる。このフリッ
プ・フロップ９の出力によシ、書込みパルスが立がると
書込み用及び読出し用チップ・イネーブル信号の匹づれ
が１になっても、発振器の発振が従来の半導体記憶装置
構成部分に記憶されるまで停止せず、また従来の半導体
記憶装置構成部分のアドレス入力も、この・期間、書込
みアドレス・バッファ・レジスタの出力に接続された状
態であシ、誤りたアドレスに書込みデータが書込まれる
ことはない。

次に１本発明の効果を挙げる。

（１）本発明による半導体記憶装置をラスタ・スキャン
方式ＣＲＴディスプレイの表示記憶用に使用する場合、
ラスタ・スキャンの夕、イミングにより書込みが保留さ
れることがな−ので、処理系の処理速度を低下させな−
。

（２）本発明による半導体記憶装置が書込データをシフ
ト・レジスタに一時格納することから、従来の半導体記
憶装置に比較し見かけ上非常に高速に書込みが行なえる
。

【図面の簡単な説明】

第１図は、本発明の実施例の構成を示す図、第２図は、
＠１図中、従来の半導体記憶装置構成部分を一括して示
す図である。＠３図はタイミング発生部の構成の一例を
示す図である。 尚、各々の１図にお−で、１・−・・・メモリ、・セル
・アレイ、２・・・・−・行アドレス・デコー’ｓ　３
−−−−−列アドレスデコーダ、４・・・・・・アドレ
ス入力切換回路、５・・・・・・書込みアドレス・バッ
ファレジスタ（双方向シフト・レジスタ）、６・−・−
・書込みデータｌｌバッファ・レジスタ（双方向シフト
・レジスタ）、７・・・・・・可逆カウンタ、８−−−
−−−タイミング発生部、９・＋＋　＋＋ｅ　Ｄタイプ
・ポジティブ参エツジ・フリップ・フロップ、ｌＯ・・
・・−・発振器、１１・・・・−カウンタ及びデコーダ
部、２−１・−・・−行アドレス入九３−ａ・・−・・
・列アドレス入力、３−ｂ・・−・・・書込データ入力
、３−ｃ−−−−−アウト・プツト・バッファ・イネー
ブル入力、３−ｄ・−・・・書込みパルス入力、３−ｅ
・・・・・・読出しデータ出力、４−ｍ・−・−・読出
しアドレス入力、４−ｂ・・・・・・書込みアドレス入
力、４−Ｃ−読出し・書込みアドレス切換制御信号入力
、５−ａ・−・・−書込みアドレス出力（レジスタの左
端に格納されてｉるアドレス）ｂｓ−ｂ・−・−書込み
アドレス入力（レジスタの左端へのアドレス入力）、５
−ｃ＝−−シフト・ライト・クロック入力、５−ｄ−・
−・・・シフト・レフト・クロック入力％６−ａ−・・
・−書込みデータ出力（レジスタの左端に格納されて−
るデータ）、６−ｂ−＝−書込みデータ入力（レジスタ
の左端へのデータ入力）％６−Ｃ・−−一・シフト・ラ
イト・クロック入力％６−　ｄ−・・・シフト・レフト
・クロック入力、７−ｇ−・・・アップ・カウ／ト入力
、７−ｂ−・−カウント出力、？−Ｃ−・・・ｌラン・
カウント入力、８−ａ−・・・・カフ／りからの入力、
８−ｂ−−−−−ダク／・カウント・パルス出力、８−
ｃ−−−一続出し一書込みアドレス切換制御信号出力、
８−ｄ−一一アウド・プツト・バッファ・イネーブル信
号出力、８−ｅ−・・・書込みパルス出力、８−ｆ−−
−−読出し用チップ−イネーブル信号入力、　８−　ｇ
−−−−−−書込み用チップ・イネーブル信号入力、Ａ
・・・・・・読出しアドレス、Ｂ・・・・・・書込みア
ドレス、　Ｃ−−−−−・書込みデータ、Ｄ−、−、、
書込みパルス、ｇ−、−・読出しデータ、Ｆ−・・・−
読出し用チップ。 イネーブル信号、Ｇ・−−一書込み用チップ拳イネーブ
ル信号。

Claims (1)

【特許請求の範囲】
1. 半導体記憶装置にお−で、読出しと同時に書込みができ
   るように、記憶セル部以外に記憶番地及び記憶内容の一
   時格納用バッファ・レジスタを形成したことを特徴とす
   る半導体記憶装置。