JPS59231588A - デイスプレイ装置 - Google Patents
デイスプレイ装置Info
- Publication number
- JPS59231588A JPS59231588A JP58106032A JP10603283A JPS59231588A JP S59231588 A JPS59231588 A JP S59231588A JP 58106032 A JP58106032 A JP 58106032A JP 10603283 A JP10603283 A JP 10603283A JP S59231588 A JPS59231588 A JP S59231588A
- Authority
- JP
- Japan
- Prior art keywords
- display
- cycle
- display memory
- display device
- control means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はディスプレイ装置の改良に関するものである
。
。
従来、この種の装置として第１図に示すものがあった。
図において、（１）は表示装置、（２）はこの表示装置
（１）へ供給するデータを記憶している表示用メモリ、
（３）は中央処理装置（以下、ＣＰＵと略称する）、（
４）はこのｃ Ｐ Ｕ （３）から上記表示用メモリ（
２）にデータを「読み書き」（以下、Ｒ／Ｗと略称する
）するだめのデータバス、（５）は上記ＣＰ Ｕ （３
）から上記表示用メモリ（２）をＲ／Ｗする為のアドレ
ス（以下、ＡＤＲと略称する）を出力するＡＤＨ信号線
、（６）杜上記表示装置（１）の表示制御手段（以下、
ＣＲＴＣと略称する’） 、 （７）はこのＣＲＴ Ｃ
（６）から表示用メモリ（２）の表示すべきデータが記
憶されているＡＤＲを出力するＡＤＨ信号線、（８）は
上記ＣＲＴ Ｃ（６）からブリンク（以下、ＢＬと略称
する）信号を出力するＢＬ信号線、（９）は上記表示用
メモリ（２）と上記各ＡＤＲ信号線（５Ｌ （７）との
間に設けたアドレス切替手段、αＱはＣＰ Ｕ （１）
のアドレスデコーダ、ａρは表示装置（すの水平方向の
表示タイミングに同期して表示用メモリ１キヤラクタを
ＣＲＴ Ｃ（６）が読み出す為のキャラクタ信号（イ）
をアドレス切替手段（９）及び後述のＷＡ Ｉ Ｔ信号
発生手段（２）へ出力するキャラクタ信号発生手段、（
２）はＣＰ Ｕ （３）に対してＷＡＩＴ信号（ロ）を
出力する為のＷＡ Ｉ Ｔ信号発生手段、（至）は表示
用メーモリ（２）から出力されたｃ Ｐ Ｕ （３）に
対するデータラッチ手段、α◆は表示用メモリ（４）か
ら出力された表示装置（１）に対するデータラッチ手段
である。
（１）へ供給するデータを記憶している表示用メモリ、
（３）は中央処理装置（以下、ＣＰＵと略称する）、（
４）はこのｃ Ｐ Ｕ （３）から上記表示用メモリ（
２）にデータを「読み書き」（以下、Ｒ／Ｗと略称する
）するだめのデータバス、（５）は上記ＣＰ Ｕ （３
）から上記表示用メモリ（２）をＲ／Ｗする為のアドレ
ス（以下、ＡＤＲと略称する）を出力するＡＤＨ信号線
、（６）杜上記表示装置（１）の表示制御手段（以下、
ＣＲＴＣと略称する’） 、 （７）はこのＣＲＴ Ｃ
（６）から表示用メモリ（２）の表示すべきデータが記
憶されているＡＤＲを出力するＡＤＨ信号線、（８）は
上記ＣＲＴ Ｃ（６）からブリンク（以下、ＢＬと略称
する）信号を出力するＢＬ信号線、（９）は上記表示用
メモリ（２）と上記各ＡＤＲ信号線（５Ｌ （７）との
間に設けたアドレス切替手段、αＱはＣＰ Ｕ （１）
のアドレスデコーダ、ａρは表示装置（すの水平方向の
表示タイミングに同期して表示用メモリ１キヤラクタを
ＣＲＴ Ｃ（６）が読み出す為のキャラクタ信号（イ）
をアドレス切替手段（９）及び後述のＷＡ Ｉ Ｔ信号
発生手段（２）へ出力するキャラクタ信号発生手段、（
２）はＣＰ Ｕ （３）に対してＷＡＩＴ信号（ロ）を
出力する為のＷＡ Ｉ Ｔ信号発生手段、（至）は表示
用メーモリ（２）から出力されたｃ Ｐ Ｕ （３）に
対するデータラッチ手段、α◆は表示用メモリ（４）か
ら出力された表示装置（１）に対するデータラッチ手段
である。
上記キャラクタ信号（イ）は、第２図に示すように、表
示用メモリ１キヤラクタアクセスサイクル（例えばる０
０ナノ秒）中に、表示装置（１）の画面をリフレッシュ
する為に一定間隔で表示用メモリ（２）をアクセスする
画面リフレッシュサイクル（Ａ）と、表示用メモリ（２
）をＲ／Ｗする為にｃ Ｐ Ｕ （３＞が表示用メモリ
（２）をアクセスするＲ／Ｗサイクル（Ｂ）とを、少な
くとも各１サイクル包含するように構成されている。
示用メモリ１キヤラクタアクセスサイクル（例えばる０
０ナノ秒）中に、表示装置（１）の画面をリフレッシュ
する為に一定間隔で表示用メモリ（２）をアクセスする
画面リフレッシュサイクル（Ａ）と、表示用メモリ（２
）をＲ／Ｗする為にｃ Ｐ Ｕ （３＞が表示用メモリ
（２）をアクセスするＲ／Ｗサイクル（Ｂ）とを、少な
くとも各１サイクル包含するように構成されている。
次に動作について説明する。表示装置（１）の同期信号
に同期してＣＲＴ Ｃ（６）からは、表示用メモリ（２
）の表示すべきデータが記憶されているＡＤＲを出力し
ている。又、ＣＰ Ｕ （３）からは表示用メモリ（２
）のデータをＲ／Ｗする為のＡＤＨとデータが出力され
ておりｃ ｐ ｔｒ （３）からのＡＤＲは後述のＷＡ
Ｉ Ｔ信号（ロ）によって制御される。ＣＰ Ｕ （
３）とＣＲＴＣ’（６）とＡＤＨはアドレス切替手段（
９）ヲ通して表示用メモリ（２）和出力される。アドレ
ス切替手段（９）Ｋはキャラクタ信号発生手段Ｑｌ）か
ら第２図（イ）に示すキャラクタ信号が入力されており
、この信号情報によりＣＰ Ｕ （３）からのＡＤＨ’
（ｉ−有効にするか又はＣＲＴ Ｃ（２）からのＡＤＨ
を有効にするか又はＣＲＴＣ（２）からのＡＤＲを有効
にするか切換えている。
に同期してＣＲＴ Ｃ（６）からは、表示用メモリ（２
）の表示すべきデータが記憶されているＡＤＲを出力し
ている。又、ＣＰ Ｕ （３）からは表示用メモリ（２
）のデータをＲ／Ｗする為のＡＤＨとデータが出力され
ておりｃ ｐ ｔｒ （３）からのＡＤＲは後述のＷＡ
Ｉ Ｔ信号（ロ）によって制御される。ＣＰ Ｕ （
３）とＣＲＴＣ’（６）とＡＤＨはアドレス切替手段（
９）ヲ通して表示用メモリ（２）和出力される。アドレ
ス切替手段（９）Ｋはキャラクタ信号発生手段Ｑｌ）か
ら第２図（イ）に示すキャラクタ信号が入力されており
、この信号情報によりＣＰ Ｕ （３）からのＡＤＨ’
（ｉ−有効にするか又はＣＲＴ Ｃ（２）からのＡＤＨ
を有効にするか又はＣＲＴＣ（２）からのＡＤＲを有効
にするか切換えている。
ＷＡＩＴ信号ｒ口）は、アドレスデコーダαＱによりＣ
Ｐ Ｕ （３）が表示用メモリをアクセスし、かつキャ
ラクタ信号（イ）が第２図（イ）のＲ／Ｗサイクル（Ｂ
）以外の時に、ｃ ｐ Ｕ （３）に対して出力される
。
Ｐ Ｕ （３）が表示用メモリをアクセスし、かつキャ
ラクタ信号（イ）が第２図（イ）のＲ／Ｗサイクル（Ｂ
）以外の時に、ｃ ｐ Ｕ （３）に対して出力される
。
アドレス切替手段（９）から表示メモリ（２）へ第２図
に示すタイミングでアクセスが行なわれ、ＣＰＵ（３）
のアクセス時（Ｒ／Ｗサイクル）にはデータはデータラ
ッチ手段Ｑ３にラッチされる。ＣＲＴ Ｃ（６）の画面
リフレッシュ時にはデータはデータラッチ手段（１４に
ラッチされ表示装置（１）へ出力される。
に示すタイミングでアクセスが行なわれ、ＣＰＵ（３）
のアクセス時（Ｒ／Ｗサイクル）にはデータはデータラ
ッチ手段Ｑ３にラッチされる。ＣＲＴ Ｃ（６）の画面
リフレッシュ時にはデータはデータラッチ手段（１４に
ラッチされ表示装置（１）へ出力される。
第３図はキャラクタ信号（イ）、ＷＡ Ｉ Ｔ信号発生
手段（２）からＣＰ Ｕ （３）へのｗｉ Ｉ Ｔ信号
（ロ）、ＣＰＵ（３）からのＡ Ｄ Ｒ（ハ）、このＡ
Ｄ Ｒ（−９に対する表示用メモリ（２）からのデー
タ出力（ニ）ＣＲＴ Ｃ（６）からのＡＤＲ信号（ホ）
、及びこのＡＤＨ信号（ホ）に対する表示用メモリ（２
）からのデータ出力（へ）の関係を示すタイミング図で
ある。
手段（２）からＣＰ Ｕ （３）へのｗｉ Ｉ Ｔ信号
（ロ）、ＣＰＵ（３）からのＡ Ｄ Ｒ（ハ）、このＡ
Ｄ Ｒ（−９に対する表示用メモリ（２）からのデー
タ出力（ニ）ＣＲＴ Ｃ（６）からのＡＤＲ信号（ホ）
、及びこのＡＤＨ信号（ホ）に対する表示用メモリ（２
）からのデータ出力（へ）の関係を示すタイミング図で
ある。
従来の装置は以上のように＋７８成されているので、表
示用メモリのサイクルタイムが第２図（イ）における画
面リフレッシュサイクル（Ａ）及びＲ／Ｗサイクル（Ｂ
）より小さくなければならず、表示用メモリに１キヤラ
クタサイクルの２分の１より高速なメモリを使用するこ
とが必要で、また、１キヤラクタサイクルを小さくして
画面表示の分解能を向上させたり、単位時間あたりの画
面リフレッシュの回数を多くすることに制限があるなど
の欠点があった。
示用メモリのサイクルタイムが第２図（イ）における画
面リフレッシュサイクル（Ａ）及びＲ／Ｗサイクル（Ｂ
）より小さくなければならず、表示用メモリに１キヤラ
クタサイクルの２分の１より高速なメモリを使用するこ
とが必要で、また、１キヤラクタサイクルを小さくして
画面表示の分解能を向上させたり、単位時間あたりの画
面リフレッシュの回数を多くすることに制限があるなど
の欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、複数個のキャラクタサイクルをＣ
ＲＴＣタイム、ＣＰＵタイムに分割することにより、よ
り低速なメモリを使用でき、また、画面表示の分解能を
向上させたり、単位時間あたりの画面リフレッシュの回
数を多くするために１キヤラクタサイクルを従来の装置
よりも小さくできるディスプレイ装置を提供するもので
ある。
めになされたもので、複数個のキャラクタサイクルをＣ
ＲＴＣタイム、ＣＰＵタイムに分割することにより、よ
り低速なメモリを使用でき、また、画面表示の分解能を
向上させたり、単位時間あたりの画面リフレッシュの回
数を多くするために１キヤラクタサイクルを従来の装置
よりも小さくできるディスプレイ装置を提供するもので
ある。
以下、第４図に示すこの発明の一実施例について説明す
る。第４図において第１図と異なる点は、キャラクタ信
号発生手段（１１−１）は第５図に示すキャラクタ信号
（イー１）を発生するところである。即ち表示用メモリ
の複数キャラクタアクセスサイクル（例えば２キャラク
タサイクル９００ナノ秒）中に画面リフレッシュサイク
ル（Ａ） ’にキャラクタサイクルと同一個数Ｒ／Ｗサ
イクル（Ｂ）を少な（とも１個包含するように構成され
ている。
る。第４図において第１図と異なる点は、キャラクタ信
号発生手段（１１−１）は第５図に示すキャラクタ信号
（イー１）を発生するところである。即ち表示用メモリ
の複数キャラクタアクセスサイクル（例えば２キャラク
タサイクル９００ナノ秒）中に画面リフレッシュサイク
ル（Ａ） ’にキャラクタサイクルと同一個数Ｒ／Ｗサ
イクル（Ｂ）を少な（とも１個包含するように構成され
ている。
上記のようにＪＩＩＩ成されたディスプレイ装置におい
て、キャラクタ信号発生手段α論からのキャラクタ信号
（イ）は第５図（イ）のように１キヤラクタサイクル中
に、画面リフレッシュサイクル（Ａ）、Ｒ／Ｗサイクル
（Ｂ）が完了する必要がないように構成されている。し
たがって、１キヤラクタサイクルの時間を延長すること
なしに、画面リフレッシュサイクル（Ａ）、Ｒ／Ｗサイ
クル（Ｂ）の時間を長くでき、より低速度のメモリを用
いることができる。
て、キャラクタ信号発生手段α論からのキャラクタ信号
（イ）は第５図（イ）のように１キヤラクタサイクル中
に、画面リフレッシュサイクル（Ａ）、Ｒ／Ｗサイクル
（Ｂ）が完了する必要がないように構成されている。し
たがって、１キヤラクタサイクルの時間を延長すること
なしに、画面リフレッシュサイクル（Ａ）、Ｒ／Ｗサイ
クル（Ｂ）の時間を長くでき、より低速度のメモリを用
いることができる。
同様に、画面リフレッシュサイクル（Ａ）、Ｒ／Ｗサイ
クル（Ｂ）の時間を短くすることなしに、１キヤラクタ
サイクルの時間を短くでき、より高解像度の表示装置や
、単位時間あたりの画面リフレッシュ回数を多くした高
性能の表示装置を構成できる。
クル（Ｂ）の時間を短くすることなしに、１キヤラクタ
サイクルの時間を短くでき、より高解像度の表示装置や
、単位時間あたりの画面リフレッシュ回数を多くした高
性能の表示装置を構成できる。
第６図は、上記のように構成されたディスプレイ装置に
おける第３図に相当するタイミング図である。
おける第３図に相当するタイミング図である。
なお、上記実施例ではＲ／ＷザイクルにはＣＰＵがＲ／
Ｗ制御するＣＰＵ期間とし７て説明しているが、ＤＭＡ
（ダイレクトメモリアクセス）による転送期間としても
上記実施例と同様の効果を奏する。
Ｗ制御するＣＰＵ期間とし７て説明しているが、ＤＭＡ
（ダイレクトメモリアクセス）による転送期間としても
上記実施例と同様の効果を奏する。
また、上記実施例では２キヤラクタヤ・ｆクルをＩ Ｒ
／Ｗサイクルと２画面リフレッシュサイクルで構成し、
だが各サイクル数を変えても同様の効果を奏し、Ｒ／Ｗ
サイクルと画面リフレッシュサイ ゛クルの順序も制
限するものではない。
／Ｗサイクルと２画面リフレッシュサイクルで構成し、
だが各サイクル数を変えても同様の効果を奏し、Ｒ／Ｗ
サイクルと画面リフレッシュサイ ゛クルの順序も制
限するものではない。
以上のようにこの発明によれば、表示用メモリをＲ／Ｗ
するためにアクセスする期間や表示装置の画面リンフッ
シュアクセス期間が表示用メモリの複数キャラクタに渡
ってよいように構成したので、表示用メモリに低速のも
のを使用でき、また高分能なものや画面リフレッシュの
高速なものが得られる効果がある。
するためにアクセスする期間や表示装置の画面リンフッ
シュアクセス期間が表示用メモリの複数キャラクタに渡
ってよいように構成したので、表示用メモリに低速のも
のを使用でき、また高分能なものや画面リフレッシュの
高速なものが得られる効果がある。
第１図は従来のディスプレイ装置を示すブロック図、第
２図は第１図に示す装置のキャラクタサイクルとＲ／Ｗ
サイクルおよび画ｍｌリフレッシュサイクルの関係を示
すタイミング図、第３図は第１図に示す装置の主要信号
の関係を示すタイミング図、第４図はこの発明の一実施
例を示すブロック図、第５図は第４図に示す装置のキャ
ラクタサイクルとＲ／Ｗサイクルおよび画面リフレッシ
ュサイクルの関係を示すタイミング図、第６図は第４図
に示す装置の主要信号の関係を示すタイミング図である
。 図において、（１）は表示装置、（２）は表示用メモリ
、（３）はＲ／Ｗ制御手段、（６）は表示制御手段、（
９）はアドレス切替手段、０１はアドレスデコード手段
、α→はキャラクタ信号発生手段、（ロ）はＷＡＩＴ信
号発生手段である。なお図中同一符号は同一または相当
部分を示す。 代理人 大岩増雄 第２図 第３図 （へ）
Ｂ各間第５ 因 第６ 図 （へ）＆！−聞 手続補正書（自発） １．事件の表示 特願昭５８−１０６０３２号２、
発明の名称 ディスプレイ装置 ３、補正をする者 代表者片山仁へ部 明細書の「発明の詳細な説明」の欄及び図面。 （１）明細書第７頁第１５行の「（イ）は第５図（イ）
」を「（イー１）は第５図（イー１）」と補正する。 （２）明細書第９頁第６行の「高分能」を「高分解能」
と補正する。 （３）図面の第５図及び第６図を別紙補正図面のとおり
補正する。 以上
２図は第１図に示す装置のキャラクタサイクルとＲ／Ｗ
サイクルおよび画ｍｌリフレッシュサイクルの関係を示
すタイミング図、第３図は第１図に示す装置の主要信号
の関係を示すタイミング図、第４図はこの発明の一実施
例を示すブロック図、第５図は第４図に示す装置のキャ
ラクタサイクルとＲ／Ｗサイクルおよび画面リフレッシ
ュサイクルの関係を示すタイミング図、第６図は第４図
に示す装置の主要信号の関係を示すタイミング図である
。 図において、（１）は表示装置、（２）は表示用メモリ
、（３）はＲ／Ｗ制御手段、（６）は表示制御手段、（
９）はアドレス切替手段、０１はアドレスデコード手段
、α→はキャラクタ信号発生手段、（ロ）はＷＡＩＴ信
号発生手段である。なお図中同一符号は同一または相当
部分を示す。 代理人 大岩増雄 第２図 第３図 （へ）
Ｂ各間第５ 因 第６ 図 （へ）＆！−聞 手続補正書（自発） １．事件の表示 特願昭５８−１０６０３２号２、
発明の名称 ディスプレイ装置 ３、補正をする者 代表者片山仁へ部 明細書の「発明の詳細な説明」の欄及び図面。 （１）明細書第７頁第１５行の「（イ）は第５図（イ）
」を「（イー１）は第５図（イー１）」と補正する。 （２）明細書第９頁第６行の「高分能」を「高分解能」
と補正する。 （３）図面の第５図及び第６図を別紙補正図面のとおり
補正する。 以上
Claims (1)
- 表示装置と、表示用メモリと、この表示用メモリに対す
るＲ／Ｗ制御手段と、上記表示装置の画面リフレッシュ
のための制御手段と上記Ｒ／Ｗ制御手段及び上記表示装
置制御手段から上記表示用メモリへのアドレス信号を切
替えるアドレス切替手段とを備えたディスプレイ装置に
おいて、画面リフレッシュの為に表示装置制御手段が表
示用メモリをアクセスする画面リフレッシュサイクルと
、表示用メモリのＲ／Ｗの為にＲ／Ｗ制御手段が表示用
メモリをアクセスするＲ／Ｗサイ〉ルとを表示用メモリ
複数キャラクタアクセスサイクル中に前者をキャラクタ
サイクル数と同一個数、後者を少なくとも１個包含させ
たキャラクタ信号を発するキャラクタ信号発生手段を設
け、このキャラクタ信号によってアドレス切替手段を制
御するように構成すると共に、画面リフレッシュアクセ
スとＲ／Ｗアクセスとが同一タイミングで発生した時、
いずれか一方のアクセスタイミングを少なくとも他方の
アクセスサイクルの終了時まで引き延ばす為の待ち又は
ホールド状態を発生させる制御手段を設け、かつ、画面
リフレッシュサイクル中の表示用メモリからの出力を蓄
え表示装置へ供給する表示データ蓄積手段を設け、実際
のデータ表示期間に先行して制御手段が表示用メモリか
ら表示データの読み出しを可能としたことを特徴とする
ディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106032A JPS59231588A (ja) | 1983-06-14 | 1983-06-14 | デイスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106032A JPS59231588A (ja) | 1983-06-14 | 1983-06-14 | デイスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59231588A true JPS59231588A (ja) | 1984-12-26 |
Family
ID=14423292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58106032A Pending JPS59231588A (ja) | 1983-06-14 | 1983-06-14 | デイスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231588A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6252590A (ja) * | 1985-08-31 | 1987-03-07 | 日本電気ホームエレクトロニクス株式会社 | 画面メモリのアクセス制御方式 |
| JPS62135881A (ja) * | 1985-12-10 | 1987-06-18 | オリンパス光学工業株式会社 | 画像表示装置 |
-
1983
- 1983-06-14 JP JP58106032A patent/JPS59231588A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6252590A (ja) * | 1985-08-31 | 1987-03-07 | 日本電気ホームエレクトロニクス株式会社 | 画面メモリのアクセス制御方式 |
| JPS62135881A (ja) * | 1985-12-10 | 1987-06-18 | オリンパス光学工業株式会社 | 画像表示装置 |
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