JP3086273B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えば画像処理用のシリアル入出力機能を持つシリ
アルメモリに利用して有効な技術に関するものである。

【０００２】

【従来の技術】一次元のアドレス空間を持つシリアルメ
モリ、或いはテレビジョン画面等に対応した二次元アド
レス空間を持つシリアルメモリが公知である。また、先
頭アドレス（０又は０，０）にリセットするラインリセ
ット機能及び任意のアドレスへのランダム・アクセスを
行うジャンプ機能とラインリセット機能が公知である。
上記ラインリセット機能を持つシリアルメモリの例とし
ては、日本電気株式会社から販売されている『フィール
ドバッファメモリ μＰＤ４２２７０』があり、ジュン
プ機能を持つシリアルメモリの例としては、（株）日立
製作所から販売されている『フレームメモリ ＨＭ５３
０５１』がある。

【０００３】図６には、従来のシリアルメモリの一例の
ブロック図が示されている。高速なシリアルアクセスを
実現するため、レジスタＷＲ，ＲＲを設けてメモリアレ
イＭＡＲＹとレジスタ間のデータ読み出し・書き込みは
１レジスタ長分のデータをパラレルに実行し、レジスタ
ＷＲ，ＲＲでパラレル／シリアル変換又はシリアル／パ
ラレル変換を行って、レジスタＷＲ，ＲＲと外部とのデ
ータの読み出し又は書き込みをシリアルに実行する。こ
れにより、内部のメモリ読み出し・書き込みサイクルに
要する時間に対して、外部とのシリアルアクセスを高速
に行うことができる。

【０００４】連続してシリアルアクセスを実行できるよ
うに、レジスタＷＲ，ＲＲと同じデータサイズのバッフ
ァＷＢ，ＲＢを設け、レジスタＲＲのデータを外部にシ
リアルリードする間に、次のリードデータをメモリアレ
イＭＡＲＹからバッファＲＢへ読み出して待機する。外
部からシリアルライトされたデータは、レジスタＷＲか
らバッファＷＢへ転送され、外部より次の入力データが
レジスタＷＲにシリアルライトされる間に、メモリアレ
イＭＡＲＹへパラレルに書き込まれる。以上により、デ
ータは切れ目なく連続してシリアルアクセスすることが
できる。リードあるいはライトのアドレスを“０”にリ
セットする際にも、外部よりリセット命令が印加された
時に待ち時間無しで連続して“０”からシリアルアクセ
スをスタートするため、専用のレジスタが設けられ、
“０”の最新データがいつでも読み出されるようになっ
ているものもある。

【０００５】

【発明が解決しようとする課題】画像分野、通信分野等
のシステムで取り扱うメモリデータは、そのデータ特性
上、あるいは矩形領域を切り出してスキャンするケース
が多い。あるいは、メモリは汎用性を考えた記憶容量、
アドレス構成を取り、量産効果が出ないとそのチップの
コストが安くならないこともあって、種々な画像データ
等の二次元データを取り扱うシステムに対応するために
は、ある程度大きな画像データサイズを想定する必要が
ある。したがって、個々のユーザーは、どうしても自己
のユーザーシステムに合ったデータサイズでのメモリア
クセスが必要になる。この場合、シリアルメモリには上
記のようなリセット機能や、ジャンプ機能及びラインリ
セット機能だけしかないから、外付けのカウンタ、アド
レス制御回路を設けて必要な個々のデータサイズの指定
を行うこと行われることになる。このため、外部部品点
数が増加するとともに、外部回路によりデータサイズが
固定的になってしまうという問題がある。この発明の目
的は、簡単な構成により、任意のデータサイズのシリア
ルアクセスを可能にした半導体記憶装置を提供すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、少なくとも二次元のアドレ
ス空間に対して、任意のアドレスへランダム・アクセス
し、そのアドレスからシリアルにアクセスするというジ
ャンプ機能と、上記機能によりシリアルにアクセスして
いるラインの任意のアドレスから次ラインの先頭アドレ
スをアクセスし、そのアドレスからシリアルにアクセス
するというラインリセット機能とを備え、上記２つのジ
ャンプ機能とラインリセット機能との組み合わせにより
一定の矩形領域をスキャンするアクセスモードを行う。

【０００７】

【作用】上記した手段によれば、任意のデータサイズを
切り出すためのアドレス制御をチップ内に取り込めるか
ら、それを組み込むシステムにおける外部部品点数が削
減できるとともに制御が簡単になる。

【０００８】

【実施例】図１には、この発明が適用された半導体記憶
装置の一例のブロック図が示されている。同図の実施例
は、シリアルメモリに向けられており、同図の各回路ブ
ロックは、公知の半導体集積回路の製造技術により、単
結晶シリコンのような１個の半導体基板上において形成
される。前記と同様に高速なシリアルアクセスを実現す
るため、書き込み用レジスタＷＲと読み出し用レジスタ
ＲＲを設けて、メモリセルが二次元配列されてなるメモ
リアレイＭＡＲＹと上記レジスタＷＲ，ＲＲ間のデータ
読み出し・書き込みは１レジスタ長分のデータをパラレ
ルに実行し、レジスタＷＲ，ＲＲでパラレル／シリアル
変換又はシリアル／パラレル変換を行って、レジスタＷ
Ｒ，ＲＲと外部とのデータの読み出し又は書き込みをシ
リアルに実行する。これにより、内部のメモリ読み出し
・書き込みサイクルに要する時間に対して、外部とのシ
リアルアクセスを高速に行うことができる。

【０００９】連続してシリアルアクセスを実行できるよ
うに、レジスタＷＲ，ＲＲと同じデータサイズの書き込
み用バッファＷＢと読み出し用バッファＲＢを設け、レ
ジスタＲＲのデータを外部にシリアルリードする間に、
次のリードデータをメモリアレイＭＡＲＹから上記バッ
ファＲＢへ読み出して待機する。また、外部からシリア
ルライトされたデータは、レジスタＷＲから上記バッフ
ァＷＢへ転送され、外部より次の入力データがレジスタ
ＷＲにシリアルライトされる間に、上記バッファＷＢに
転送されたデータがメモリアレイＭＡＲＹに対してパラ
レルに書き込まれる。以上により、データは切れ目なく
連続してシリアルアクセスすることができる。

【００１０】ウィンドウスキャンを連続して行うために
は、ジャンプ及びラインリセットが待ち時間無しに連続
して行える手段が必要である。ジャンプアドレスやライ
ンリセットアドレスは任意であるから、前記“０”リセ
ット用レジスタのようにアドレスを固定した専用のレジ
スタを設けることはできない。この実施例では、図１に
示すように、ジャンプ用として専用のＡリード用バッフ
ァＡＲＢと、ラインリセット用としての専用のＬリード
用バッファＬＲＢを設ける。

【００１１】上記各バッファＡＲＢとＬＲＢの動作は、
次の通りである。リードジャンプアドレスが外部より入
力されたとき、当アドレスのメモリデータをＡリード用
バッファＡＲＢに読み出す。リードジャンプ用のアドレ
スとして設定されているアドレスへのライトが実行され
たときは、この最新書き込みデータはＡリードバッファ
ＡＲＢへ読み出される。ラインリセット（内部インクリ
メントによるものも含む）、ジャンプ、リセット時にそ
のリセット後のアクセスを開始するラインの次のライン
の先頭アドレスがＬリード用バッファＬＲＢに読み出さ
れる。あるラインのリード中に、次のラインの先頭アド
レスデータへ書き込みが行われたときには、この最新デ
ータはＬリード用バッファＬＲＢへ読み出される。書き
込み動作に関しては、通常のアドレスと同様の手段でメ
モリアレイＭＡＲＹへ書き込まれる。

【００１２】以上により、設定されたジャンプアドレス
（Ａ）のデータ、及び読み出し中の次のラインの先頭ア
ドレス（Ｌ）のデータは、書き込まれた最新データがＡ
リード用バッファＡＲＢ、及びＬリード用バッファＬＲ
Ｂへ読み出されていることになる。したがって、ジャン
プやラインリセットの命令が外部より印加されたときに
は、直ちにＡリード用バッファＲＡＢ又はＬリード用バ
ッファＬＲＢのデータをレジスタＲＲに転送して、待ち
時間無しにシリアルリードを開始することができる。ま
た、次のアドレスデータは、このＡリード用バッファＡ
ＲＢ又はＬリード用バッファＬＲＢのデータをシリアル
リード中にリードバッファＲＢへ読み出すことができる
ので、連続して切れ目なくジャンプやラインリセットリ
ードが行える。

【００１３】図６に示された従来のシリアルメモリの構
成では、書き込まれた最新のデータを読み出すには、シ
リアル入力が終了後にメモリアレイＭＡＲＹへ書き込み
動作を行い、さらにメモリアレイＭＡＲＹからリードバ
ッファＲＢＢへ読み出すというメモリ動作の２サイクル
分の時間を要する。上記の実施例で説明したジャンプや
ラインリセットについてもこの点は変わりがなく、設定
されたジャンプアドレスへデータが書き込まれた後、ジ
ャンプを実行してこの最新データを読み出すにはメモリ
動作を２サイクル分待つ必要がある。

【００１４】図２には、この発明に係るウィンドウスキ
ャン動作の一実施例の動作概念図が示されている。ウィ
ンドウスキャン領域のスキャンを開始するため、領域の
先頭アドレスＡ（Ｈｗ，Ｖｗ）をアクセスするときに
は、前記のようなジャンプ機能が利用される。すなわ
ち、通常のシリアルリードにおいてラインＶｎのデータ
をシリアル出力しているときに、リードジャンプアドレ
スが外部より入力されると、動作３により先頭アドレス
Ａにジャンプする。このようにして、通常スキャンから
ウィンドウスキャンへ切れ目なく連続して移行すること
ができる。

【００１５】その後、通常スキャンではジャンプ後のア
ドレスをインクリメントしてアクセスして同ラインの最
終アドレスアクセス終了後は次ラインの先頭へアドレス
がインクリメントされるが、ウィンドウスキャンモード
では、ジャンプアドレスと終点アドレスで指定された矩
形領域内の次ライン先頭アドレスへ飛ばなければならな
い。このとき、前記のようなラインリセット機能が用い
られる。ウィンドウスキャンモードに入ると、Ｌリード
用バッファＬＲＢへの読み出しアドレスのＨアドレス
は、矩形領域左端のＨアドレスＨｗに固定される。これ
により、ウィンドウスキャンモードにおけるラインリセ
ットも切れ目なくアクセスを連続して行うことができ
る。

【００１６】図３には、この発明に係るウィンドウスキ
ャン動作の他の一実施例の動作概念図が示されている。
前記図２の実施例では、ラインリセット機能とジャンプ
機能とを用いて、終点アドレスはフレキシブルに外部よ
りライン毎、ウィンドウスキャン毎にそれぞれ外部より
指定する方式である。これに対して、この実施例におい
ては、終点アドレスＢを外部より指定し、ラインリセッ
ト、ウィンドウ始点へのリセットは、この終点アドレス
をモニターしてチップ内部で自動制御するものである。

【００１７】図４には、この発明に係るウィンドウスキ
ャン動作の他の一実施例の動作概念図が示されている。
この実施例では、ウィンドウの中心点Ｗのアドレスとウ
ィンドウのサイズＨｗ及びＶｗを指定する方式である。
この場合には、電子ズームのようにウィンドウの中心点
Ｗが変わらず、ウィンドウサイズが可変な応用システム
に最適なものとなる。

【００１８】図５には、この発明に係るウィンドウスキ
ャン動作の更に他の一実施例の動作概念図が示されてい
る。この実施例では、マルチウィンドウに対応されてい
る。順番の決まったウィンドウを順に各ウィンドウの終
点アドレスＢｎから次のウィンドウの始点Ａｎ＋１へジ
ャンプ（動作３）することにより、マルチウィンドウに
対しても連続スキャンを行う。同図では、３つのウィン
ドウの例が示され、最初のウィンドウの終点Ｂ１から次
のウィンドウの始点Ａ２にジャンプし、そのウィンドウ
の終点から最後のウィンドウの始点Ａ３へジャンプする
例が示されている。

【００１９】図１４には、この発明に係るウィンドウス
キャン機能付のシリアルメモリの一実施例の全体ブロッ
ク図が示されている。同図の各回路ブロックは、公知の
半導体集積回路の製造技術より、単結晶シリコンのよう
な１個の半導体基板上において形成される。シリアル入
力バッファＳＩＢは、入力端子ＩＮからシリアルに入力
される書き込みデータをライトクロックＷＣＫに従って
取り込み、ライトレジスタＷＲに伝える。ライトレジス
タＷＲは、上記シリアル入力バッファＳＩＢを介して取
り込まれた３２ビットを単位とするデータをパラレルに
変換して、ライトバッファＷＢに転送する。上記ライト
レジスタＷＲは、シフトレジスタであってもよいし、ラ
イトクロックＷＣＫを計数するカウンタの出力信号をデ
コーダ回路でデコードして、その選択信号によりポイン
ティングされるラッチ回路によってシフトレジスタと同
様な機能を実現するものであってもよい。

【００２０】ライトバッファＷＢは、３２ビットを単位
とする書き込みデータをパラレルに受ける３２個のラッ
チ回路から構成される。各ラッチ回路は、ライトリセッ
トモードデコーダＷＭＤ若しくはライトカウンタＷＣに
より形成されるライトロード信号によってライトレジス
タＷＲからの書き込みデータをパラレルに取り込む。そ
して、上記メモリ動作制御部ＭＯＣにより形成されるラ
イトデータ転送信号によって信号出力を行う。これによ
り、メモリブロックＭＢに対して３２ビットの単位での
パラレル書き込みが行われる。メモリブロックＭＢは、
基本的にはダイナミック型ＲＡＭ（ランダム・アクセス
・メモリ）のメモリアレイとそのアドレス選択回路から
構成される。

【００２１】図１５には、メモリブロックＭＢの一実施
例の具体的内部構成図が示されている。メモリブロック
ＭＢは、通常のダイナミック型ＲＡＭと同様のメモリア
レイＭＡＲＹと、センスアンプＳＡの他に、Ｙアドレス
ＭＹＡを解読するデコーダ回路ＹＤＥＣにより形成され
た選択信号によりビット線１／Ｎの選択を行うカラムス
イッチ回路ＣＷと、メモリアレイＭＡＲＹへの書き込み
動作のときにセンスアンプＳＡを強制的に書き込みデー
タに従って反転させるためのサブセンスアンプＳＢＡ
と、ＸアドレスＭＸＡを解読してワード線の選択信号を
形成するデコーダ回路ＸＤＥＣとから構成される。ビッ
ト線の１／Ｎの選択は、全体で３２×９ビットのデータ
の選択を行う。実際には、１つのメモリアレイＭＡＲＹ
は、ワード線が９６０本、ビット線が３２×９×３本で
構成され、全体で３マット（×３）設けられる。したが
って、１つのメモリマット（メモリアレイ）当たり、カ
ラムスイッチＣＷは、３ビットの単位で１／９の選択を
行う。サブセンスアンプＳＢＡは、全体でメモリマット
ＭＡＲＹと同様に３つから構成される。サブセンスアン
プＳＢＡは、内部のデータバスを介して一方において上
記ライトバッファＷＢに結合され、他方において後述す
るリードバッファＲＢに結合される。上記のメモリ構成
により、例えば１画素を構成する画素データを赤、青及
び緑の３原色に３ビットずつ割り当てれば、５１２色の
多色表示ができる。

【００２２】図１４において、リードバッファＲＢは、
３２ビットのデータをパラレルに受ける。リードバッフ
ァＲＢは、リードレジスタＲＲが次にシリアル出力すべ
き次のデータを保持させるためのものである。すなわ
ち、前記のようにリードレジスタＲＲが３２ビットから
なるデータをシリアルに出力している間に、上記リード
バッファＲＢには次にシリアル出力すべきデータがメモ
リブロックＭＢから読み出されてパラレルに転送され
る。リードバッファＲＢは、メモリ動作制御部ＭＯＣに
より形成された信号Ｓ１により、３２ビットのデータを
パラレルに取り込む。リードバッファＲＢからリードレ
ジスタＲＲへのパラレル転送は、リードカウンタＲＣか
ら出力されるリードロード信号Ｓ５によって行われる。
実際には、上記のように９ビットずつシリアルに出力す
るので、リードバッファＲＢの数は、全体で９個から構
成される。

【００２３】ＡリードバッファＡＲＢは、アドレスジャ
ンプのときリードレジスタＲＲから出力すべきデータを
保持させるものである。データの取り込みは、メモリ動
作制御部ＭＯＣにより形成されたせ信号Ｓ３により行わ
れる。信号Ｓ３は、リードリセットモードデコーダＲＭ
Ｄにより形成された信号（ｂ）により、リードジャン
プの設定が変更されたとき、アドレスコントローラＡＤ
Ｃにより形成された信号（ｅ）により、設定されたリ
ードジャンプアドレスへデータがライトされたときに発
生される。ＡリードバッファＡＲＢからリードレジスタ
ＲＲへのデータ転送は、リードリセットモードデコーダ
ＲＭＤにより形成されるリードロード信号Ｓ７により行
われる。これにより、ジャンプやウィンドウモードが指
定されたときには、待ち時間無しに指定されたアドレス
からシリアルデータを出力させることができる。

【００２４】０リードバッファ０ＲＢは、アドレス０デ
ータを保持させるものである。データの取り込みは、メ
モリ動作制御部ＭＯＣにより形成された信号Ｓ２により
行われる。０リードバッファ０ＲＢからリードレジスタ
ＲＲへのデータ転送は、リードリセットモードデコーダ
ＲＭＤにより形成されるリードロード信号Ｓ６により行
われる。これにより、先頭アドレス（０，０）にリセッ
トされたとき、待ち時間無しに先頭アドレスのデータを
シリアル出力させることができる。ＬリードバッファＬ
ＲＢは、ラインリセットのときリードレジスタＲＲから
出力すべきデータを保持させるものである。データの取
り込みは、メモリ動作制御部ＭＯＣにより形成された信
号Ｓ４により行われる。信号Ｓ４は、０リセット、ラ
インリセット及びジャンプによりリード中のラインアド
レスが変わったとき（変わった後の次のライン先頭アド
レスのデータを取り込む）、あるライン内のアドレス
のデータをリードレジスタＲＲから出力中に次ラインの
アドレスデータがライトによって書き換えられたときに
メモリ動作制御部ＭＯＣにより発生される。Ｌリードバ
ッファＬＲＢからリードレジスタＲＲへのデータ転送
は、リードリセットモードデコーダＲＭＤにより形成さ
れるリードロード信号Ｓ８により行われる。これによ
り、ラインリセットが行われたときには、待ち時間無し
に次のラインの先頭アドレスのデータをシリアルに出力
させることができる。

【００２５】リードレジスタＲＲは、上記各リードバッ
ファから３２ビットのデータをパラレルに受け取りシリ
アルに変換する。リードレジスタＲＲのパラレルデータ
の取り込みタイミングは、信号Ｓ５〜Ｓ８に従って行わ
れる。シリアル出力バッファＳＯＢは、リードクロック
バッファＲＣＫＢを通して入力された内部クロック
（ｎ）に基づいて同期動作を行う出力バッファである。

【００２６】ライトリセットモードデコーダＷＭＤは、
外部端子から供給される制御信号を受けて、それを解読
してリセットモードを選択し、そのモードに従ってメモ
リ動作の要求信号をリード／ライト／リフレッシュアー
ビットレーション論理回路ＡＢＬＧに送出するととも
に、ライトレジスタＷＲからライトバッファＷＢへのデ
ータをロードするタイミング信号を発生させる。このラ
イトリセットモードデコーダＷＭＤによるリセットモー
ドは、次のような制御信号の組み合わせにより設定され
る。

【００２７】ライトリセット信号ＷＲＳ、ライトアドレ
スセット信号ＷＡＳ、ライトラインリセット信号ＷＬＲ
Ｓ、ライトウィンドウ信号ＷＷＮＤ、及びライトクリア
信号ＷＣＬＲは、いずれもロウレベル（Ｌ）がアクティ
ブレベルである外部制御信号であり、その組み合わせに
より以下の８通りのモードが設定される。ここで、Ｈは
ハイレベルを意味し、空白は無効を意味する。 ＷＲ
Ｓ＝Ｈ、ＷＡＳ＝Ｈ、ＷＬＲＳ＝Ｈ、ＷＷＮＤ＝Ｈ、Ｗ
ＣＬＲ＝Ｈのときには、ライトクロックＷＣＫに同期し
てライトアドレスのインクリメントが行われるモードと
される。 ＷＲＳ＝Ｌ、ＷＡＳ＝Ｈ、ＷＬＲＳ＝Ｈ、
ＷＷＮＤ＝Ｈ、ＷＣＬＲ＝Ｈのときには、ライトアドレ
スを（０，０）にリセットするモードとされる。 Ｗ
ＲＳ＝Ｌ、ＷＡＳ＝Ｌ、ＷＬＲＳ＝Ｈ、ＷＷＮＤ＝Ｈ、
ＷＣＬＲ＝Ｈのときには、ライトアドレスを設定アドレ
ス‘Ａ’にジャンプするモードとされる。 ＷＲＳ＝
Ｈ、ＷＡＳ＝Ｌ、ＷＬＲＳ＝Ｈ、ＷＷＮＤ＝ 、ＷＣＬ
Ｒ＝Ｈのときには、ライトジャンプアドレスを入力する
モードとされる。

【００２８】 ＷＲＳ＝Ｈ、ＷＡＳ＝Ｈ、ＷＬＲＳ＝
Ｌ、ＷＷＮＤ＝Ｈ、ＷＣＬＲ＝Ｈのときには、ライトア
ドレスを次ラインの先頭アドレスにリセットするモード
とされる。 ＷＲＳ＝Ｌ、ＷＡＳ＝ 、ＷＬＲＳ＝
Ｈ、ＷＷＮＤ＝Ｌ、ＷＣＬＲ＝Ｈのときには、ライトア
ドレスをウィンドウのスタートアドレス‘Ａ’にリセッ
トするモードとされる。 ＷＲＳ＝Ｈ、ＷＡＳ＝Ｈ、
ＷＬＲＳ＝Ｌ、ＷＷＮＤ＝Ｌ、ＷＣＬＲ＝Ｈのときに
は、ライトアドレスを次ラインのウィンドウの左端にリ
セットするモードとされる。 ＷＲＳ＝ 、ＷＡＳ＝
、ＷＬＲＳ＝ 、ＷＷＮＤ＝ 、ＷＣＬＲ＝Ｌのとき
には、設定アドレス、ウィンドウがクリアされてライト
アドレスを（０，０）にリセットするモードとされる。

【００２９】リードリセットモードデコーダＲＭＤは、
外部端子から供給される制御信号を受けて、それを解読
してリセットモードを選択し、そのモードに従って信号
Ｓ６〜Ｓ８のリードロード信号のいずれかを選択してイ
ネーブルとするとともに、メモリブロックＭＢからリー
ドバッファＲＢ、ＡリードバッファＡＲＢ、Ｌリードバ
ッファＬＡＢにデータを読み出すリード動作の要求信号
をリード／ライト／リフレッシュアービットレーション
論理回路ＡＢＬＧに送出する。このリードリセットモー
ドデコーダＲＭＤによるリセットモードは、次のような
制御信号の組み合わせにより設定される。

【００３０】リードリセット信号ＲＲＳ、リードアドレ
スセット信号ＲＡＳ、リードラインリセット信号ＲＬＲ
Ｓ、リードウィンドウ信号ＲＷＮＤ、及びリードクリア
信号ＲＣＬＲは、いずれもロウレベル（Ｌ）がアクティ
ブレベルである外部制御信号であり、その組み合わせに
より以下の８通りのモードが設定される。ここで、Ｈは
ハイレベルを意味し、空白は無効を意味する。 ＲＲ
Ｓ＝Ｈ、ＲＡＳ＝Ｈ、ＲＬＲＳ＝Ｈ、ＲＷＮＤ＝Ｈ、Ｒ
ＣＬＲ＝Ｈのときには、リードクロックＲＣＫに同期し
てリードアドレスのインクリメントが行われるモードと
される。 ＲＲＳ＝Ｌ、ＲＡＳ＝Ｈ、ＲＬＲＳ＝Ｈ、
ＲＷＮＤ＝Ｈ、ＲＣＬＲ＝Ｈのときには、リードアドレ
スを（０，０）にリセットするモードとされる。 Ｒ
ＲＳ＝Ｌ、ＲＡＳ＝Ｌ、ＲＬＲＳ＝Ｈ、ＲＷＮＤ＝Ｈ、
ＲＣＬＲ＝Ｈのときには、リードアドレスを設定アドレ
ス‘Ａ’にジャンプするモードとされる。 ＲＲＳ＝
Ｈ、ＲＡＳ＝Ｌ、ＲＬＲＳ＝Ｈ、ＲＷＮＤ＝ 、ＲＣＬ
Ｒ＝Ｈのときには、リードジャンプアドレスを入力する
モードとされる。

【００３１】 ＲＲＳ＝Ｈ、ＲＡＳ＝Ｈ、ＲＬＲＳ＝
Ｌ、ＲＷＮＤ＝Ｈ、ＲＣＬＲ＝Ｈのときには、リードア
ドレスを次ラインの先頭アドレスにリセットするモード
とされる。 ＲＲＳ＝Ｌ、ＲＡＳ＝ 、ＲＬＲＳ＝
Ｈ、ＲＷＮＤ＝Ｌ、ＲＣＬＲ＝Ｈのときには、リードア
ドレスをウィンドウのスタートアドレス‘Ａ’にリセッ
トするモードとされる。 ＲＲＳ＝Ｈ、ＲＡＳ＝Ｈ、
ＲＬＲＳ＝Ｌ、ＲＷＮＤ＝Ｌ、ＲＣＬＲ＝Ｈのときに
は、リードアドレスを次ラインのウィンドウの左端にリ
セットするモードとされる。 ＲＲＳ＝ 、ＲＡＳ＝
、ＲＬＲＳ＝ 、ＲＷＮＤ＝ 、ＲＣＬＲ＝Ｌのとき
には、設定アドレス、ウィンドウがクリアされてリード
アドレスを（０，０）にリセットするモードとされる。

【００３２】ライトカウンタＷＣは、外部より入力され
るライトクロック信号ＷＣＫを受けるライトクロックバ
ッファＷＣＫＢにより形成された内部ライトクロック信
号に従って、３２ビットをカウントし、３２ビット毎に
上記３２ビットからなるデータが格納されたライトレジ
スタＷＲのデータをパラレルにライトバッファＷＢへ転
送させるロード信号を発生させる。また、ライトカンウ
タＷＣは、ライトバッファＷＢに転送されたデータを、
メモリブロックＭＢのメモリアレイへライトする動作の
要求信号（ｃ）をリード／ライト／リフレッシュアービ
ットレーション論理回路ＡＢＬＧに送る。ライトカンウ
タＷＣのカウンタリセットは、上記のような動作モード
の指定により、ライトリセットモードデコーダＲＭＤに
より発生されたリセット信号（ｊ）により行われる。

【００３３】リードカウンタＲＣは、外部より入力され
るリードクロック信号ＲＣＫを受けるリードクロックバ
ッファＲＣＫＢにより形成された内部リードクロック信
号に従って、３２ビットをカウントし、３２ビット毎に
上記３２ビットからなるデータのシリアル出力が完了し
たことをモニターし、リードロード信号Ｓ５をイネーブ
ルにする。また、リードカンウタＲＣは、信号Ｓ５によ
りロードされたデータに対して次のアドレスのデータを
メモリブロックＭＢのメモリアレイからリードバッファ
ＲＢへ読み出す動作の要求信号（ｄ）をリード／ライト
／リフレッシュアービットレーション論理回路ＡＢＬＧ
に送る。リードカンウタＲＣのカウンタリセットは、上
記のような動作モードの指定により、リードリセットモ
ードデコーダＲＭＤにより発生されたリセット信号
（ｋ）により行われる。

【００３４】リフレッシュカウンタＲＦＣは、内部クロ
ック発生回路ＣＫＧにより形成されたクロックを計数
し、必要に応じた周期でリフレッシュ動作の要求信号
（ｌ）をリード／ライト／リフレッシュアービットレー
ション論理回路ＡＢＬＧに送る。内部クロック発生回路
ＣＫＧは、電源投入中に常時動作する発振回路からな
り、メモリリフレッシュ用クロックを形成するためのも
のである。リード／ライト／リフレッシュアービットレ
ーション論理回路ＡＢＬＧは、ライトリセットモードデ
コーダＷＭＤ、リードリセットモードデコーダＲＭＤ、
ライトカウンタＷＣ、リードカウンタＲＣ及びリフレッ
シュカウンタＲＦＣからのメモリ動作要求信号（ａ）、
（ｂ）、（ｃ）、（ｄ）及び（ｌ）並びに次に説明する
アドレス制御部ＡＤＣからのメモリ動作要求信号（ｅ）
に優先順位をつけてメモリ動作を決定し、メモリ動作指
定信号（ｆ）をメモリ動作制御部ＭＯＣとアドレス制御
部ＡＤＣに送る。

【００３５】アドレス制御部ＡＤＣは、リード／ライト
／リフレッシュアービットレーション論理回路ＡＢＬＧ
から送られたメモリ動作指定信号（ｆ）によって、必要
なアドレスを発生し、アドレス信号（ｇ）をメモリ動作
制御部ＭＯＣに送る。アドレス制御部ＡＤＣは、ライト
アドレスと設定されているリードジャンプアドレス、シ
リアルリード中のラインの次ラインの先頭アドレスとを
比較し、同一であれば、リード／ライト／リフレッシュ
アービットレーション論理回路ＡＢＬＧに対して、
（Ｅ）リードジャンプアドレスのデータをメモリブロッ
クＭＢのメモリアレイからＡリードバッファへ再読み出
しを行う、（Ｆ）シリアルリード中のラインの次ライン
先頭アドレスのデータをＬリードバッファＬＲＢへ再読
み出しを行うというメモリ動作要求信号（ｅ）をそれぞ
れ送出する。アドレス制御部ＡＤＣは、リードアドレス
及びライトアドレスが、ライン最終アドレス、画面最終
アドレスかどうかをモニタしている。上記ライン最終ア
ドレスに該当する場合には、内部自動リセットに必要な
リード／ライト動作の要求信号を発生し、上記画面最終
アドレスに該当する場合には内部自動ラインリセットに
必要なリード／ライト動作の要求信号（ｅ）を発生し、
それぞれリード／ライト／リフレッシュアービットレー
ション論理回路ＡＢＬＧに送る。

【００３６】メモリ動作制御部ＭＯＣは、リード／ライ
ト／リフレッシュアービットレーション論理回路ＡＢＬ
Ｇからのメモリ動作指定信号（ｆ）、アドレス制御部Ａ
ＤＣからのアドレス信号（ｇ）により、以下のないし
のメモリ動作の制御を行う。ＸデコーダＸＤＥＣの
動作、ワード線活性化、センスアンプＳＡの動作、
ＹデコーダＹＤＥＣ動作、カラムスイッチＣＷの活
性化、サブセンスアンプＳＢＡの動作、データ転送
信号（Ｓ１〜Ｓ３）を信号（ｆ）により選択して必要な
タイミングでの活性化（リフレッシュ動作ときには活性
化せず）、プリチャージ動作。

【００３７】図７には、上記アドレス制御部ＡＤＣの一
部分の一実施例の具体的ブロック図が示されている。外
部端子ＲＡＤ及びＷＡＤは、それぞれリードジャンプア
ドレス、ライトジャンプアドレスを入力するアドレス端
子である。これらのジャンプアドレスは、リードクロッ
クＲＣＫ、ライトクロックに同期してシリアルに入力さ
れる。これらのジャンプアドレスは、リード用のアドレ
スバッファＥｘＲＡＢ、ライト用のアドレスバッファＥ
ｘＷＡＢを介して取り込まれる。信号ＲＡＳ０，ＷＡＳ
０はその活性化信号である。上記アドレスバッファＥｘ
ＲＡＢ、ＥｘＷＡＢを介しシリアル入力された１５ビッ
トからなるジャンプアドレス信号は、リードアドレス変
換回路ＲＡＣ、ライトアドレス変換回路ＷＡＣによりそ
れぞれパラレルに変換される。ジャンプアドレスレジス
タＥｘＲＡＲＧ、ＥｘＷＡＲＧは、上記それぞれにパラ
レルに変換されたジャンプアドレスを格納するためのも
のである。

【００３８】リードアドレスレジスタＲＡＲＧ、ライト
アドレスレジスタＷＡＲＧ及びリフレッシュアドレスレ
ジスタＲＦＡＲは、メモリ動作が開始された後にその動
作モードに応じてメモリアドレスレジスタＭＡＲＧのア
ドレスをインクリメントするＡアドレスインクリメンタ
ＡＡＩＮの出力を格納する。いずれのアドレスレジスタ
にインクリメントされたアドレスを格納するかのレジス
タ選択信号は、後述する図９に示されたアドレス制御部
ＡＤＣの他の部分より形成される。アドレスレジスタＥ
ｘＲＡ＋１は、リードジャンプアドレスに対して＋１さ
れたアドレスを格納する。後述する図９に示されたイン
リクメントアドレスレジスタセレクタＩＮＡＳＬの制御
信号により、メモリアドレスレジスタＭＡＲＧのリード
ジャンプアドレスがインクリメンタＡＡＩＮによりイン
クリメントされたものが、上記アドレスレジスタＥｘＲ
Ａ＋１に格納される。アドレスレジスタＬｓＷＡＲＧ
は、ライトデータが３２ビット未満でライトリセットが
かかったときのラストアドレスを格納するためのもので
ある。アドレスレジスタＬＲＡ＋１は、シリアル出力中
のラインアドレスの次のアドレスを格納するためのもの
であり、アドレスレジスタＬＲＡ＋１は、シリアル入力
中のラインアドレスの次のアドレスを格納するためのも
のである。次のラインアドレスは、図９に示されたイン
リクメントアドレスレジスタセレクタＩＮＡＳＬの制御
信号により、メモリアドレスレジスタＭＡＲＧのライン
アドレスをＶアドレスインクリメンタＶＡＩＮによりイ
ンクリメントすることにより形成される。

【００３９】Ａアドレス比較回路ＡＡＣＰは、ライトア
ドレスとアドレスレジスタＥｘＲＡＧに格納されている
リードジャンプアドレスＡを比較し、一致したときに図
１４の信号（ｅ）に対応した制御信号ＡＲＲＱを発生す
る。Ｖアドレス比較回路ＶＡＣＰは、ライトアドレスと
アドレスレジスタＬＲＡ＋１に格納されている次のライ
ンアドレスＶを比較し、一致したときに図１４の信号
（ｅ）に対応した制御信号ＬＲＲＱを発生する。アドレ
スリセット回路ＡＲは、リセットモードに応じてメモリ
アドレスレジスタＭＡＲＧのアドレスＡ若しくはＨアド
レスのみを０か１にリセットする。リセットの制御は、
次の回路により行われる。メモリアドレスレジスタＭＡ
ＲＧは、後に説明する図９に示されたメモリアドレスセ
レクタＭＡＳＬの制御に応じて、必要なアドレスを上記
の各アドレスレジスタＲＡＲＧ、ＷＡＲＧ、ＲＦＡＲ、
ＥｘＲＡＲＧ、ＥｘＷＡＲＧ、ＥｘＲＡ＋１、ＬｓＷＡ
ＲＧ、ＬＲＡ＋１及びＬＷＡ＋１と、上記アドレスリセ
ット回路ＡＲを引き出して格納し、メモリブロックＭＢ
のＸデコーダＸＤＥＣ、ＹデコーダＹＤＥＣに必要なア
ドレスＭＸＡ及びＭＹＡのアドレスを発生させる。

【００４０】ＡアドレスインクメンタＡＡＩＮとＶアド
レスインクリメンタＶＡＩＮは、メモリアドレスレジス
タＭＡＲＧのアドレスをインクリメントして、上記各ア
ドレスレジスタへ再格納するアドレスを形成する。これ
らのアドレスインクリメンタＡＡＩＮとＶＡＩＮの制御
は、図９に示されたインクリメントアドレスセレクタＩ
ＮＡＳＬより行われる。リードフィイナルアドレスデコ
ーダＲＦＬＡＤとライトファイナルアドレスデコーダＷ
ＦＬＡＤは、それぞれリードとライトの最終アドレスを
モニターして、内部自動発生のラインリセットＬＲＳｉ
ｎ，ＬＷＳｉｎ、０リセットＲＳｉｎ，ＷＳｉｎを発生
し、リード／ライト／リフレッシュアービットレーショ
ン論理回路ＡＢＬＧに送出する。上記各信号によりメモ
リ動作の要求信号（ｅ）が形成される。

【００４１】図８には、リードリセットモードデコーダ
ＲＭＤとライトリセットモードデコーダＷＭＤの一実施
例のブロック図が示されている。同図の上半分にはリー
ドリセットモードデコーダＲＭＤに対応したブロック図
が示されている。同図におけるリードリセットモードデ
コーダＲＭＤ、ＡＳリードリクエスＡＳＲＱ、リセット
リードリクエストＲＲＲＱは、前記図１４において説明
した通りである。このリードリセットモードデコーダＲ
ＭＤにおける各信号のうち、リードロード信号ＲＬｏａ
ｄ０は前記信号Ｓ６に対応し、リードロード信号ＲＬｏ
ａｄＡは前記信号Ｓ７に対応し、リードロード信号ＲＬ
ｏａｄＬは前記信号Ｓ８に対応するものである。また、
図１４におけるリードリセットモードデコーダＲＭＤか
ら出力される信号（ｂ）は、ＡリードバッファＡＲＢへ
のリード要求信号ＡＳＲＱ、リードバッファＲＢへのリ
ード要求信号ＲＳＲＱ、ＬリードバッファＬＲＢへのリ
ード要求信号ＬＳＲＱに相当する。リードカウンタＲ
Ｃ、リードロードＲＬ及びリードリクエストＲＲＱの各
信号のうち、前記信号Ｓ５はリードロード信号ＲＬｏａ
ｄＳに対応し、信号（ｄ）は、リードバッファＲＢへの
リード動作要求信号ＳＲＲＱに相当する。なお、ＣＧＲ
はクロックゲートリード信号であり、クロックゲートリ
ードバッファＣＧＲＢを介して取り込まれ、リードカウ
ンタＲＣ等の制御を行う。このクロックゲートリード信
号の機能は、この発明に直接関係がないので説明を省略
する。

【００４２】同図の下半分にはライトリセットモードデ
コーダＷＭＤに対応したブロック図が示されている。同
図におけるライトリセットモードデコーダＷＭＤ、０リ
ードリクエスト０ＲＲＱ、ライトロードＷＬ、ライトカ
ウンタＷＣ及びライトリクエストＷＲＱは、前記図１４
において説明した通りである。このライトリセットモー
ドデコーダＷＭＤにおける各信号のうち、ライトレジス
タＷＲに供給されるライトロード信号はライトロード信
号ＷＬｏａｄＳとＷＬｏａｄＡに相当する。なお、Ｓと
Ａの使い分けは、ライトリセットのタイミングが３２ビ
ットのフルビットか３２ビット未満かによる。このよう
な信号の使い分けは、特に必要とされるものではない。
図１４における信号（ａ）は、０アドレスに書き込みが
行われてデータが変更されたとき、０リードバッファ０
ＲＢに対して上記新たに書き込まれた０アドレスのデー
タを再読み出しする動作の要求信号０ＲＲＱに相当す
る。信号（ｃ）は、ライトバッファＷＢからメモリブロ
ックＭＢへのメモリアレイへのライト動作の要求信号Ｓ
ＷＲＱ、ＡＷＲＱに相当する。上記ＳとＡの使い分け
は、上記同様である。ライトアドレスプリデコーダＷＡ
ＰＤは、ライトレジスタＷＲを構成するデコーダに入力
される信号を形成する。ラッチ回路ＷＲＬは、リセット
モードを３２クロックラッチする。これは、ライト動作
はリード動作と違ってリセットして新しいデータがスタ
ートして３２ビット（クロック）後にデータのライト要
求が発生するので、その間リセットモードをラッチす
る。クロックゲートライトＣＧＷとクロックゲートライ
トバッファＣＧＷＢは、この発明に直接関係がないので
前記リードリセットモードＲＭＤと同様に説明を省略す
る。

【００４３】図９には、アドレス制御部ＡＤＣの他の部
分の具体的一実施例のブロック図が示されている。メモ
リアドレスセレクタＭＡＳＬは、図１のリード／ライト
／リフレッシュアービットレーション論理回路ＡＢＬＧ
でメモリ動作が確定したとき、図７のメモリアドレスレ
ジスタＭＡＲに対してアドレスを転送する各アドレスレ
ジスタの中から１つを選定する。実際には、ＳＲ、Ｒ
Ｓ、ＬＳ、ＡＳ、０Ｒ、ＬＲ、ＳＷ、ＡＷ、ＲＥＦの１
０種類のメモリ動作がある。これにさらにリセットモー
ドが加わってアドレスが決定される。インクリメントア
ドレスレジスタセレクタＩＮＡＳＬは、上記のメモリア
ドレスセレクタＭＡＳＬでメモリアドレスレジスタの転
送されたアドレスをそのメモリ動作開始後に、インクリ
メントして必要に応じて各アドレスレジスタへ再格納す
る。インクリメントアドレスレジスタセレクタＩＮＡＳ
Ｌは、その際の格納先のアドレスレジスタを選定するも
のである。

【００４４】図１０〜図１２には、上記シリアルメモリ
の動作の一例を説明するためのタイミング図が示されて
いる。また、図１３には、その動作に対応したメモリの
アドレス空間を示す概念図が示されている。この実施例
のシリアルメモリは、シリアルリードとシリアルライト
とは互いに無関係に非同期で行われる。だだし、シリア
ルリードはシリアルクロックＲＣＫに同期し、シリアル
ライトはシリアルクロックＷＣＫに同期してそれぞれ行
われるから、外部端子から供給されるリードクロックＲ
ＣＫとライトクロックＷＣＫを同じクロックを用いるこ
とによりリード動作とライト動作とを同期させることも
できる。

【００４５】図１０〜図１２に示されたシリアルライト
の動作は、ノーマルライト状態から図１３に破線で示す
ようなウィンドウライト動作に移行し、その後に
（Ｍ’，Ｎ’）のアドレスからシリアルライトが行われ
る例が示されている。また、シリアルライト動作は、ノ
ーマルリード状態から図１３に点線で示すようなウィン
ドウリード動作１（Ｒｅａｄ−Ｗｉｎｄ１）とウィンド
ウリード動作２（Ｒｅａｄ−Ｗｉｎｄ２）が行われ、最
後にウィンドウモードがリセットされる例が示されてい
る。

【００４６】図１０において、信号の最後にＢを付した
のは、ロウレベルがアクティブレベルとされることを意
味している。ノーマルライトモードにおいて、ライトア
ドレスセット信号ＷＡＳＢがロウレベルにされることに
応じて、ジャンプアドレスの取り込みが行われる。ライ
トアドレス端子ＷＡＤから全体で１６ビットからなるラ
イトアドレスがシリアルに取り込まれる。このようなジ
ャンプアドレスの取り込みは、ライトデータと同様にラ
イトクロックＷＣＫＢに同期して行われる。ライトアド
レスセット信号ＷＡＳＢとライトリセット信号ＷＲＳＢ
及びライトウィンドウ信号ＷＷＮＤをロウレベルにする
と、ウィンドウモードがセットされる。上記取り込まれ
たアドレス（Ｍ，Ｎ）にジャンプして、そこから３２ビ
ットずつのライトデータＤinの取り込みが開始される。
Ｎラインの最終はアドレスは、ライトラインリセット信
号ＷＬＲＳＢをロウレベルにすることにより行われる。
これにより、ウィンドウのＮラインにおける右端は、
（Ｍ＋ｍ）×３２＋ｋビットにより決定される。

【００４７】ノーマルリードモードにおいて、リードア
ドレスセット信号ＲＡＳＢがロウレベルにされることに
応じて、ジャンプアドレスの取り込みが行われる。リー
ドアドレス端子ＲＡＤから全体で１６ビットからなるリ
ードアドレスがシリアルに取り込まれる。このようなジ
ャンプアドレスの取り込みは、リードデータと同様にリ
ードクロックＲＣＫＢに同期して行われる。リードアド
レスセット信号ＲＡＳＢとリードリセット信号ＲＲＳＢ
及びリードウィンドウ信号ＲＷＮＤをロウレベルにする
と、ウィンドウモードがセットされる。上記取り込まれ
たアドレス（Ｐ，Ｑ）にジャンプして、そこから３２ビ
ットずつのリードデータのシリアルに出力される。この
ように、ウィンドウモードの設定と同時に指定したジャ
ンプアドレス（Ｐ，Ｑ）に対応したデータのシリアル出
力が行われるのは、上記ジャンプアドレスの取り込みが
行われ後に、メモリブロックＭＢから読み出しが行われ
てＡリードバッファＡＲＢに対応したデータが既に格納
されて、上記のような待ち時間無しの読み出しの準備が
行われているからである。上記のようなライトウィンド
ウモード及びリードウィンドウモードにおいて、同じラ
インにおける３２ビット単位のアドレスの更新は、前記
ライトカウンタＷＣ及びリードカウンタＲＣのモニター
出力により行われる。

【００４８】図１１において、ライトウィンドウモード
におけるラインの更新（Ｎ＋１）は、ライトラインリセ
ット信号ＷＬＲＳＢのロウレベルに同期して行われる。
このライトラインリセット信号ＷＬＲＳＢは、ライトク
ロックＷＣＫに同期しており、ウィンドウ設定のように
ワード（３２ビット）単位のアドレス設定ではなく、ビ
ット単位でのラインリセットを可能にする。すなわち、
外部制御回路により、ライトクロックＷＣＫを計数して
おいて、ｋ個計数した後にライトラインリセット信号Ｗ
ＬＲＳＢをロウレベルにすれば、そのタイミングでライ
ンリセットがかけられる。この結果、ライトウィンドウ
の幅は、３２×ｍ＋ｋビットに設定することができる。
このことは、リードウィンドウモードにおけるラインの
更新（Ｑ＋１）も同様であり、リードラインリセット信
号ＲＬＲＳＢのロウレベルに同期して行われる。このリ
ードラインリセット信号ＲＬＲＳＢは、リードクロック
ＲＣＫに同期しており、ウィンドウ設定のようにワード
（３２ビット）単位のアドレス設定ではなく、ビット単
位でのラインリセットを可能にする。

【００４９】図１２において、リード動作は、リードリ
セット信号ＲＲＳＢのロウレベルにより、ウィンドウ１
の先頭アドレス（Ｐ，Ｑ）戻り、リードウィンドウ１の
シリアルリード動作を行う。このシリアルリード中にリ
ードアドレスセット信号ＲＡＳＢをロウレベルにして、
２個目のリードウィンドウの先頭に対応した新アドレス
（Ｐ’，Ｑ’）の取り込みを行う。そして、上記のウィ
ンドウモードに対応してリードウィンドウモードＲＷＮ
ＤＢがロウレベルであるので、リードアドレスセット信
号ＲＡＳＢとリードリセット信号ＲＲＳＢをロウレベル
にすると、上記新アドレス（Ｐ’，Ｑ’）からシリアル
リード出力が行われる。そして、リードクリア信号ＲＣ
ＬＲＢをロウレベルにすると、リードウィンドウモード
のリセットが行われて、アドレス空間の先頭アドレス
（０，０）にリセットされてそこからシリアルリードが
開始される。このときにも、先頭アドレス（０，０）の
データは、０リードバッファ０ＲＢに格納されているの
で、待ち時間なしに直ちにシリアル出力することができ
る。なお、並行して行われるシリアルライト動作によ
り、上記先頭アドレス（０，０）に書き込みが行われる
と、それを前記アドレス比較回路がモニターして、書き
換えられた最新のデータを上記０リードバッファ０ＲＢ
に読み出すようにするものである。

【００５０】ライト動作は、図示しないが上記リード動
作と同様にライトクリアＷＣＬＲＢのロウレベルによ
り、ウィンドウモードがリセットされてノーマルライト
動作を行っている。このノーマルライト動作中にライト
アドレスセット信号ＷＡＳＢをロウレベルにして、新ア
ドレス（Ｍ’，Ｎ’）の取り込みを行う。この後に、ラ
イトアドレスセット信号ＲＡＳＢとライトリセット信号
ＷＲＳＢをロウレベルにすると、新アドレス（Ｍ’，
Ｎ’）にジャンプして、そこからシリアルライト動作が
開始される。すなわち、ライトウィンドウ信号ＷＷＮＤ
Ｂをハイレベルのままにすると、新アドレスにジャンプ
してそこからシリアルライト動作が開始される。そし
て、Ｎ’の最終アドレスＨＥになると、内部自動リセッ
ト動作によりラインアドレスの更新（Ｎ’＋１）が行わ
れて、（０，Ｎ’＋１）からシリアルライトが行われ
る。

【００５１】以上の実施例から得られる作用効果は、下
記の通りである。 （１） 少なくとも二次元のアドレス空間を持ち、シリ
アル入力されたデータを内部でパラレル変換して複数ビ
ットの単位で上記二次元アドレス空間に割り当てられた
メモリアレイに書き込みを行い、上記メモリアレイから
複数ビットの単位でパラレルに読み出されたデータを内
部でシリアルに変換してシリアルに出力する機能と、任
意のアドレスへランダム・アクセスし、そのアドレスか
らシリアルにアクセスするというジャンプ機能と、シリ
アルにアクセスしているラインの任意のアドレスから次
ラインの先頭アドレスにアクセスするというラインリセ
ット機能とを持つシリアルメモリに対して、特定の動作
モードの指定により上記２つのジャンプ機能とラインリ
セット機能とを組み合わせてジャップ機能により指定さ
れた先頭アドレスと左端のアドレス、及びリセットタイ
ミングにより指定される右端及び最終アドレスにより定
義される一定の矩形領域をスキャンするアクセスモード
を実現することができるという効果が得られる。 （２） 上記（１）のウィンドウスキャンモードにより
任意のデータサイズを切り出すためのアドレス制御をチ
ップ内に取り込めるから、それを組み込むシステムにお
ける外部部品点数が削減できるとともに制御が簡単にな
るという効果がえられる。 （３） 上記矩形領域の始点と終点の２つのアドレスを
外部から入力することにより内部で自動的に矩形領域の
設定を行うことができるという効果が得られる。

【００５２】（４） 上記矩形領域の始点のアドレス
は、上記ジャンプ機能により指定し、外部より指定が無
いときはメモリの全領域の最終アドレスを終点とし、外
部より指定があるときにはそれを終点として上記ジャン
プ機能により上記指定された始点に戻るようにすること
により、上記基本的に２つのジャンプ機能とリセット機
能の組み合わせだけでウィンドウスキャンモードが実現
でき、それに応じて回路の簡素化が可能になるという効
果が得られる。 （５）上記矩形領域の終点アドレスのうちのＸ系の終点
アドレスの外部からの指定は上記ラインリセット機能に
より外部から行い、次ラインの指定された矩形領域の始
点アドレスのデータは予め専用のバッファに読み出して
おくことにより、待ち時間無しのシリアルウィンドウが
実現できるという効果が得られる。 （６） 上記終点アドレスのうちのＹ系の終点アドレス
の外部からの指定は、上記ジャンプ機能により指定し、
ウィンドウスキャンモード時にはこの指定終点アドレス
のラインアクセス終了後に設定された矩形領域の始点ア
ドレスへリセットさせることにより、ビット又は画素単
位での終点アドレスの設定が可能になるという効果が得
られる。 （７） 上記指定されたウィンドウスキャンモードは、
そのスキャン途中の任意のタイミングでモード指定解除
が可能であり、再度のジャンプ又はリセットの指定によ
り新たに設定した任意のアドレスによりウィンドウスキ
ャンモードを含むシリアルアクセスを行うようにするこ
とにより、使い勝手のよいウィンドウスキャン機能を持
つシリアルメモリを実現できるという効果が得られる。

【００５３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、１ワ
ードを３２ビットとするもの他、４０ビット、４８ビッ
ト等のように任意に設定できる。これに対応してメモリ
アレイのカラムスイッチの構成、ライトバッファ、ライ
トレジスタ、リードバッファ及びリードレジスタのビッ
ト数も決定される。また、専用のリードバッファとして
は、ジャンプやリセットが発生されるタイミングを制限
すること等により、０リードバッファやＬリードバッフ
ァ及びＡリードバッファを共通化して汎用リードバッフ
ァに置き換えるようにしてもよい。メモリ制御部やアド
レス制御部等の制御回路は、上記同様な機能を実現する
ものであれば何であってもよい。また、メモリブロック
のアドレス構成を、Ｘ，Ｙアドレス空間の他にＺ空間を
追加して、３次元空間を構成して３次元的なシリアルス
キャンを行うようにするものであってもよい。

【００５４】以上の説明では主として本願発明者によっ
てなされた発明をその背景となった技術分野であるＤＲ
ＡＭを利用したシリアルメモリに適用した場合について
説明したが、これに限定されるものではなく、メモリブ
ロックＭＢは、スタティック型メモリセルを用いて構成
するものであってもよい。この場合には、リフレッシュ
制御が不用になるので、制御が簡単になるとともにダイ
ナミック型ＲＡＭのように情報記憶キャパシタに記憶さ
れた微小信号を増幅するセンスアンプが不用になるので
動作の高速化や制御が簡単になる。また、データは、外
部に対してはシリアルに入出力を行い、内部においてパ
ラレルに変換してリード／ライトを行うもの他、メモリ
アレイを外部から供給されたクロックパルスに従って一
定の順序でアクセスを行い、そのアドレスに従いデータ
を入出力するものであってもよい。すなわち、この発明
は、前記実施例のようなシリアルメモリにおけるウィン
ドウスキャンに適用するもの他、一定のエリアのデータ
を選択的に指定するためのアドレス設定技術として広く
利用することができるものである。それ故、データの入
出力は、上記のように内部でシリアル／パラレル変換、
パラレル／シリアル変換するものの他、データ単位での
入出力するもの、比較的大量のデータをパラレルに入出
力させるもの等種々の実施形態を取ることができるもの
である。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、少なくとも二次元のアドレ
ス空間を持ち、シリアル入力されたデータを内部でパラ
レル変換して複数ビットの単位で上記二次元アドレス空
間に割り当てられたメモリアレイに書き込みを行い、上
記メモリアレイから複数ビットの単位でパラレルに読み
出されたデータを内部でシリアルに変換してシリアルに
出力する機能と、任意のアドレスへランダム・アクセス
し、そのアドレスからシリアルにアクセスするというジ
ャンプ機能と、シリアルにアクセスしているラインの任
意のアドレスから次ラインの先頭アドレスにアクセスす
るというラインリセット機能とを持つシリアルメモリに
対して、特定の動作モードの指定により上記２つのジャ
ンプ機能とラインリセット機能とを組み合わせてジャン
プ機能により指定された先頭アドレスと左端のアドレス
及びリセットタイミングにより指定される右端及び最終
アドレスにより定義される矩形領域をスキャンするアク
セスモードを実現することができる。

【図面の簡単な説明】

【図１】この発明に係るシリアルメモリの一例を示すの
ブロック図である。

【図２】この発明に係るウィンドウスキャン動作の一実
施例を示す動作概念図である。

【図３】この発明に係るウィンドウスキャン動作の他の
一実施例を示す動作概念図である。

【図４】この発明に係るウィンドウスキャン動作の他の
一実施例を示す動作概念図である。

【図５】この発明に係るウィンドウスキャン動作の更に
他の一実施例を示す動作概念図である。

【図６】従来のシリアルメモリの一例を示すブロック図
である。

【図７】この発明に係るシリアルメモリのアドレス制御
部の具体的一実施例を示すブロック図である。

【図８】この発明に係るシリアルメモリのリセットモー
ドデコーダの具体的一実施例を示すブロック図である。

【図９】この発明に係るシリアルメモリのアドレス制御
部の他の部分の具体的一実施例を示すブロック図であ
る。

【図１０】この発明に係るシリアルメモリの動作の一例
を説明するためのタイミング図である。

【図１１】この発明に係るシリアルメモリの動作の一例
を説明するためのタイミング図である。

【図１２】この発明に係るシリアルメモリの動作の一例
を説明するためのタイミング図である。

【図１３】上記図１０〜図１２の動作に対応したアドレ
ス空間の概念図である。

【図１４】この発明に係るシリアルメモリの具体的一実
施例を示す全体的なブロック図である。

【図１５】この発明に係るシリアルメモリのメモリブロ
ック部の一実施例を示す具体的ブロック図である。

【符号の説明】

ＷＲ…ライトレジスタ、ＷＢ…ライトバッファ、ＲＢ…
リードバッファ、ＲＲ…リードレジスタ、ＡＲＢ…Ａリ
ードバッファ、ＬＲＢ…Ｌリードバッファ、ＭＡＲＹ…
メモリアレイ、ＭＢ…メモリブロック、０ＲＢ…０リー
ドバッファ、ＳＯＢ…シリアル出力バッファ、ＳＩＢ…
シリアル入力バッファ、ＭＯＣ…メモリ動作制御部、Ａ
ＤＣ…アドレス制御部、ＡＢＬＧ…リード／ライト／リ
フレッシュアービットレーション論理回路、ＲＣ…リー
ドカウンタ、ＷＣ…ライトカンウタ、ＲＦＣ…リフレッ
シュカンウタ、ＷＭＤ…ライトリセットモードデコー
ダ、ＲＭＤ…リードリセットモードデコーダ、ＲＣＫＢ
…ライトクロックバッファ、ＷＣＫＢ…ライトクロック
バッファ、ＣＫＧ…クロック発振回路、ＳＡ…センスア
ンプ、ＣＷ…カラムスイッチ、ＳＢＡ…サブセンスアン
プ、ＸＤＥＣ…Ｘデコーダ、ＹＤＥＣ…Ｙデコーダ、Ｒ
ＡＣ…リードアドレスカンウタ、ＷＡＣ…ライトアドレ
スカンウタ、ＲＡＲＧ…リードアドレスレジスタ、ＷＡ
ＲＧ…ライトアドレスレジスタ、ＲＦＲＧ…リフレッシ
ュアドレスレジスタ、ＥｘＲＡＲＧ…リードジャンプア
ドレスレジスタ、ＥｘＷＡＲＧ…ライトジャンプアドレ
スレジスタ、ＥＸＲＡ＋１，ＬｓＷＡＲＧ，ＬＲＡ＋
１，ＷＬＡ＋１…アドレスレジスタ、ＲＦＬＡＤ…リー
ドファイナルアドレススレジスタ、ＷＦＬＡＤ…ライト
フィイナルアドレスレジスタ、ＡＡＣＰ…Ａアドレス比
較回路、ＶＡＣＰ…Ｖアドレス比較回路、ＭＡＲＧ…メ
モリアドレスレジスタ、ＡＲ…アドレスリセット、ＡＡ
ＩＮ…Ａアドレスインクリメンタ、ＶＡＩＮ…Ｖアドレ
スインクリメンタ、ＭＡＳＬ…メモリアドレスセレク
タ、ＩＮＡＤＬ…インクリメントアドレスレジスタセレ
クタ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−73071（ＪＰ，Ａ) 特開 平２−77982（ＪＰ，Ａ) 特開 平１−46880（ＪＰ，Ａ) 特開 昭60−29855（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 1/60 G06F 12/02 590 G11C 8/04 G11C 11/401

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 Ｘ系アドレス及びＹ系アドレスにより複
   数のメモリセルが二次元配列されてなるメモリアレイ
   と、 シリアルに入力される複数ビットからなる書き込みデー
   タを取り込む書き込みレジスタと、 上記書き込みレジスタに取り込まれた複数ビットの書き
   込みデータをパラレルに受けて上記メモリアレイに対し
   てパラレルにデータの書き込みを行なう書き込みバッフ
   ァと、 上記メモリアレイから複数ビットからなるデータを読み
   出し保持する第１読み出しバッファと、 ジャンプアドレスが指定されたときに、上記メモリアレ
   イから上記ジャンプアドレスに対応した複数ビットのデ
   ータを上記メモリアレイから読み出し保持する第２読み
   出しバッファと、 ラインリセット、ジャンプ及びリセット時において、上
   記メモリアレイから次のラインの先頭アドレスに対応し
   た複数ビットのデータを読み出し保持する第３読み出し
   バッファと、 上記第１、第２及び第３読み出しバッファに対して共通
   に設けられ、動作モードに対応していずれかのバッファ
   から上記複数ビットのデータをパラレルに受けて、シリ
   アルデータを出力させる読み出しレジスタとを備え、 上記第１読み出しバッファと読み出しレジスタとを用い
   て、メモリアレイから複数ビットの単位でパラレルに読
   み出されたデータを内部でシリアルに変換してシリアル
   に出力する機能と、 上記第２読み出しバッファと読み出しレジスタとを用い
   て、任意のアドレスにジャンプし、そのアドレスからデ
   ータをシリアルに出力させるというジャンプ機能と、 上記第３読み出しバッファと読み出しレジスタとを用い
   て、任意のシリアル出力中の次ラインに対応した先頭ア
   ドレスのデータを連続的にシリアルに出力させるという
   ラインリセット機能とを有することを特徴とする半導体
   記憶装置。
2. 【請求項２】 請求項１において、 上記ジャンプ機能とラインリセット機能とを組み合わせ
   て一定の矩形領域のデータをシリアルに出力させるウィ
   ンドウスキャンモードを実現してなることを特徴とする
   半導体記憶装置。
3. 【請求項３】 請求項２において、 上記矩形領域の始点と終点の２つのアドレスを外部から
   入力することを特徴とする半導体記憶装置。
4. 【請求項４】 請求項２又は３において、 上記矩形領域の始点のアドレスは、上記ジャンプ機能に
   より指定し、外部より指定が無いときは上記メモリアレ
   イの全領域の最終アドレスを終点とし、外部より指定が
   あるときにはそれを終点として上記ジャンプ機能により
   上記指定された始点に戻ることを特徴とする半導体記憶
   装置。
5. 【請求項５】 請求項４において、 上記矩形領域の終点アドレスのうちのＸ系の終点アドレ
   スの外部からの指定は上記ラインリセット機能により外
   部から行い、 次ラインの指定された矩形領域の始点アドレスのデータ
   は予め専用のバッファに読み出されるものであることを
   特徴とする半導体記憶装置。
6. 【請求項６】 請求項５において、 上記終点アドレスのうちのＹ系の終点アドレスの外部か
   らの指定は、上記ラインリセット機能により指定し、 ウィンドウスキャンモード時にはこの指定終点アドレス
   のラインアクセス終了後に設定された矩形領域の始点ア
   ドレスへリセットされることを特徴とする半導体記憶装
   置。
7. 【請求項７】 請求項６において、 上記メモリアレイの先頭アドレスに対応したデータを読
   み出して保持する第４読み出しバッファを更に備え、 上記指定されたウィンドウスキャンモードを任意のタイ
   ミングでモード指定解除したときに、上記第４読み出し
   バッファと上記読み出し用レジスタを用いて上記先頭ア
   ドレスからのデータのシリアル出力が行なわれること特
   徴とする半導体記憶装置。