JPH0268671A - 画像メモリ - Google Patents
画像メモリInfo
- Publication number
- JPH0268671A JPH0268671A JP63220916A JP22091688A JPH0268671A JP H0268671 A JPH0268671 A JP H0268671A JP 63220916 A JP63220916 A JP 63220916A JP 22091688 A JP22091688 A JP 22091688A JP H0268671 A JPH0268671 A JP H0268671A
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- JP
- Japan
- Prior art keywords
- data
- memory cell
- terminal
- mode
- random access
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 40
- 230000006870 function Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 2
- 240000008564 Boehmeria nivea Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、画像信号処理に適した画像メモリに関する。
従来の技術
近年、パーソナルコンピュータ、ワードプロセッサ、テ
レビおよびビデオテープレコーダなどの画像表示用とし
て画像フィールドメモリやフレームメモリＩＣを多数使
用する。応用機器の大容量化、高速化と多機能化に対応
するためには、多品種のメモリＩＣ（以下メモリと略す
）が必要である。特に高速化及び多機能化に対応するた
め標準的なダイナミック・ランダムアクセス・リードラ
イトメモリ（以下ＤＲＡＭとする）の基本構成に拡張機
能を付加したメモリが多品種ある。
レビおよびビデオテープレコーダなどの画像表示用とし
て画像フィールドメモリやフレームメモリＩＣを多数使
用する。応用機器の大容量化、高速化と多機能化に対応
するためには、多品種のメモリＩＣ（以下メモリと略す
）が必要である。特に高速化及び多機能化に対応するた
め標準的なダイナミック・ランダムアクセス・リードラ
イトメモリ（以下ＤＲＡＭとする）の基本構成に拡張機
能を付加したメモリが多品種ある。
以下に、従来の拡張機能を内蔵したメモリについて説明
する。
する。
第２図は、従来のマルチボートメモリである。
第２図において、１はデータ入力端子、２は入力シリア
ルアクセスデータレジスタ、３はダイナミックメモリセ
ル、８はアドレス設定回路、９は出力シリアルアクセス
データレジスタ、１０はデータ出力端子、１１はタイミ
ング発生回路である。
ルアクセスデータレジスタ、３はダイナミックメモリセ
ル、８はアドレス設定回路、９は出力シリアルアクセス
データレジスタ、１０はデータ出力端子、１１はタイミ
ング発生回路である。
次にメモリについて、その動作を説明する。
データ入力端子１からデータが入力シリアルアクセスデ
ータレジスタ（以下入力レジスタという）２に蓄えられ
、タイミング発生回路１１からの転送信号によりダイナ
ミックメモリセル（以下メモリセルと略す）３に転送す
る。メモリセルのデータは、同様に出力シリアルアクセ
スデータレジスタ（以下出力レジスタと略す）９に転送
された後、データ出力端子６から出力する。このように
、拡張機能として入力レジスタおよび出力レジスタを加
えることにより、各々のレジスタの容量に応じて一度に
メモリセルへの書き込みとメモリセルからの読み出しが
可能であり、応用機器の高速化に対応している。
ータレジスタ（以下入力レジスタという）２に蓄えられ
、タイミング発生回路１１からの転送信号によりダイナ
ミックメモリセル（以下メモリセルと略す）３に転送す
る。メモリセルのデータは、同様に出力シリアルアクセ
スデータレジスタ（以下出力レジスタと略す）９に転送
された後、データ出力端子６から出力する。このように
、拡張機能として入力レジスタおよび出力レジスタを加
えることにより、各々のレジスタの容量に応じて一度に
メモリセルへの書き込みとメモリセルからの読み出しが
可能であり、応用機器の高速化に対応している。
発明が解決しようとする課題
上記の従来構成では、メモリセルへのデータ書き込みと
読み出しが列単位で可能であるが、任意のメモリへのラ
ンダムアクセスはできない。
読み出しが列単位で可能であるが、任意のメモリへのラ
ンダムアクセスはできない。
本発明の目的は、高速なシリアルアクセスとランダムア
クセスとを１品種で対応できるメモリを提供することに
ある。
クセスとを１品種で対応できるメモリを提供することに
ある。
課題を解決するための手段
上記目的を達成するために、本発明のメモリでは、シリ
アルアクセスモードとランダムアクセスモードとを切り
換えるセレクタ回路を内蔵させ拡張機能制御用モード設
定端子をそなえてモード選択が可能となしたものである
。
アルアクセスモードとランダムアクセスモードとを切り
換えるセレクタ回路を内蔵させ拡張機能制御用モード設
定端子をそなえてモード選択が可能となしたものである
。
作用
本発明によると、画像信号処理内容に応じて１品種で、
シリアルアクセスとランダムアクセスとの対応が可能で
ある。
シリアルアクセスとランダムアクセスとの対応が可能で
ある。
実施例
以下、本発明の実施例を第１図により説明する。第１図
において、１はデータ入力端子、２は入力シリアルアク
セスデータレジスタ（以下入力レジスタと略す）、３は
ダイナミックメモリセル（以下メモリセルと略す）、４
はモード設定端子、５はセレクタ、６は入力レジスタへ
のデータ線、７はメモリセルへのデータ線、８はアドレ
ス設定回路、９は出力シリアルアクセスデータレジスタ
（以下出力レジスタと略す）、１０はデータ出力端子、
１１はタイミング発生回路である。
において、１はデータ入力端子、２は入力シリアルアク
セスデータレジスタ（以下入力レジスタと略す）、３は
ダイナミックメモリセル（以下メモリセルと略す）、４
はモード設定端子、５はセレクタ、６は入力レジスタへ
のデータ線、７はメモリセルへのデータ線、８はアドレ
ス設定回路、９は出力シリアルアクセスデータレジスタ
（以下出力レジスタと略す）、１０はデータ出力端子、
１１はタイミング発生回路である。
本実施例では、画像入力信号はｎビット（ｎは整数）の
量子化データとする。したがってデータ入力端子１、お
よびデータ出力端子は、各々ｎ個あるものとする。メモ
リセルは、例えば−列５１２ビットおよび一行が５１２
ビツト構成とするとｎＸ５１２Ｘ５１２ビツトの容量を
持つとする。
量子化データとする。したがってデータ入力端子１、お
よびデータ出力端子は、各々ｎ個あるものとする。メモ
リセルは、例えば−列５１２ビットおよび一行が５１２
ビツト構成とするとｎＸ５１２Ｘ５１２ビツトの容量を
持つとする。
すなわち、ｎビットに量子化された５１２Ｘ５１２画素
分の画像データを記憶可能である。
分の画像データを記憶可能である。
次に、本実施例の動作について説明する。まず、従来例
で示したシリアルアクセスモード動作について説明する
。モード設定端子４をハイレベルとする。この設定によ
り、メモリセルのリセット後、データ入力端子１より入
力された画像データが、データ線６を経由して入力レジ
スタ２に順次重えられる。この場合、データ線７は、接
続されず動作しない。入力レジスタ２に蓄えられたデー
タは、アドレス設定回路８で決められた行にタイミング
発生回路１１からの転送信号によりメモリセル３に列単
位で書き込まれる。読み出しも同様に列単位で出力レジ
スタ９に転送された後、データ出力端子１０より出力さ
れる。次に、ランダムアクセスモード動作について説明
する。モード設定端子４をローレベルとする。この設定
により、メモリセルのリセット後、データ入力端子１よ
り入力された画像データが、データ線７を経由してアド
レス設定回路８で決められたメモリセル３の任意のアド
レスへビット単位で書き込まれる。この場合、データ線
６は接続されず動作しない。読み出しは、前記したシリ
アルモード時と同様にデータ出力端子から出力する。又
、このモードの場合に、データ入力端子１をデータ人、
出力端子とすることによりメモリセルからのランダムな
読み出しも容易に可能となる。以上の例では、モード設
定端子４を固定した場合の動作説明をしたが、この端子
を任意にハイレベルとローレベル切換えることにより多
様な拡張機能となる。
で示したシリアルアクセスモード動作について説明する
。モード設定端子４をハイレベルとする。この設定によ
り、メモリセルのリセット後、データ入力端子１より入
力された画像データが、データ線６を経由して入力レジ
スタ２に順次重えられる。この場合、データ線７は、接
続されず動作しない。入力レジスタ２に蓄えられたデー
タは、アドレス設定回路８で決められた行にタイミング
発生回路１１からの転送信号によりメモリセル３に列単
位で書き込まれる。読み出しも同様に列単位で出力レジ
スタ９に転送された後、データ出力端子１０より出力さ
れる。次に、ランダムアクセスモード動作について説明
する。モード設定端子４をローレベルとする。この設定
により、メモリセルのリセット後、データ入力端子１よ
り入力された画像データが、データ線７を経由してアド
レス設定回路８で決められたメモリセル３の任意のアド
レスへビット単位で書き込まれる。この場合、データ線
６は接続されず動作しない。読み出しは、前記したシリ
アルモード時と同様にデータ出力端子から出力する。又
、このモードの場合に、データ入力端子１をデータ人、
出力端子とすることによりメモリセルからのランダムな
読み出しも容易に可能となる。以上の例では、モード設
定端子４を固定した場合の動作説明をしたが、この端子
を任意にハイレベルとローレベル切換えることにより多
様な拡張機能となる。
発明の効果
本発明によれば、画像データのシリアルアクセスとラン
ダムアクセスが１品種で対応できる画像メモリを構成で
き、開発コスト、生産コストの低減と多機能化が達成さ
れる。
ダムアクセスが１品種で対応できる画像メモリを構成で
き、開発コスト、生産コストの低減と多機能化が達成さ
れる。
第１１Ｎは本発明による画像メモリの一実施例を示す構
成図、第２図は従来の拡張機能を内蔵した画像メモリの
構成図である。 １・・・・・・データ入力端子、２・・・・・・入力シ
リアルアクセスデータレジスタ、３・・・・・・ダイナ
ミックメモリセル、４・・・・・・モード設定端子、５
・・・・・・セレクタ回路、６・・・・・・データ線、
７・・・・・・データ線、８・・・・・・アドレス設定
回路、９・・・・・・出力シリアルアクセスデータレジ
スタ、１０・・・・・・データ出力端子、１１・・・・
・・タイミング発生回路。 代理人の氏名 弁理士 粟野重孝 ほか１名１− 手−
９１１１１１％子 ４−−・−モ − ド ；ｚ ５二 絹 子乙、
７− 苧−ダ繰
成図、第２図は従来の拡張機能を内蔵した画像メモリの
構成図である。 １・・・・・・データ入力端子、２・・・・・・入力シ
リアルアクセスデータレジスタ、３・・・・・・ダイナ
ミックメモリセル、４・・・・・・モード設定端子、５
・・・・・・セレクタ回路、６・・・・・・データ線、
７・・・・・・データ線、８・・・・・・アドレス設定
回路、９・・・・・・出力シリアルアクセスデータレジ
スタ、１０・・・・・・データ出力端子、１１・・・・
・・タイミング発生回路。 代理人の氏名 弁理士 粟野重孝 ほか１名１− 手−
９１１１１１％子 ４−−・−モ − ド ；ｚ ５二 絹 子乙、
７− 苧−ダ繰
Claims (1)
- データのシリアルアクセスに必要な入力シリアルデータ
レジスタと、出力データレジスタと、メモリセルと、シ
リアルアクセスモードがランダムアクセスモードかのモ
ード設定を可能とした選択回路とをそなえたことを特徴
とする画像メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220916A JPH0268671A (ja) | 1988-09-02 | 1988-09-02 | 画像メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220916A JPH0268671A (ja) | 1988-09-02 | 1988-09-02 | 画像メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0268671A true JPH0268671A (ja) | 1990-03-08 |
Family
ID=16758553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220916A Pending JPH0268671A (ja) | 1988-09-02 | 1988-09-02 | 画像メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0268671A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015164074A (ja) * | 2008-02-28 | 2015-09-10 | メモリー テクノロジーズ リミティド ライアビリティ カンパニー | メモリ機器のための拡張利用範囲 |
| US9983800B2 (en) | 2009-06-04 | 2018-05-29 | Memory Technologies Llc | Apparatus and method to share host system RAM with mass storage memory RAM |
| US10042586B2 (en) | 2012-04-20 | 2018-08-07 | Memory Technologies Llc | Managing operational state data in memory module |
-
1988
- 1988-09-02 JP JP63220916A patent/JPH0268671A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11494080B2 (en) | 2008-02-28 | 2022-11-08 | Memory Technologies Llc | Extended utilization area for a memory device |
| US11907538B2 (en) | 2008-02-28 | 2024-02-20 | Memory Technologies Llc | Extended utilization area for a memory device |
| US11829601B2 (en) | 2008-02-28 | 2023-11-28 | Memory Technologies Llc | Extended utilization area for a memory device |
| US10540094B2 (en) | 2008-02-28 | 2020-01-21 | Memory Technologies Llc | Extended utilization area for a memory device |
| JP2015164074A (ja) * | 2008-02-28 | 2015-09-10 | メモリー テクノロジーズ リミティド ライアビリティ カンパニー | メモリ機器のための拡張利用範囲 |
| US11182079B2 (en) | 2008-02-28 | 2021-11-23 | Memory Technologies Llc | Extended utilization area for a memory device |
| US11550476B2 (en) | 2008-02-28 | 2023-01-10 | Memory Technologies Llc | Extended utilization area for a memory device |
| US11733869B2 (en) | 2009-06-04 | 2023-08-22 | Memory Technologies Llc | Apparatus and method to share host system RAM with mass storage memory RAM |
| US10983697B2 (en) | 2009-06-04 | 2021-04-20 | Memory Technologies Llc | Apparatus and method to share host system RAM with mass storage memory RAM |
| US11775173B2 (en) | 2009-06-04 | 2023-10-03 | Memory Technologies Llc | Apparatus and method to share host system RAM with mass storage memory RAM |
| US9983800B2 (en) | 2009-06-04 | 2018-05-29 | Memory Technologies Llc | Apparatus and method to share host system RAM with mass storage memory RAM |
| US11226771B2 (en) | 2012-04-20 | 2022-01-18 | Memory Technologies Llc | Managing operational state data in memory module |
| US11782647B2 (en) | 2012-04-20 | 2023-10-10 | Memory Technologies Llc | Managing operational state data in memory module |
| US10042586B2 (en) | 2012-04-20 | 2018-08-07 | Memory Technologies Llc | Managing operational state data in memory module |
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