JPH0346833B2 - - Google Patents
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- Publication number
- JPH0346833B2 JPH0346833B2 JP59275553A JP27555384A JPH0346833B2 JP H0346833 B2 JPH0346833 B2 JP H0346833B2 JP 59275553 A JP59275553 A JP 59275553A JP 27555384 A JP27555384 A JP 27555384A JP H0346833 B2 JPH0346833 B2 JP H0346833B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- word line
- shift register
- logic
- processing circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Image Input (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Description
〔産業上の利用分野〕
本発明は、１ワード線分のデータを外部に対し
シルアル、内部セルアレイに対しパラレルに入出
力できるシフトレジスタを備える半導体記憶装置
に関し、外部からシリアルに入力したデータで各
ワード線のデータを内部的に論理処理して更新し
ようとするものである。 〔従来の技術〕 ランダムアクセスメモリ（RAM）の一種に、
１ワード線分の容量のシフトレジスタを内蔵し
て、メモリセルアレイから読出した１ワード線分
のデータをパラレルに取込んでシリアルに外部へ
出力できるものがある。この種のRAMは１ワー
ド線分のデータをCRTデイスプレイ画面の１水
平走査線分のデータに対応させると、該走査線単
位でデータを高速処理できるのでビデオRAMに
好適で、その概略構成を第４図に示す。同図にお
いて、１はビデオRAM、２は外部の処理装置
（CPU）、３はデータバスである。このビデオ
RAM１は通常のRAMと同様にメモリセルアレ
イ１１、Ｉ／Ｏ（入出力）ゲート１２、コラムデ
コーダ１３、ワードデコーダ１４等を備えるが、
この他に１ワード線分のデータをシリアル／パラ
レルに入出力できるシフトレジスタ１５を備える
点に特長がある。 メモリセルアレイ１１は複数本のワード線WL
と複数本のビツト線BLを交叉させて各交叉部に
メモリセルMCをマトリクス状に配列したもので
ある。通常のライト動作ではワードデコーダ１４
で選択された１本のワード線WLとコラムデコー
ダ１３で選択された１本のビツト線BLとの交点
のメモリセルMCに対し、CPU２からデータバス
３を通してデータが書込まれ、またリード動作で
は該セルからのデータがデータバス３を通して
CPU２に読出される。これに対し、シリアルリ
ード動作ではワードデコーダ１４で選択されたワ
ード線WL上の全セルのデータがシフトレジスタ
１５に並列転送され、その後のシフト動作で外部
にシリアルに出力される。このとき得られるシリ
アルデータ出力Soutは例えばCRT（陰極線管）の
１水平走査線データに対応するので、ワードデコ
ーダ１４によりワード線WLを端から順番に選択
することで、メモリセルアレイ１１内の画像デー
タがその２次元配置を保つてCRT上に映像化さ
れる。なお、１ワード線上のデータはその各ビツ
トがCRT上の各画素を必らずしも構成するので
はなく、複数ビツトで構成される各画素の一部
（１ビツト）となる場合もある。これは例えばカ
ラーCRTの場合、１画素についての情報は輝度
だけでなく色情報等も含むからである。１画素複
数ビツトの場合は該画素を構成するビツト数だけ
RAM１が用いられ、メモリは３次元構成にな
る。 〔発明が解決しようとする問題点〕 ところで、第４図の構成ではセルアレイ１１内
の画像データを書直す場合、データバス３を経由
する通常のアクセス系によつてCPU２に変更前
のデータを読出し、それをCPU２内で論理処理
して変更し、変更されたデータを通常のアクセス
系を使つて元の場所へ書込むという一連の動作が
必要である。しかしながら、このような読出して
論理処理しまた書込むという動作では時間がかか
る。本発明はこの点を改善しようとするものであ
る。 〔問題点を解決するための手段〕 本発明は、通常のランダムアクセス用のリー
ド、ライト系の他にシリアルリードのための出力
用シフトレジスタを備え、シリアルリードではメ
モリセルアレイから出力用シフトレジスタにパラ
レルに読出した１ワード線分のデータを外部に対
しシリアルに出力する半導体記憶装置において、
外部からシリアルに入力される１ワード線分のデ
ータを保持する入力用シフトレジスタと、両シフ
トレジスタ内のデータを論理処理する論理処理回
路と、該論理処理回路が実行する論理の内容を指
示する解読部とを前記セルアレイと同じ半導体チ
ツプ内に設け、外部から該入力用シフトレジスタ
への１ワード線分データと共に該解読部への論理
内容指示オペレーシヨンコードをシリアルに送
り、論理処理回路の前記コードにより指示された
処理の結果として得られる１ワード線分のデータ
を該メモリセルアレイの選択されたワード線のメ
モリセル群にパラレルに書込むようにしてなるこ
とを特徴とするものである。 〔作用〕 外部から入力されるシリアルデータを１ワード
線分保持する入力用シフトレジスタと、該入力用
シフトレジスタの内容とメモリセルアレイから読
出した出力用シフトレジスタの内容とを論理処理
する回路と、該論理処理回路が実行する論理の内
容を指示する解読部をメモリチツプに設け、入力
用シフトレジスタへの１ワード線分データと共に
解読部への制御データ（論理内容指示オペレーシ
ヨンコード）をシリアルに送り、該制御データに
従つて解読部に論理内容を指示させ、該指示を受
けた論理処理回路の処理結果として得られる１ワ
ード線分の新データをメモリセルアレイにワード
線単位でパラレルに書込むというシリアルライト
モードを設定すると、外部へ読出してまた書込む
という手間が省け、処理時間は著しく短縮され
る。また１ワード線分及び制御データは外部より
シリアルに入力するので端子は１つで済み、端子
数に制限を受ける集積回路チツプにおいては非常
に有効である。またこの事はCPU側でも制御デ
ータを出力するための出力端子を必要とせず、標
準のCPUが使用できるという利点もある。以下
図示の実施例を参照しながらこれを詳細に説明す
る。 〔実施例〕 第１図は本発明の一実施例を示すブロツク図
で、１６は入力用シフトレジスタ、１７は論理処
理回路、１８はオペレーシヨンコード（OPと略
す）の解読部、１９はシルアルデータSinの入力
端子、４はCPU２からビデオRAM１へのシリア
ルデータSinの転送線である。この他は第４図と
同じ構成であるので、同一符号を付し詳細な説明
は省略する。 入力用シフトレジスタ１６は１ワード線分のシ
リアルデータSinを保持する。論理処理回路１７
はシフトレジスタ１５，１６内のデータを論理処
理し、１ワード線分の新データを作成する。論理
処理回路１７はAND，OR，……のような各種論
理機能を備え、いずれの論理処理をするかが解読
部１８の出力で選択される。いずれの論理処理を
するかを指定するのがオペレーシヨンコードOP
で、これらは入力用シフトレジスタへの１ワード
線分データと共にCPU２より転送線４を通して
シリアルに送られ、解読部１８のレジスタに取込
まれ、そのデコーダでデコードされて論理処理回
路１７へ入力される。論理処理の内容または種類
の数がｎとすれば、論理処理回路１７と解読部１
８との間は例えばｎ本の信号線で結ばれ、そのい
ずれの線がＨ（ハイ）レベルかにより回路１７で
行なうべき論理処理内容が指示される。 入力用シフトレジスタへ与える１ワード線分の
データは、セルアレイ１１が格納する画像データ
に対して施すべき論理処理に応じて定まる。例え
ば論理処理がオア論理であれば、入力用シフトレ
ジスタに新しい画像データを与えると、そのオア
論理をとつた結果は新旧両画像の重ね合せにな
る。セルアレイに格納されている画像データが青
線データであり、これを赤線に変える場合は論理
処理回路１７は青線データを検出してこれを青線
データに変更する回路になり、入力用シフトレジ
スタ１６に与えるデータはかゝる処理をワード線
のどの部分で実行するかを指示するマスクデータ
などになる。 画像がカラーの場合１画素は少なく共Ｒ，Ｇ，
Ｂの３ビツトからなり、モノクロでも濃淡がある
なら複数ビツトになる。これはセルアレイ１１お
よびレジスタ１５，１６、論理処理回路１７を、
１画素のビツト数だけ設けることにより対処でき
る。第２図は１画素を８ビツトで表わす場合の要
部詳細図で、論理処理回路１７はシフトレジスタ
１５，１６の８ビツトを区切りとして処理する処
理ブロツク１７Ａの集合である。シリアルデータ
Sinは例えば第３図に示す配列を有し、初めの８
ビツト（第０〜第７）がオペレーテイングビツト
（オペレーテイングコード）である。このオペレ
ーテイングビツトは前半４ビツト（第０〜第３）
と後半４ビツト（第４〜第７）がそれぞれ16進表
示の０〜Ｆまでの値をとり、例えば次の様な指示
内容を有する。
シルアル、内部セルアレイに対しパラレルに入出
力できるシフトレジスタを備える半導体記憶装置
に関し、外部からシリアルに入力したデータで各
ワード線のデータを内部的に論理処理して更新し
ようとするものである。 〔従来の技術〕 ランダムアクセスメモリ（RAM）の一種に、
１ワード線分の容量のシフトレジスタを内蔵し
て、メモリセルアレイから読出した１ワード線分
のデータをパラレルに取込んでシリアルに外部へ
出力できるものがある。この種のRAMは１ワー
ド線分のデータをCRTデイスプレイ画面の１水
平走査線分のデータに対応させると、該走査線単
位でデータを高速処理できるのでビデオRAMに
好適で、その概略構成を第４図に示す。同図にお
いて、１はビデオRAM、２は外部の処理装置
（CPU）、３はデータバスである。このビデオ
RAM１は通常のRAMと同様にメモリセルアレ
イ１１、Ｉ／Ｏ（入出力）ゲート１２、コラムデ
コーダ１３、ワードデコーダ１４等を備えるが、
この他に１ワード線分のデータをシリアル／パラ
レルに入出力できるシフトレジスタ１５を備える
点に特長がある。 メモリセルアレイ１１は複数本のワード線WL
と複数本のビツト線BLを交叉させて各交叉部に
メモリセルMCをマトリクス状に配列したもので
ある。通常のライト動作ではワードデコーダ１４
で選択された１本のワード線WLとコラムデコー
ダ１３で選択された１本のビツト線BLとの交点
のメモリセルMCに対し、CPU２からデータバス
３を通してデータが書込まれ、またリード動作で
は該セルからのデータがデータバス３を通して
CPU２に読出される。これに対し、シリアルリ
ード動作ではワードデコーダ１４で選択されたワ
ード線WL上の全セルのデータがシフトレジスタ
１５に並列転送され、その後のシフト動作で外部
にシリアルに出力される。このとき得られるシリ
アルデータ出力Soutは例えばCRT（陰極線管）の
１水平走査線データに対応するので、ワードデコ
ーダ１４によりワード線WLを端から順番に選択
することで、メモリセルアレイ１１内の画像デー
タがその２次元配置を保つてCRT上に映像化さ
れる。なお、１ワード線上のデータはその各ビツ
トがCRT上の各画素を必らずしも構成するので
はなく、複数ビツトで構成される各画素の一部
（１ビツト）となる場合もある。これは例えばカ
ラーCRTの場合、１画素についての情報は輝度
だけでなく色情報等も含むからである。１画素複
数ビツトの場合は該画素を構成するビツト数だけ
RAM１が用いられ、メモリは３次元構成にな
る。 〔発明が解決しようとする問題点〕 ところで、第４図の構成ではセルアレイ１１内
の画像データを書直す場合、データバス３を経由
する通常のアクセス系によつてCPU２に変更前
のデータを読出し、それをCPU２内で論理処理
して変更し、変更されたデータを通常のアクセス
系を使つて元の場所へ書込むという一連の動作が
必要である。しかしながら、このような読出して
論理処理しまた書込むという動作では時間がかか
る。本発明はこの点を改善しようとするものであ
る。 〔問題点を解決するための手段〕 本発明は、通常のランダムアクセス用のリー
ド、ライト系の他にシリアルリードのための出力
用シフトレジスタを備え、シリアルリードではメ
モリセルアレイから出力用シフトレジスタにパラ
レルに読出した１ワード線分のデータを外部に対
しシリアルに出力する半導体記憶装置において、
外部からシリアルに入力される１ワード線分のデ
ータを保持する入力用シフトレジスタと、両シフ
トレジスタ内のデータを論理処理する論理処理回
路と、該論理処理回路が実行する論理の内容を指
示する解読部とを前記セルアレイと同じ半導体チ
ツプ内に設け、外部から該入力用シフトレジスタ
への１ワード線分データと共に該解読部への論理
内容指示オペレーシヨンコードをシリアルに送
り、論理処理回路の前記コードにより指示された
処理の結果として得られる１ワード線分のデータ
を該メモリセルアレイの選択されたワード線のメ
モリセル群にパラレルに書込むようにしてなるこ
とを特徴とするものである。 〔作用〕 外部から入力されるシリアルデータを１ワード
線分保持する入力用シフトレジスタと、該入力用
シフトレジスタの内容とメモリセルアレイから読
出した出力用シフトレジスタの内容とを論理処理
する回路と、該論理処理回路が実行する論理の内
容を指示する解読部をメモリチツプに設け、入力
用シフトレジスタへの１ワード線分データと共に
解読部への制御データ（論理内容指示オペレーシ
ヨンコード）をシリアルに送り、該制御データに
従つて解読部に論理内容を指示させ、該指示を受
けた論理処理回路の処理結果として得られる１ワ
ード線分の新データをメモリセルアレイにワード
線単位でパラレルに書込むというシリアルライト
モードを設定すると、外部へ読出してまた書込む
という手間が省け、処理時間は著しく短縮され
る。また１ワード線分及び制御データは外部より
シリアルに入力するので端子は１つで済み、端子
数に制限を受ける集積回路チツプにおいては非常
に有効である。またこの事はCPU側でも制御デ
ータを出力するための出力端子を必要とせず、標
準のCPUが使用できるという利点もある。以下
図示の実施例を参照しながらこれを詳細に説明す
る。 〔実施例〕 第１図は本発明の一実施例を示すブロツク図
で、１６は入力用シフトレジスタ、１７は論理処
理回路、１８はオペレーシヨンコード（OPと略
す）の解読部、１９はシルアルデータSinの入力
端子、４はCPU２からビデオRAM１へのシリア
ルデータSinの転送線である。この他は第４図と
同じ構成であるので、同一符号を付し詳細な説明
は省略する。 入力用シフトレジスタ１６は１ワード線分のシ
リアルデータSinを保持する。論理処理回路１７
はシフトレジスタ１５，１６内のデータを論理処
理し、１ワード線分の新データを作成する。論理
処理回路１７はAND，OR，……のような各種論
理機能を備え、いずれの論理処理をするかが解読
部１８の出力で選択される。いずれの論理処理を
するかを指定するのがオペレーシヨンコードOP
で、これらは入力用シフトレジスタへの１ワード
線分データと共にCPU２より転送線４を通して
シリアルに送られ、解読部１８のレジスタに取込
まれ、そのデコーダでデコードされて論理処理回
路１７へ入力される。論理処理の内容または種類
の数がｎとすれば、論理処理回路１７と解読部１
８との間は例えばｎ本の信号線で結ばれ、そのい
ずれの線がＨ（ハイ）レベルかにより回路１７で
行なうべき論理処理内容が指示される。 入力用シフトレジスタへ与える１ワード線分の
データは、セルアレイ１１が格納する画像データ
に対して施すべき論理処理に応じて定まる。例え
ば論理処理がオア論理であれば、入力用シフトレ
ジスタに新しい画像データを与えると、そのオア
論理をとつた結果は新旧両画像の重ね合せにな
る。セルアレイに格納されている画像データが青
線データであり、これを赤線に変える場合は論理
処理回路１７は青線データを検出してこれを青線
データに変更する回路になり、入力用シフトレジ
スタ１６に与えるデータはかゝる処理をワード線
のどの部分で実行するかを指示するマスクデータ
などになる。 画像がカラーの場合１画素は少なく共Ｒ，Ｇ，
Ｂの３ビツトからなり、モノクロでも濃淡がある
なら複数ビツトになる。これはセルアレイ１１お
よびレジスタ１５，１６、論理処理回路１７を、
１画素のビツト数だけ設けることにより対処でき
る。第２図は１画素を８ビツトで表わす場合の要
部詳細図で、論理処理回路１７はシフトレジスタ
１５，１６の８ビツトを区切りとして処理する処
理ブロツク１７Ａの集合である。シリアルデータ
Sinは例えば第３図に示す配列を有し、初めの８
ビツト（第０〜第７）がオペレーテイングビツト
（オペレーテイングコード）である。このオペレ
ーテイングビツトは前半４ビツト（第０〜第３）
と後半４ビツト（第４〜第７）がそれぞれ16進表
示の０〜Ｆまでの値をとり、例えば次の様な指示
内容を有する。
【表】
Claims (1)
- １ ランダムアクセス用のリード、ライト系の他
にシリアルリードのための出力用シフトレジスタ
を備え、シリアルリードではメモリセルアレイか
ら出力用シフトレジスタにパラレルに読出した１
ワード線分のデータを外部に対しシリアルに出力
する半導体記憶装置において、外部からシリアル
に入力される１ワード線分のデータを保持する入
力用シフトレジスタと、両シフトレジスタ内のデ
ータを論理処理する論理処理回路と、該論理処理
回路が実行する論理の内容を指示する解読部とを
前記セルアレイと同じ半導体チツプ内に設け、外
部から該入力用シフトレジスタへの１ワード線分
データと共に該解読部への論理内容指示オペレー
シヨンコードをシリアルに送り、論理処理回路の
前記コードにより指示された処理の結果として得
られる１ワード線分のデータを該メモリセルアレ
イの選択されたワード線のメモリセル群にパラレ
ルに書込むようにしてなることを特徴とする半導
体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275553A JPS61149989A (ja) | 1984-12-25 | 1984-12-25 | 半導体記憶装置 |
| US06/798,284 US4745577A (en) | 1984-11-20 | 1985-11-15 | Semiconductor memory device with shift registers for high speed reading and writing |
| EP85402246A EP0182719B1 (en) | 1984-11-20 | 1985-11-20 | Semiconductor memory device with shift registers for high speed reading and writing |
| DE8585402246T DE3584352D1 (de) | 1984-11-20 | 1985-11-20 | Halbleiterspeicher mit schieberegistern fuer schnelles lesen und schreiben. |
| KR1019850008672A KR900000632B1 (ko) | 1984-11-20 | 1985-11-20 | 고속읽기 및 쓰기용 시프트레지스터를 갖춘 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275553A JPS61149989A (ja) | 1984-12-25 | 1984-12-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61149989A JPS61149989A (ja) | 1986-07-08 |
| JPH0346833B2 true JPH0346833B2 (ja) | 1991-07-17 |
Family
ID=17557050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59275553A Granted JPS61149989A (ja) | 1984-11-20 | 1984-12-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61149989A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774946B2 (ja) * | 1985-05-20 | 1995-08-09 | 株式会社日立製作所 | 記憶回路 |
| JP3881477B2 (ja) | 1999-09-06 | 2007-02-14 | 沖電気工業株式会社 | シリアルアクセスメモリ |
| US9153305B2 (en) * | 2013-08-30 | 2015-10-06 | Micron Technology, Inc. | Independently addressable memory array address spaces |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3015125A1 (de) * | 1980-04-19 | 1981-10-22 | Ibm Deutschland Gmbh, 7000 Stuttgart | Einrichtung zur speicherung und darstellung graphischer information |
-
1984
- 1984-12-25 JP JP59275553A patent/JPS61149989A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61149989A (ja) | 1986-07-08 |
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