KR900000632B1 - 고속읽기 및 쓰기용 시프트레지스터를 갖춘 반도체 메모리장치 - Google Patents

고속읽기 및 쓰기용 시프트레지스터를 갖춘 반도체 메모리장치 Download PDF

Info

Publication number
KR900000632B1
KR900000632B1 KR1019850008672A KR850008672A KR900000632B1 KR 900000632 B1 KR900000632 B1 KR 900000632B1 KR 1019850008672 A KR1019850008672 A KR 1019850008672A KR 850008672 A KR850008672 A KR 850008672A KR 900000632 B1 KR900000632 B1 KR 900000632B1
Authority
KR
South Korea
Prior art keywords
shift register
data
memory device
semiconductor memory
parallel data
Prior art date
Application number
KR1019850008672A
Other languages
English (en)
Other versions
KR860004466A (ko
Inventor
준지 오가와
요시히로 다께마에
Original Assignee
후지쓰 가부시끼가이샤
야마모도 다꾸마
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP59245802A external-priority patent/JPS61123875A/ja
Priority claimed from JP59275553A external-priority patent/JPS61149989A/ja
Application filed by 후지쓰 가부시끼가이샤, 야마모도 다꾸마 filed Critical 후지쓰 가부시끼가이샤
Publication of KR860004466A publication Critical patent/KR860004466A/ko
Application granted granted Critical
Publication of KR900000632B1 publication Critical patent/KR900000632B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

내용 없음.

Description

고속읽기 및 쓰기용 시프트레지스터를 갖춘 반도체 메모리장치
제1도는 시프트레지스터를 갖춘 종래기술의 반도체 메모리장치.
제2도는 본 발명의 실시예에 따른 시프트레지스터를 갖춘 반도체 메모리장치.
제3도는 제2도 장치에서 시프트레지스터게이트와 배치도.
제4도 및 제5도는 본 발명의 변형실시예.
제6도는 본 발명의 다른 변형 실시예.
제7도는 본 발명와 또다른 변형 실시예.
제8도는 제7도 실시예에 사용된 직렬데이타의 예.
제9도는 연산비트와 명령문 사이와 관계도.
* 도면의 주요부분에 대한 부호의 설명
1 : 랜덤억세스메모리 3, 4 : 시프트레지스터
21, 22 : 전송게이트수단 74 : 출력용 시프트레지스터
73 : 입력용시프트레지스터 85 : 병렬데이타전송수단
본 발명은 반도체메모리장치, 특히 고속의 읽기와 쓰기를 위해 시프트레지스터를 갖춘 랜덤-억세스메모리(RAM)에 관한 것이다. 본 발명에 의한 RAM은 비데오 RAM에 사용가능하다.
고속읽기/쓰기 시프트레지스터는 음곡선관(CRT) 표시용 픽쳐(picture)데이타를 기억하는 비데오램에 사용되어 많은 양의 데이타를 짧은 시간에 처리하도록 한다.
표시면상에 픽쳐의 분해능(resolution)을 증가하도록 비데오 RAM의 메모리셀의 수를 요구하는 픽쳐와 픽셀(pixel)의 수를 증가할 필요가 있으며 따라서 비트선과 위어드선의 수가 증가된다. 만약 비트와 위드선의 수가 증가한다면 시프트레지스터의 소자(bit)수는 증가된다. 그러나 그렇게 큰수의 비트를 갖춘 시프트레지스터에 대해서 데이타의 시프트-인(shift-in)및 스프트-아웃(shift-out)을 실행하는 것은 대단히 어렵다.
디스플레이 평면상에 표시도는 픽쳐를 변화하기 위해서 비데오 RAM에 기억된 데이타를 변화할 필요가 있다. 비데오 RAM으로 부터 데이타를 읽고 동시에 신속히 변화하는 픽쳐를 디스플레이하는 경우에 새로운 데이타를 비데오 RAM에 기입할 필요가 있다.
본 발명의 목적은 시프트레지스터에 의하여 RAM의 메모리셀에 데이타를 기입하여 데이타를 읽는 것이 병렬 또는 직렬방식중 적당한 방식으로 실행가능하며 비데오 RAM으로 사용할 수 있는 시프트레지스터를 갖춘 개선된 반도체 메모리장치를 제공하는데 있다.
본 발명의 기본적 특성에 따라 메모리셀어레이, 다수의 비트선 및 다수의 위드선을 갖춘 RAM ; 다수의 비트선과 연결하기에 적합한 한쌍의 시프트레지스터 ; 다수의 비트선과 시프트레지스터사이에 배열된 전송게이트장치 ; 및 시프트레지스터 사이에 병렬데이타 전송을 실행하는 시프트레지스터 사이에 제공되는 병렬데이타 전송장치를 포함하는 반도체 메모리장치가 제공된다.
본 발명의 다른 특성에 따라 메모리셀어레이, 다수의 비트선 및 다수의 위드선을 갖춘 RAM; 1위드선용 데이타가 메모리셀어레이로부터 출력용시프트레지스터에서 직렬로 출력되는 상기 출력용시프트레지스터로 병렬로 레지스터 되도록 직렬읽기를 실행하는 출력용시프트레지스터; 외부 데이타원으로 부터 직렬로 공급되는 1위드선용데이타를 레지스터하는 입력용시프트레지스터; 출력용시프트레지스터와 입력용시프트레지스터에 레지스터된 데이타의 논리적 처리를 실행하는 병렬데이타전송장치; 및 병렬데이타전송장치에서 실행되는 선택된 논리를 위한 인스트락션(instruction)으 출력하는 인스트락션코더를 포함하고 있으며, 입력용시프트레지스터로 공급되는 1위드선용데이타와 인스트락션 디코더로 공급되는 선택된 논리를 지시하는 연산코드(operataion code)가 직렬로 전송될 수 있으며, 명령된 선택논리에 따른 병렬데이타전송장치에서 처리된 결과로 획득된 1위드선용데이타가 메모리셀어레이내의 선택된 위드선의 메모리셀에 기입될 수 있는 것을 특징으로 하는 반도체 메모리장치가 제공된다.
바람직한 실시예를 기술하기 전에 비데오 RAM용으로 사용되는 시프트레지스터를 갖춘 종래기술의 반도체메모리장치에 관하여 제1도를 참고로하여 기술하겠다. 제1도장치는 오픈 비트선형의 다이나믹 RAM(1), 전송게이트그룹(21,23) 및 시프트레지스터(3,6)를 포함하고 있다.
RAM(1)은 감지증폭기(101,102,103,…10n), 비트선(BL)(111,112,113…11n), 비트선(
Figure kpo00001
)(121,122,123,…12n), 위드선(WL)(131,132,133,…13n ; 141,142,143,…14n)을 포함한다. 메모리셀(도시되지 않음)은 비트선과 위드선의 교점에 제공된다. 한쌍의 데이타버스(도시되지 않음)은 데이타를 쓰거나 읽기위한 감지증폭기(101,102,103,…10n)를 따라 제공된다. 시프트레지스터(3)는 소자열(비트)(301,302,303,…30n)(여기서 n은 예컨데 256)를 포함한다. 소자(301,302,303,…30n)는 전송게이트(211,212,213,…21n)를 통하여 RAM(1)의 비스턴(111,112,113,…11n)에 접속된다. 시트프레지스터(6)의 소자(601,602,603,…60n)는 전송게이트(231,232,233,…23n)를 통하여 RAM(1)의 비트선(121,122,123,…12n)에 접속된다.
시프트레지스터소자(301,302,303,…30n)에 데이타를 기억하고 1위드선을 선택한 후에 게이트(211,212,213,…21n)를 온 함으로써 데이타가 선택된 위드선과 비트선의 교점에 있는 메모리셀에 동시에 기입된다.
선택된 위드선과 비트선의 교점에 있는 메모리셀의 데이타를 게이트(211,212,213,…21n)를 통하여 시프트레지스터소자(301,302,303,…30n)로 전송한 후에 시프트레지스터소자(301,302,303,…30n)내의 데이타를 시프트-아웃함으로써 시프트레지스터(3)내의 데이타가 직렬형태로 시프트레지스터(3)로 부터 출력된다.
디스플레이상 픽쳐의 분해능을 증가하도록 비데오 RAM의 메모리셀의 수를 요구하는 픽체의 픽셀의 수를 증가할 필요가 있으며, 따라서 비트선과 위드선의 수가 증가된다. 비트 및 위드선의 수가 증가한다면 시프트레지스터의 비트수는 증가한다. 그러나 그렇게 큰 비트수를 갖춘 시프트레지스터용 데이타의 시프트-인과 시프트-아웃을 실행하는 것은 대단히 어렵다.
디스플레이 평면상에 표시되는 픽쳐를 변화하도록 비데오 RAM에 기억된 데이타를 변화할 필요가 있다 신속히 변화하는 화면을 디스플레이하는 경우에 비데오 RAM으로 부터 데이타를 읽고 동시에 새로운 데이타를 비데오 RAM에 기입할 필요가 있다.
이런 조건하에서 하나의 시프트레지스터는 RAM으로 부터 데이타를 읽는데 사용되며 다른 시프트레지스터는 RAM에 데이타를 쓰는데 사용되는 2시프트레지스터의 사용이 고려된다. 그러나 상기 조건을 만족하는 장치가 아직 실현되지 않았다.
본 발명의 실시예에 따른 시프트레지스터를 갖춘 반도체 메모리장치가 제2도에 도시되었다. 제2도 장치는 오픈 비트선형의 다이나믹 RAM(1), 전송게이트(21,22)그룹 및 시프트레지스터(3,4)를 포함한다. 데이타가 시프트레지스터(3,4)의 입력선(32,42)을 통하여 공급된다.
데이타는 시프트레지스터(3,4)로 부터 출력선(33,34)을 통하여 출력된다. 만약 시프트레지스터(3)가 판독만을 위해 사용된다면 입력선(32)이 생략될 수 있다. 만약 시프트레지스터(4)가 예컨대 기입만을 위해 사용된다면 출력선(43)이 생략될 수 있다.
RAM(1)은 감지증폭기(101,102,103,…10n), 비트선(BL)(111,112,113,…11n), 비트선(
Figure kpo00002
)(121,122,123,…12n), 위드선(WL)(131,132,133,…13n ; 141,142,143,…14n)을 포함한다. 메모리셀(도시되지 않음)이 비트선과 위드선의 교점에 제공된다. 한쌍의 데이타(도시되지 않음)가 데이타를 기입 또는 판독하는 감지증폭기(101,102,102,…10n)를 따라 제공된다. 시프트레지스터(3)는 소자열(비트)(301,302,303,…30n) 및 시프트레지스터게이트(511,512,513,51(n-1))를 포함한다. 시프트레지스터(4)는 소자열(비트)(401,402,403,…40n)과 시프트레지스터게이트(521,522,523,52(n-1))에 포함된다. 시프트레지스터(3)의 소자(301,302,303,…30n)와 시프트레지스터게이트(521,522,523,52(n-1))에 포함된다. 시프트레지스터(3)의 소자(301,302,303,…30n)와 시프트레지스터(4)의 소자(401,402,403,…40n)사이에 시프트레지스터게이트(501,502,503,…50n)가 제공된다.
시프트레지스터(501,502,503,…50n ; 511,512,513,…51n ; 521,522,523,…52n)의 실제배열예가 제3도에 도시되었다.
제3도에 도시된 배열에서 시프트레지스터게이트는 시프트레지스터(시프트레지스터 A)의 비트(i+1)와 인접소자(비트(i))사이의 G1과 시프트레지스터(4)(시프트레지스터 B)의 인접소자(비트(i), 비트(i+1)사이의 G2, 시프트레지스터(3)의 소자(비트(i+1))의 입력인자와 시프트레지스터(4)의 소자(비트(i))의 출력단자 사이의 G3, 및 시프트레지스터(3)의 소자(비트(i))의 출력단자의 시프트레지스터(4)의 소자(비트(i+1))의 입력 단자사이의 G4로서 표시되었다.
시프트레지스터(3)가 판독만을 위하여 사용되는 경우에는 시프트레지스터(4)가 기입만을 위해 사용되는 한편 시프트레지스터게이트(G1,G2)는 온 상태에 있어야 하며 시프트레지스터(G3,G4)는 오프상태에 있어야만 한다.
이와는 반대로 시프트레지스터(3)로 부터 시프트레지스터(4)로 데이타의 병렬전송이 실행되는 경우에 시프트레지스터게이트(G1,G3)는 온 상태에 있어야만 하고 시프트레지스터(G1,G4)는 오픈상태에 있어야 한다.
더우기 시프트레지스터(4)용 데이타를시프트레지스터(3)로 병렬전송이 실행될 경우에 시프트레지스터게이트(G2,G4)는 온상태에 있으며, 시프트레지스터게이트(G1,G3)는 오프상태에 있어야만 한다.
제2도 회로를 포함하는 제1도 장치는 음극선관(CRT) 표시장치에서 상측방향으로 스크로울(scroll) 표시동작을 위해 사용 가능하다. 이경우에 시프트레지스터(3)는 판독을 위해 사용되고 시프트레지스터(4)는 기입용으로 사용된다. 1위드선용데이타가 먼저 시프트레지스터(3)로 전송되고 다음에 시프트레지스터(4)로 전송된다. 그후에 시프트레지스터(3)의 시프트동작은 비데오신호가 CRT로 공급되고 시프트레지스터(4)의 데이타는 주사가 이미 완료된 직전의 위드선에 공급되도록 발생한다. 상기 동작이 연속적으로 반복된다. 따라서 상측방향으로의 스크로울 동작이 실행된다. 본 발명의 변형 실시예가 제4도와 5도에 도시되었다. 제4도 및 제5도 장치에서 논리게이트(5A,5B)는 시프트레지스터(3,4)사이에 제공된다. 포지티브(positive)픽쳐에 기한 네거티브픽쳐의 디스플레이는 제4도와 5도장치를 이용하여 신속히 실행될 수 있다.
제4도와 5도장치에서, 논리게이트(5A,5B)는 시프트레지스터(3,4)사이에 제공된다. 포지티브(positive)픽쳐에 기한 네거티브픽쳐의 디스플레이는 제4도와 5도장치를 이용하여 신속히 실행될 수 있다.
제4도와 5도장치에서, 논리게이트(5A,5B)는 배타적 OR게이트로 구성된다. OR게이트는 입력신호중 하나가 ＂0＂일때는 통과소자로 동작하고 입력신호중 하나가 ＂1＂일때는 반전기로서 동작을 한다.
RAM(1)의 1위드선데이타를 시프트레지스터(3)에 레지스터한 후에 각각의 배타적 OR게이트는 각각의 1입력에 ＂1＂이 인가된다면 논리게이트(5A)는 시프트레지스터(3)에서 데이타를 반전하고 이렇게 반전된 데이타를 시프트레지스터(4)로 병렬로 전송하여, 데이타가 시프트레지스터(4)를 통하여 선택된 위드선과 메모리셀에 쓰인다. 교대로 데이타는 시프트레지스터(4)를 통하여 외부로 독출될 수 있다. 디스플레이픽쳐의 모든 범위에서 이같은 동작을 실행함으로써 포지티브픽쳐와 네거티부픽쳐사이의 변환이 신속히 실행된다. 위드선의 선택이 변한다면 픽쳐의 변위가 또한 실현된다.
시프트레지스터(3')(시프트레지스터C)를 갖춘 제5도에 도시된 장치는 제어입력신호를 배타적 OR게이트의 입력단자중 하나로 공급하는데 적합하다. 마스크(mask)데이타를 시프트레지스터(3')로 공급함으로써 일분변환 및 나머지부분통과 동작이 실현가능하다.
3시프트레지스터가 제공되는 다른 변형실시예에서는 3시프트레지스터중 2사이에서 데이타 교환을 실행하는 것이 가능하다.
2시프트레지스터의 기억장치가 제공되는 다른 실시예에서 기억장치의 수가 시프트레지스터의 소자수와동일하므로 3시프트레지스터중 2사이에서 데이타교환을 실행하는 것이 가능하다.
RAM이 2부분으로 분할되고 2시프트레지스터 각각이 RAM부분중 하나에만 단독으로 연결되는 경우에 2시프트레지스터 사이에 데이타교환을 실행하는 것이 가능하다.
본 발명의 또다른 변형실시예가 제6도에 도시되었다. 제6도에 도시된 장치에서 RAM 시스템은 비트선(BL), 위드선(WL), 및 메모리셀(도시되지 않음)을 갖춘 메모리셀어레이(71) ; 입력용시프트레지스터(73) ; 병렬데이타전송회로(751) ; 연산코드(OP코드)디코더(752) ; 입력/출력게이트(76) ; 열디코더(77) ; 및 워드디코더(78)를 포함하고 있다. RAM시스템은 중앙처리장치(CPR)(70)와 접속된다.
직렬데이타는 전송선을 통하여 CPU(70)로 부터 입력용시프트레지스터(73)와 연산코드디코더(752)로 전송된다.
입력용시프트레지스터(73)는 1위드선용 직렬데이타를 래지스터한다. 병렬데이타전송회로(751)는 입력용시프트레지스터(73)와 출력용시프트레지스터(74)에 레지스터된 데이타와 논리적처리를 실행하여 1위드선용의 새로운 데이타를 발생한다. 병렬데이타전송회로(751)는 AND 및 OR등의 논리적 기능을 갖는다. 병렬데이타전송회로(751)의 논리적기능선택은 연산코드디코더(752)의 출력에 의하여 지정된다. 선택된 논리처리를 지정하는 연산코드는 1위드선용데이타와 함께 전송선을 통하여 CPU(70)으로 부터 송신된 연산코드가 병렬데이타전송회로(751)로 공급되도록 복호화 되는 연산코드디코더(752)로 전송된다.
연산코드디코더(752)와 병렬데이타전송회로(751)는 n신호선을 통하여 접속되며 n은 논리적처리의 종류와 숫자이다. 선택된 논리처리의 종류의지정은 선택된 논리처리의 종류에 대응하는 신호선을 하이(HIGH)로 함으로써 실행된다.
입력용시프트레지스터(73)로 공급되는 1위드선용데이타는 메모리셀어레이(71)에 기억된 픽쳐데이타에 인가되는 논리처리에 의하여 결정된다. 만약 OR논리가 결정되면 입력용시프트레지스터(73)로 공급되는 새로운 픽쳐데이타에 관한 OR논리처리의 결과가 신구픽쳐의 중첩이다.
메모리셀어레이(71)에 기억된 블루(blue)선 데이타가 레드(red)선 데이타로 변화될때 병렬데이타전송회로(751)는 블루선 데이타를 검출하여 검출된 블루선 데이타를 레드선 데이타로 변환하는 회로로서 동작한다. 입력용시프트레지스터(73)에 공급되는 데이타는 마스크데이타등의 데이타이며 이것은 위드선부에서 당해처리가 실행되어야 하는 것을 지시한다.
본 발명의 또다른 실시예가 제7도에 도시되었다. 제7도 장치는 1픽셀이 8비트를 대표하는 경우에 대하여 설계되었다. 컬러픽쳐의 1픽셀은 적어도 3비트 즉, R,G,B,로 구성되며 단색픽쳐의 1픽셀은 단색픽쳐가 색밀도의 다양성을 갖춘다면 다수비트로 구성된다는 것을 주목해야만 한다. 이런 상황은 메모리셀어레이(81), 입력용시프트레지스터(83), 출력용시프트레지스터(84), 1픽셀용 비트수와 같은 병렬데이타전송회로(85)를 갖춤으로써 처리될 수 있다.
제7도 장치에서 병렬데이타전송회로(85)는 병렬데이타전송회로(85(1),85(2),85(3)등)의 조립체로서 구성된다.
제7도 장치에 사용된 직렬데이타의 예가 제8도에 도신된다. 제8도에서 처음 8비트는 연산비트 즉 연산코드이다. 전 4 비트(비트0 내지 비트3)과 후 4비트(비트4 내지 비트7)각각은 16진수로서 값(0 내지 9,A,B,C,D,E 또는 F)을 갖는다. 연산비트로서 표시되는 인수트락션의 예가 제9도에 도시된다.
1워드선용데이타비트는 제7도에 되시된 연산비트(비트0 내지 비트7)에 뒤따른다. 각 8 비트(비트8 내지 비트15와 비트 16 내지 비트 23등) 1픽셀에 대응한다. 데이타비트용 직렬데이타열인 직렬데이타열에 연산비트를 포함함으로써 입력선(731) (제6도)이 연산코드와 데이타 모두에 사용가능하여 RAM시스템의 외부단자수를 증가시킬 필요가 없다.
제7도 장치는 데이타버스를 사용한 통산의 읽기/쓰기모드, 출력용시프트에지스터를 사용하는 직렬읽기모드, 및 입력용시프트레지스터를 사용하는 직렬쓰기모드를 갖는다. 상기의 직렬쓰기모드에서 제8도의 포맷(format) 을 갖는 직렬데이타 (S(IN))는 S(IN)전송선을 통하여 CPU(70)로 부터 출력된다.
직렬데이타 (S(IN))를 수신할때 연산코드디코더(752)는 연산코드인 처음(8비트)를 복호화하고 연산코드디코더(752)의 출력은 제 9도에 도시된 명령에 따라 병령데이타전송회로(751)에서 처리와 선택을 실행한다.
1위드선용 직렬데이타(S(IN))의 데이타비트는 입력용시프트레지스터(73)에 레지스터된다. 연산코드는 입력용시프트에지스터(73)로 부터 자동적으로 시프트 아웃된다. 병렬데이타전송회로 (751)에서의 처리는 1위드선용데이타비트가 입력용시프트레지스터(73)에서 레지스터된 후에 시작된다.
처리에 의하여 생긴 새로운 데이타는 메로리셀어레이(71)내의 선택된 위드선과 접속되는 메모리셀어레이에서 병렬로 기억된다.. 기입이 실행되는 위드선이 데이타가 출력용시프트에지스터(74)를 위하여 읽혀진 위드선인 경우에 연산은 픽쳐데이타를 갱신하는 것이다. 기입이 실행되는 위드선이 상기의 읽기 위드선다음의 선일 경우에 연산은 픽쳐데이타를 갱신함과 더불어 픽쳐의 스크로울을 포함한다.
병렬전송선이 출력용시프트레지스터(74)와 메모리셀어레이(71)상이에 제공된다. 그러므로 처리(Processing)로 발생한 새로운 데이타는 먼저 출력용시프트레지스터(74)에 레지스터되고 다음에 메로리셀어레이(71)내의 대응하는 위드선에 기입된다.
출력용시프트레지스터(74)에 있는 데이타가 메로리셀어레이(71)로 부터 출력용시프트레지스터(74)로 데이타를 읽음이 없이 모두 0일때 기입이 병렬데이타전송회로 (751)와 OR논리하에 실행되며, 메모리셀어레이(71)에 기억된 데이타는 입력용시프트레지스터(73)에 레지스터된 데이타로 변화되어 고속기입이 실현된다.

Claims (6)

  1. 반도체 메모리장치에 있어서, 메모리셀어레이, 다수의 비트선, 및 다수의 위드선을 갖춘 랜덤-엑세스메모리 : 상기 다수의 비트선과 접속되기에 적합한 한쌍의 시프트레지스터 : 상기 다수의 비트선과 상기 시프트레지스터 사이에 배열된 전송게이트수단: 및 상기 시프트레지스터 사이에서 병렬데이타 전송을 실행하는 상기 시프트레지스터 사이에 제공되는 병렬데이타전송수단으로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 병렬데이타전송수단이 전송되는 데이타의 논리적처리를 실행하는 논리게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 상기 논리게이트가 배타적 OR게이트로 구성되는 것을 특징으로하는 반도체 메모리장치.
  4. 제3항에 있어서, 부가적 시프트레지스터가 상기 논리게이트의 입력측에 제공되는 것을 특징으로하는 반도체 메모리장치.
  5. 반도체 메모리장치에 있어서, 메모리셀어레이, 다수와 비트선 및 다수의 위드선을 갖춘 랜덤 - 억세스메모리 ; 상기 메모리셀어레이로 부터 상기 출력용시프트레지스터 속으로 병렬로 레지스터되며 상기 출력용 시프트 레지스터로 부터 직렬로 출력되는 1위드선용데이타의 직렬읽기를 실행하는 출력용시프트레지스터 ; 외부데이타원으로 부터 직렬로 공급되는 1위드선용데이타를 레지스터하는 입력용시프트레지스터 ; 상기 출력용시프트레지스터와 상기 입력용시프트레지스터에 레지스터된 데이타의 논리적처리를 실행하는 병렬데이타전송수단; 및 상기 병렬데이타전송수단에서 실행되어야만 하는 선택된 논리용 인스트락션(instruction)을 출력하는 인스트락션 디코더를 포함하고 있으며, 입력용 상기 시프트레지스터에 공급되는 1위드선용데이타와 상기 인스트락션 디코더에 공급되는 선택된 논리를 지시하는 연산코드가 직렬로 전송될 수 있으며, 상기의 지시된 선택논리에 따라 상기 병렬데이타전송수단에서 처리의 결과로서 획득되는 1위드선용데이타가 상기 메모리셀어레이내의 선택된 위드선의 메모리셀에 기입될 수 있는 것을 특징으로하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 병렬데이타 전송수단은 병렬데이타전송회로의 조합으로 구성되는 것을 특징으로하는 반도체 메모리장치.
KR1019850008672A 1984-11-20 1985-11-20 고속읽기 및 쓰기용 시프트레지스터를 갖춘 반도체 메모리장치 KR900000632B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP59-245802 1984-11-20
JP59245802A JPS61123875A (ja) 1984-11-20 1984-11-20 半導体記憶装置
JP59-275553 1984-12-25
JP59275553A JPS61149989A (ja) 1984-12-25 1984-12-25 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR860004466A KR860004466A (ko) 1986-06-23
KR900000632B1 true KR900000632B1 (ko) 1990-02-01

Family

ID=26537411

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019850008672A KR900000632B1 (ko) 1984-11-20 1985-11-20 고속읽기 및 쓰기용 시프트레지스터를 갖춘 반도체 메모리장치

Country Status (4)

Country Link
US (1) US4745577A (ko)
EP (1) EP0182719B1 (ko)
KR (1) KR900000632B1 (ko)
DE (1) DE3584352D1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6363196A (ja) * 1986-09-02 1988-03-19 Fujitsu Ltd 半導体記憶装置
JPS63161596A (ja) * 1986-12-25 1988-07-05 Nec Corp 半導体記憶装置
US4876663A (en) * 1987-04-23 1989-10-24 Mccord Donald G Display interface system using buffered VDRAMs and plural shift registers for data rate control between data source and display
JPH0760594B2 (ja) * 1987-06-25 1995-06-28 富士通株式会社 半導体記憶装置
DE3733012A1 (de) * 1987-09-30 1989-04-13 Thomson Brandt Gmbh Speicheranordnung
US5280448A (en) * 1987-11-18 1994-01-18 Sony Corporation Dynamic memory with group bit lines and associated bit line group selector
JP2501344B2 (ja) * 1987-12-26 1996-05-29 株式会社東芝 デ―タ転送回路
JP2591010B2 (ja) * 1988-01-29 1997-03-19 日本電気株式会社 シリアルアクセスメモリ装置
JPH0261893A (ja) * 1988-08-25 1990-03-01 Toshiba Corp ダイナミック型半導体メモリ
JPH0283899A (ja) * 1988-09-20 1990-03-23 Fujitsu Ltd 半導体記憶装置
DE3832328A1 (de) * 1988-09-23 1990-03-29 Broadcast Television Syst Speicheranordnung fuer digitale signale
JP2607689B2 (ja) * 1989-07-10 1997-05-07 株式会社日立製作所 ベクトル処理装置
US5426731A (en) * 1990-11-09 1995-06-20 Fuji Photo Film Co., Ltd. Apparatus for processing signals representative of a computer graphics image and a real image
US5799186A (en) * 1990-12-20 1998-08-25 Eastman Kodak Company Method and apparatus for programming a peripheral processor with a serial output memory device
US5579484A (en) * 1991-02-22 1996-11-26 Ncr Corporation System for performing fast data accessing in multiply/accumulate operations while using a VRAM
US5812148A (en) 1993-11-11 1998-09-22 Oki Electric Industry Co., Ltd. Serial access memory
JP3732245B2 (ja) * 1993-11-11 2006-01-05 沖電気工業株式会社 シリアルアクセスメモリ
US6897895B1 (en) * 1998-05-28 2005-05-24 Sanyo Electric Co., Ltd. Digital camera
JP3881477B2 (ja) 1999-09-06 2007-02-14 沖電気工業株式会社 シリアルアクセスメモリ
JP4717798B2 (ja) * 2003-01-13 2011-07-06 ラムバス・インコーポレーテッド 符号化書き込みマスキング
US7313639B2 (en) * 2003-01-13 2007-12-25 Rambus Inc. Memory system and device with serialized data transfer
US7054202B2 (en) * 2003-06-03 2006-05-30 Samsung Electronics Co., Ltd. High burst rate write data paths for integrated circuit memory devices and methods of operating same
GB2433626B (en) * 2003-06-03 2007-11-07 Samsung Electronics Co Ltd High burst rate write data paths for integrated circuit memory devices and methods of operating same
DE102004026526B4 (de) * 2003-06-03 2010-09-23 Samsung Electronics Co., Ltd., Suwon Integrierter Schaltungsbaustein und Betriebsverfahren
JP5073935B2 (ja) * 2005-10-06 2012-11-14 オンセミコンダクター・トレーディング・リミテッド シリアルデータ入力システム
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58133698A (ja) * 1982-02-02 1983-08-09 Nec Corp 半導体メモリ装置
NL8202364A (nl) * 1982-06-11 1984-01-02 Philips Nv Serie-parallel-serie schuifregistergeheugen, waarbij het parallelopslagregister mede redundante enkelvoudige opslagregisters bevat, en afbeeldtoestel, voorzien van een zodanig georganiseerd beeldgeheugen.
JPS59180871A (ja) * 1983-03-31 1984-10-15 Fujitsu Ltd 半導体メモリ装置
NL8301603A (nl) * 1983-05-06 1984-12-03 Philips Nv Geintegreerde geheugenschakeling van een serie-parallel-serie type.

Also Published As

Publication number Publication date
EP0182719B1 (en) 1991-10-09
EP0182719A2 (en) 1986-05-28
EP0182719A3 (en) 1988-08-03
KR860004466A (ko) 1986-06-23
DE3584352D1 (de) 1991-11-14
US4745577A (en) 1988-05-17

Similar Documents

Publication Publication Date Title
KR900000632B1 (ko) 고속읽기 및 쓰기용 시프트레지스터를 갖춘 반도체 메모리장치
US5089992A (en) Semiconductor memory device and a data path using the same
EP0097834B1 (en) Circuits for accessing a variable width data bus with a variable width data field
US4833657A (en) Semiconductor frame buffer memory
KR950033952A (ko) 반도체 집적회로
US5065369A (en) Video memory device
US5854620A (en) Method and apparatus for converting monochrome pixel data to color pixel data
US5461680A (en) Method and apparatus for converting image data between bit-plane and multi-bit pixel data formats
KR880011797A (ko) 반도체 기억장치
US5363424A (en) Partially-operable driver circuit
US4926424A (en) Test auxiliary circuit for testing semiconductor device
US4512018A (en) Shifter circuit
JP2649847B2 (ja) 並列及び直列入出力端を有する集積記憶回路
US5307321A (en) Semiconductor memory device with particular bank selector means
EP0167140A2 (en) Interruption control circuit
KR900002327B1 (ko) 칼라 화상 표시 장치
EP0602337A1 (en) High-speed barrel shifter
JPS5894187A (ja) 半導体記憶装置
US20050117398A1 (en) Semiconductor storing device
US4241413A (en) Binary adder with shifting function
EP0120485A2 (en) Memory system
JPH0346833B2 (ko)
JPH0346832B2 (ko)
KR100201175B1 (ko) 비디오 ramdacs의 이중센스 증폭기 구조체
JPS6129486A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010126

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee