JPS61123875A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61123875A JPS61123875A JP59245802A JP24580284A JPS61123875A JP S61123875 A JPS61123875 A JP S61123875A JP 59245802 A JP59245802 A JP 59245802A JP 24580284 A JP24580284 A JP 24580284A JP S61123875 A JPS61123875 A JP S61123875A
- Authority
- JP
- Japan
- Prior art keywords
- data
- shift registers
- sra
- gate
- semiconductor memory
- Prior art date
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- Granted
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- Controls And Circuits For Display Device (AREA)
- Static Random-Access Memory (AREA)
- Image Input (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置特に高速読み書き用のシフトレ
ジスタを備えるランダムアクセスメモリ（ＲＡＭ）に関
する。
ジスタを備えるランダムアクセスメモリ（ＲＡＭ）に関
する。
ＣＲＴディスプレイに表示する画像データを格納するビ
デオＲＡＭは、短時間に多量のデータを扱うので、高速
読み書き用シフトレジスタを備えるものがある。第４図
で説明すると１０はビデオＲＡＭを構成するオープンピ
ット線型のダイナミックＲＡＭで、中央にセンスアンプ
ＳＡＩ、ＳＡ２、・・・・・・を備え、その両側へピッ
ト線対ＢＬ、Ｂ［（添字１，２．・・・・・・は相互を
区別するもので、こ＼では適宜省略する）が延び、これ
らのと・ノド線と直交してワード線ＷＬ （図では１本
のみ示すが実際には多数ある）が延び、これらの各ビ・
ノド線とワード線の各交点にメモリセルが配設される。
デオＲＡＭは、短時間に多量のデータを扱うので、高速
読み書き用シフトレジスタを備えるものがある。第４図
で説明すると１０はビデオＲＡＭを構成するオープンピ
ット線型のダイナミックＲＡＭで、中央にセンスアンプ
ＳＡＩ、ＳＡ２、・・・・・・を備え、その両側へピッ
ト線対ＢＬ、Ｂ［（添字１，２．・・・・・・は相互を
区別するもので、こ＼では適宜省略する）が延び、これ
らのと・ノド線と直交してワード線ＷＬ （図では１本
のみ示すが実際には多数ある）が延び、これらの各ビ・
ノド線とワード線の各交点にメモリセルが配設される。
また図示しないがセンスアンプＳＡ１．ＳＡ２゜・・・
・・・に沿ってデータバスＤＢ、ＤＢが設けられ、書込
み続出しは該データバスを通して１ビツト（１メモリセ
ル）単位で行なわれる。ＳＲＡはシフトレジスタで、２
５６本など多数あるピット線ＢＬと同数の段（ピット）
Ａ１．Ａ２．・・・・・・を有し、各段は転送ゲー）Ｔ
ＲＡを介してそれぞれのビト線へ接続される。書込みデ
ータを直列伝送し、シフトレジスタＳＲＡの各段はシフ
トインした状態でデー）ＴＲＡを開き、ワード線を選択
すると、該ワード線と各ピット線との交点のメモリセル
（本例では２５６個）に−斉に該書込みデータが書き込
まれる。またワード線を選択して該ワード線と各ピット
線との交点のメモリセルのデータを各ピット線へ読出し
、この状態でゲートＴＲＡを開いて該データをシフトレ
ジスタＳＲＡの各段へ取込み、然るのちシフトアウトす
ると該データを直列信号の形で逐次取出すことができる
。こうして１ワ一ド線分のデータの書込み／読出しを同
時に（−斉に）行ない、通常のＲＡＭＩＩＪからの１ビ
ツトずつのランダムアクセスに比べて極めて高速な書込
み読出しを行なうことができる。
・・・に沿ってデータバスＤＢ、ＤＢが設けられ、書込
み続出しは該データバスを通して１ビツト（１メモリセ
ル）単位で行なわれる。ＳＲＡはシフトレジスタで、２
５６本など多数あるピット線ＢＬと同数の段（ピット）
Ａ１．Ａ２．・・・・・・を有し、各段は転送ゲー）Ｔ
ＲＡを介してそれぞれのビト線へ接続される。書込みデ
ータを直列伝送し、シフトレジスタＳＲＡの各段はシフ
トインした状態でデー）ＴＲＡを開き、ワード線を選択
すると、該ワード線と各ピット線との交点のメモリセル
（本例では２５６個）に−斉に該書込みデータが書き込
まれる。またワード線を選択して該ワード線と各ピット
線との交点のメモリセルのデータを各ピット線へ読出し
、この状態でゲートＴＲＡを開いて該データをシフトレ
ジスタＳＲＡの各段へ取込み、然るのちシフトアウトす
ると該データを直列信号の形で逐次取出すことができる
。こうして１ワ一ド線分のデータの書込み／読出しを同
時に（−斉に）行ない、通常のＲＡＭＩＩＪからの１ビ
ツトずつのランダムアクセスに比べて極めて高速な書込
み読出しを行なうことができる。
ＣＲＴディスプレイ画面は、ディジタル型の場合は、水
平走査線を複数（Ｎ）個に区分して各々を画素とし、１
画面は水平走査線数をＭとしてＮ×Ｍ個の画素で構成す
る。ビデオＲＡＭのピット線数をＮとすると、上記−斉
書込み読出しで１水平走査線分のデータを処理でき、Ｃ
ＲＴディスプレイの１水平走査線の走査期間中にシフト
レジスタよりデータを供給させ、帰線期間中に次の水平
走査線のデータをＲＡＭ部より該シフトレジスタへ並列
転送するという操作ができる。
平走査線を複数（Ｎ）個に区分して各々を画素とし、１
画面は水平走査線数をＭとしてＮ×Ｍ個の画素で構成す
る。ビデオＲＡＭのピット線数をＮとすると、上記−斉
書込み読出しで１水平走査線分のデータを処理でき、Ｃ
ＲＴディスプレイの１水平走査線の走査期間中にシフト
レジスタよりデータを供給させ、帰線期間中に次の水平
走査線のデータをＲＡＭ部より該シフトレジスタへ並列
転送するという操作ができる。
ディスプレイ画面の解像度を上げるには画素数を大にす
る必要があり、これはビデオＲＡＭのメモリセル数従っ
てピット線及びワード線数を大にする必要がある。従っ
てシフトレジスタの段数も大になり、しかし極めて多段
のシフトレジスタに対し短時間にデータをシフトイン／
アウトするのは限界がある。そこでシフトレジスタを２
組設け、一方は奇数番ピット線と結合し、他方は偶数番
とット線と結合させ、シフトレジスタ上ではデータシフ
ト速度を半減する、という方式も考えられている。また
画面に表示される画像を変えるにはビデオＲＡＭの格納
データを変える必要があり、急速に変る画像に対しては
ビデオＲＡＭからのデー ）夕続出しく表示）と
共に該ＲＡＭへのデータ書込み（格納データ変更）を行
なわねばならない。第４図に示すようにもう１つのシフ
トレジスタＳＲＢを設けると、か＼る同時書込み／読出
しを実行できる。即ちＳＲＡを読出し用とすれば、ＳＲ
Ｂは書込み用とし、ＲＡＭｌ０よりレジスタＳＲＡへ１
ワ一ド線分データを並列転送したらゲートＴＲＡを閉じ
、代ってデー）ＴＲＢを開き、ワード線選択を行なって
レジスタＳＲＢヘシフトインしておいた１ワード線分書
込みデータを当該メモリセル群へ一斉に書込み、ゲート
ＴＲＢは閉じ、再びデー１−ＴＲＡを開いてＲＡＭ部１
ワード線分データをレジスタＳＲＡへ転送し、・・・・
・・といった処理を繰り返すことができる。
る必要があり、これはビデオＲＡＭのメモリセル数従っ
てピット線及びワード線数を大にする必要がある。従っ
てシフトレジスタの段数も大になり、しかし極めて多段
のシフトレジスタに対し短時間にデータをシフトイン／
アウトするのは限界がある。そこでシフトレジスタを２
組設け、一方は奇数番ピット線と結合し、他方は偶数番
とット線と結合させ、シフトレジスタ上ではデータシフ
ト速度を半減する、という方式も考えられている。また
画面に表示される画像を変えるにはビデオＲＡＭの格納
データを変える必要があり、急速に変る画像に対しては
ビデオＲＡＭからのデー ）夕続出しく表示）と
共に該ＲＡＭへのデータ書込み（格納データ変更）を行
なわねばならない。第４図に示すようにもう１つのシフ
トレジスタＳＲＢを設けると、か＼る同時書込み／読出
しを実行できる。即ちＳＲＡを読出し用とすれば、ＳＲ
Ｂは書込み用とし、ＲＡＭｌ０よりレジスタＳＲＡへ１
ワ一ド線分データを並列転送したらゲートＴＲＡを閉じ
、代ってデー）ＴＲＢを開き、ワード線選択を行なって
レジスタＳＲＢヘシフトインしておいた１ワード線分書
込みデータを当該メモリセル群へ一斉に書込み、ゲート
ＴＲＢは閉じ、再びデー１−ＴＲＡを開いてＲＡＭ部１
ワード線分データをレジスタＳＲＡへ転送し、・・・・
・・といった処理を繰り返すことができる。
このようなシフトレジスタ付きビデオＲＡＭでは２つの
シフトレジスタ間でデータ転送可能にすると、書込みデ
ータをＲＡＭへ書込まずにそのま＼表示する、読出した
データを表示しながら書込みデータともする、画像デー
タを加工する、等が可能となり、有用性を一層向上させ
ることができる０本発明はか＼る点に着目するものであ
り、多機能ビデオＲＡＭ装置を提供しようとするもので
ある。
シフトレジスタ間でデータ転送可能にすると、書込みデ
ータをＲＡＭへ書込まずにそのま＼表示する、読出した
データを表示しながら書込みデータともする、画像デー
タを加工する、等が可能となり、有用性を一層向上させ
ることができる０本発明はか＼る点に着目するものであ
り、多機能ビデオＲＡＭ装置を提供しようとするもので
ある。
本発明は、ダイナミック型ランダムアクセスメモリ部と
、該メモリ部のピント線群に転送ゲートを介して接続さ
れて並列データ転送を行なう一対の高速読み書き用シフ
トレジスタを備える半導体記憶装置において、該一対の
シフトレジスタ間で並列データ転送を行なう回路を設け
たことを特徴とするものである。
、該メモリ部のピント線群に転送ゲートを介して接続さ
れて並列データ転送を行なう一対の高速読み書き用シフ
トレジスタを備える半導体記憶装置において、該一対の
シフトレジスタ間で並列データ転送を行なう回路を設け
たことを特徴とするものである。
図面で説明すると、第１図は第４図と同じ部分。
には同じ符号が付してあり、そして図示のように本発明
ではシフトレジスタＳＲＡ、５ＲＢｆＪに並列データ転
送回路ＰＴを設ける。ＩＮＡ、ｒＮａはデータ入力もし
くはその入力端子、０ＵＴＡ。
ではシフトレジスタＳＲＡ、５ＲＢｆＪに並列データ転
送回路ＰＴを設ける。ＩＮＡ、ｒＮａはデータ入力もし
くはその入力端子、０ＵＴＡ。
０ＵＴＢはデータ出力もしくはその出力端子を示す。レ
ジスタＳＲＡを読出し専用、レジスタＳＲＢは書込み専
用とする場合はＩＮＡ及び０ｔＪＴＢは省略でき、逆の
使用法をとる場合はＩＮＢ及び０ＵＴＡを省略できる。
ジスタＳＲＡを読出し専用、レジスタＳＲＢは書込み専
用とする場合はＩＮＡ及び０ｔＪＴＢは省略でき、逆の
使用法をとる場合はＩＮＢ及び０ＵＴＡを省略できる。
第２図は該転送回路ＰＴの具体例を示し、Ａｌ 、 Ａ
４４１ 、 Ｂｌ 、 Ｂ４＋１ はシフトレジスタ
ＳＲＡ、ＳＲＨの第１段、第ｉ＋１段である。Ｇ３．Ｇ
４が並列データ転送回路ＰＴの要部を構成するゲートで
ある。Ｇｌ、Ｇ２はシフトレジスタの各段の間に欅大し
たゲートである。
４４１ 、 Ｂｌ 、 Ｂ４＋１ はシフトレジスタ
ＳＲＡ、ＳＲＨの第１段、第ｉ＋１段である。Ｇ３．Ｇ
４が並列データ転送回路ＰＴの要部を構成するゲートで
ある。Ｇｌ、Ｇ２はシフトレジスタの各段の間に欅大し
たゲートである。
シフトレジスタＳＲＡ、ＳＲＢを前述のように互いに独
立なシフトレジスタとし、例えば一方を読出し用、他方
を書込み用とするには、ゲートＧ３、Ｇ４を閉じ、ゲー
トＧ１．Ｇ２を開けばよい。
立なシフトレジスタとし、例えば一方を読出し用、他方
を書込み用とするには、ゲートＧ３、Ｇ４を閉じ、ゲー
トＧ１．Ｇ２を開けばよい。
これに対しシフトレジスタＳＲＡとＳＲＢを接続して一
方から他方へデータを並列転送する、例えばＳＲＡのデ
ータをＳＲＢへ転送するにはゲートＣ１，０３を閉じ、
ゲートＧ２．Ｇ４を開けばよく、またＳＲＢのデータを
ＳＲＡへ並列転送するにはゲートＧ２．Ｇ４を閉じ、ゲ
ートＧｌ、Ｇ３を開けばよい。レジスタＳＲＡを読出し
用、レジスタＳＲＢを書込用として、ＲＡＭ部の１ワー
ド線データをＳＲＡへ、次いでＳＲＢへ並列転送し、Ｓ
ＲＡをシフト動作させてＣＲＴへのビデオ信号を出力さ
せ、該ワード線の手前の（走査済みの）ワード線を選択
してＳＲＢのデータをそこへ書込み、同様操作を繰り返
して行くと画面の上方スクロールができる。
方から他方へデータを並列転送する、例えばＳＲＡのデ
ータをＳＲＢへ転送するにはゲートＣ１，０３を閉じ、
ゲートＧ２．Ｇ４を開けばよく、またＳＲＢのデータを
ＳＲＡへ並列転送するにはゲートＧ２．Ｇ４を閉じ、ゲ
ートＧｌ、Ｇ３を開けばよい。レジスタＳＲＡを読出し
用、レジスタＳＲＢを書込用として、ＲＡＭ部の１ワー
ド線データをＳＲＡへ、次いでＳＲＢへ並列転送し、Ｓ
ＲＡをシフト動作させてＣＲＴへのビデオ信号を出力さ
せ、該ワード線の手前の（走査済みの）ワード線を選択
してＳＲＢのデータをそこへ書込み、同様操作を繰り返
して行くと画面の上方スクロールができる。
並列データ転送回路ＰＴに論理ゲートを含ませると陽画
に対する陰画を表示する等の操作ができる。第３図はこ
の例を示し、ＬＧは該論理ゲートである０本例ではこの
ゲートは排他オアゲートであり、従って一方の入力を０
にすればスルー、１にすればインバータとなる。レジス
タＳＲＡへＲＡＭＩワード線データを取込み、論理ゲー
トＬＧで反転し、ＳＲＢを介してＲＡＭの選択ワード線
へ書込み、これを画面全体について行なうと陽画／陰画
反転処理ができ、選択ワード線を変えれば図面移動も同
時に行なわれる。排他オアゲートの一方の端子へ入力（
制御）信号を与えるには第３図争）に示すようにシフト
レジスタＳＲＣを用いるとよい。この第３のレジスタＳ
ＲＣを用いると、 日一部に反転、残部ス
ルーなどの処理も行なえる。
に対する陰画を表示する等の操作ができる。第３図はこ
の例を示し、ＬＧは該論理ゲートである０本例ではこの
ゲートは排他オアゲートであり、従って一方の入力を０
にすればスルー、１にすればインバータとなる。レジス
タＳＲＡへＲＡＭＩワード線データを取込み、論理ゲー
トＬＧで反転し、ＳＲＢを介してＲＡＭの選択ワード線
へ書込み、これを画面全体について行なうと陽画／陰画
反転処理ができ、選択ワード線を変えれば図面移動も同
時に行なわれる。排他オアゲートの一方の端子へ入力（
制御）信号を与えるには第３図争）に示すようにシフト
レジスタＳＲＣを用いるとよい。この第３のレジスタＳ
ＲＣを用いると、 日一部に反転、残部ス
ルーなどの処理も行なえる。
即ちこのシフトレジスタＳＲＣにマスクデータを与える
ことができる。
ことができる。
シフトレジスタを３個設けると、２つのシフトレジスタ
間でデータの交換をすることができる。
間でデータの交換をすることができる。
あるいはシフトレジスタ２個とそれらシフトレジスタの
段数分の記憶保持手段を有すると、同様に２つのシフト
レジスタ間でデータの交換をすることができる。またＲ
ＡＭ部は２分してシフトレジスタＳＲＡ、ＳＲＢを各々
に専属させ、か＼るシフトレジスタ間でデータ送受を行
なうこともできる。
段数分の記憶保持手段を有すると、同様に２つのシフト
レジスタ間でデータの交換をすることができる。またＲ
ＡＭ部は２分してシフトレジスタＳＲＡ、ＳＲＢを各々
に専属させ、か＼るシフトレジスタ間でデータ送受を行
なうこともできる。
以上説明したように本発明では、シフトレジスタ間で並
列データ送受可能、更にデータ加工可能にしたのでビデ
オＲＡＭ装置に種々の機能を持たせ、多様性を増すこと
ができる。
列データ送受可能、更にデータ加工可能にしたのでビデ
オＲＡＭ装置に種々の機能を持たせ、多様性を増すこと
ができる。
第１図は本発明の実施例を示すブロック図、第２図はそ
の一部の詳細を示す図、第３図は他の実施例を示すブロ
ック図、第４図はシフトレジスタ付きＲＡＭを説明する
ブロック図である。 図面で１０はダイナミックＲＡＭ部、ＢＬはピット線、
ＴＲＡ、ＴＲＢは転送ゲート、ＳＲＡ。 ＳＲＢはシフトレジスタ、ＰＴは並列データ転送回路、
ＬＧは論理ゲートである。
の一部の詳細を示す図、第３図は他の実施例を示すブロ
ック図、第４図はシフトレジスタ付きＲＡＭを説明する
ブロック図である。 図面で１０はダイナミックＲＡＭ部、ＢＬはピット線、
ＴＲＡ、ＴＲＢは転送ゲート、ＳＲＡ。 ＳＲＢはシフトレジスタ、ＰＴは並列データ転送回路、
ＬＧは論理ゲートである。
Claims (2)
- （１）ランダムアクセスメモリ部と、該メモリ部のピッ
ト線群に転送ゲートを介して接続されて並列データ転送
を行なう一対の高速読み書き用シフトレジスタを備える
半導体記憶装置において、 該一対のシフトレジスタ間で並列データ転送を行なう回
路を設けたことを特徴とする半導体記憶装置。 - （２）並列データ転送を行なう回路は、転送されるデー
タに論理操作を施す論理ゲートを備えることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59245802A JPS61123875A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
| US06/798,284 US4745577A (en) | 1984-11-20 | 1985-11-15 | Semiconductor memory device with shift registers for high speed reading and writing |
| DE8585402246T DE3584352D1 (de) | 1984-11-20 | 1985-11-20 | Halbleiterspeicher mit schieberegistern fuer schnelles lesen und schreiben. |
| EP85402246A EP0182719B1 (en) | 1984-11-20 | 1985-11-20 | Semiconductor memory device with shift registers for high speed reading and writing |
| KR1019850008672A KR900000632B1 (ko) | 1984-11-20 | 1985-11-20 | 고속읽기 및 쓰기용 시프트레지스터를 갖춘 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59245802A JPS61123875A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123875A true JPS61123875A (ja) | 1986-06-11 |
| JPH0346832B2 JPH0346832B2 (ja) | 1991-07-17 |
Family
ID=17139054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59245802A Granted JPS61123875A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123875A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264381A (ja) * | 1985-05-20 | 1986-11-22 | 株式会社日立製作所 | 記憶回路 |
| JPS62248388A (ja) * | 1986-04-21 | 1987-10-29 | Texas Instr Japan Ltd | 半導体記憶装置 |
| JPH06202601A (ja) * | 1993-01-07 | 1994-07-22 | Nec Corp | ビデオ表示用メモリ集積回路 |
| US6278644B1 (en) | 1999-09-06 | 2001-08-21 | Oki Electric Industry Co., Ltd. | Serial access memory having data registers shared in units of a plurality of columns |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178145A (en) * | 1974-12-27 | 1976-07-07 | Fujitsu Ltd | Deetahenkansochini okeru batsufuakyoyohoshiki |
| JPS5716486A (en) * | 1980-04-19 | 1982-01-27 | Ibm | Graphic information memory and display device |
| JPS583194A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | イメ−ジ処理用メモリ・システム |
-
1984
- 1984-11-20 JP JP59245802A patent/JPS61123875A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178145A (en) * | 1974-12-27 | 1976-07-07 | Fujitsu Ltd | Deetahenkansochini okeru batsufuakyoyohoshiki |
| JPS5716486A (en) * | 1980-04-19 | 1982-01-27 | Ibm | Graphic information memory and display device |
| JPS583194A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | イメ−ジ処理用メモリ・システム |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264381A (ja) * | 1985-05-20 | 1986-11-22 | 株式会社日立製作所 | 記憶回路 |
| JPS62248388A (ja) * | 1986-04-21 | 1987-10-29 | Texas Instr Japan Ltd | 半導体記憶装置 |
| JPH06202601A (ja) * | 1993-01-07 | 1994-07-22 | Nec Corp | ビデオ表示用メモリ集積回路 |
| US6278644B1 (en) | 1999-09-06 | 2001-08-21 | Oki Electric Industry Co., Ltd. | Serial access memory having data registers shared in units of a plurality of columns |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0346832B2 (ja) | 1991-07-17 |
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